JP2845436B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2845436B2 JP2845436B2 JP62234313A JP23431387A JP2845436B2 JP 2845436 B2 JP2845436 B2 JP 2845436B2 JP 62234313 A JP62234313 A JP 62234313A JP 23431387 A JP23431387 A JP 23431387A JP 2845436 B2 JP2845436 B2 JP 2845436B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に基準電圧（接地電
位）にノイズが発生する事による特性劣化を防止して高
速動作を実現する半導体装置に関する。 〔従来の技術〕 従来、論理処理回路を挾んで複数の絶縁ゲート電界効
果型トランジスタ（以下IGFETという）を設けて入力側
を出力側と論理回路を構成し、前記論理回路を駆動する
ための基準電圧を電極材（一般にアルミ材）を用いて配
線し供給する半導体装置は、具体的にIGFET上に層間絶
縁膜を介してアルミ材の基準電圧配線を半導体基板上に
形成される複数の論理回路に、それぞれ配線供給しなけ
ればならない。このためアルミ材の基準電圧配線は縦横
無尽に配置される。この配線は引き出しパッド電極と接
続され、更に引き出しパッド電極と組立ケースのリード
電極とをワイヤーボンディング接続して、リード電極と
接続される組立ケース外部ピンに出力される。ここで、
実際の使用では外部ピンより基準電圧が供給され、この
供給された基準電圧は、前述の組立ケース外部ピンによ
る電流経路を経て、半導体基板上の配線電極を介してIG
FETのドレイン又はソースに供給され、IGFETを動作させ
ている。 このとき外部ピンからIGFETまでにはケースの自己イ
ンダクタンス、ピン間の相互インダクタンス及びボンデ
ィング・ワイヤーの抵抗、アルミ配線の抵抗が直列接続
される。このため例えば信号の入力に使用される第一の
論理回路に基準電圧を供給するために配線される基準電
圧配線と外部ピンとの間に、信号の出力に使用される第
二の論理回路が形成され、この第二の論理回路は基準電
圧配線を第一の論理回路と共有している。 次に回路の動作を説明する。 まず第二の論理回路がスイッチング動作すると、消費
する電流（充電、放電、電源・接地間の貫通電流）が基
準電圧配線に流入し、前述の直列されるインダクタンス
・抵抗により基準電圧は一時的に上昇するが、共通接続
されている第一の論理回路の基準電圧も上昇する。この
第一の論理回路の入力信号の電圧が中間電位（電源電圧
から接地までの間の任意の電位）である場合、基準電圧
の上昇により第一の論理回路の出力が誤動作するという
不具合又は危険性があった。 〔発明が解決しようとする問題点〕 上述した従来の半導体装置は、基準電圧のノイズによ
る誤動作をさけるために極力消費電流を小さくしなけれ
ばならない。しかし、かようにすると高速動作が実現で
きず、高速半導体装置を提供できないという欠点があっ
た。またどこまで消費電流を小さくしなければならない
かという事については、定量化されていないため設計が
非常に困難であるという欠点があった。 本発明の目的は、上述した従来の半導体装置に対し
て、本発明は基準電圧検出回路と電流制御回路とを有す
るという相違点を有し、高速動作を安定に実現する半導
体装置を提供する事にある。 〔問題点を解決するための手段〕 本発明の半導体装置は、半導体基板上に論理処理回路
と、この論理回路を挟んで接続される、複数の絶縁ゲー
ト電界効果型トランジスタからなり、前記論理処理回路
に対して、入出力回路を構成する第１の論理回路及び第
２の論理回路と、前記各論理回路を駆動するための基準
電圧を供給する電極材からなる配線部とを有する半導体
装置において、第１の論理回路と配線部との接続点の電
位を検出する検出部と、検出部からの信号に応じて第２
の論理回路の消費電流を制御する制御部を備えて構成さ
れる。 〔実施例〕 次に、本発明について図面を参照して説明する。 第１図は、本発明の第一の実施例の構成を示す回路図
である。半導体基板上に論理処理回路を挾んで複数のIG
FET M1〜M4（M5は本発明に設けた電流制御用IGFET）を
設け入力および出力の論理回路（すなわちM1・M2による
NAND構成の入力論理回路とM3・M4によるNAND構成の出力
論理回路）を構成する。この入力論理回路と出力論理回
路とを駆動するために、アルミ配線により基準電圧をIG
FET M2・M4のソースに供給する。この時の基準電圧用ア
ルミ配線の抵抗R1及び半導体基板上の基準電圧VS1,VS2
は、第１図のようにIGFET M5のソースは基準電圧V
S2に、IGFET M2・M7・M9のソースは基準電圧VS1に接続
され、基準電圧VS1とVS2との間に抵抗R1が接続される。 また基準電圧VS2から半導体基板外部へは次のような
経過を経る。基準電圧VS2はケースの自己インダクタン
スLCとワイヤ抵抗RWを直列接続されたケースの外部ピン
の基準電圧VSから印加される。更にNAND構成の入力回路
の入力ピン電圧Vadは、入力情報“H"又は“L"に対応し
て最小2.0V又は最大0.8Vに設定され、IGFET M1・M2のゲ
ートに印加される。ここでは入力ピン電圧Vad＝2.0Vと
しデータ入力信号Vad0は“L"すなわち0.5Vとすると、こ
の0.5Vは本来はIGFET M1・M2のオン抵抗（1/gm）比によ
って決定される。また出力論理回路の入力信号すなわち
データ出力信号Vdaはデータ情報により“H"又は“L"に
なり、これにより出力pin電圧Voは“L"又は“H"にな
る。このVdaをM3・M4のゲートに接続して成る。 次に本発明の検出手段と回路手段について説明する。
まず検出手段すなわち検出回路はIGFET M6〜M9で構成さ
れ、IGFET M7・M9のソースを基準電圧VS1と接続し、IGF
ET M6・M7のゲートに定電圧Vnを印加し、この定電圧Vn
は入力ピン電圧Vadの“H"電圧よりも低い電圧（たとえ
ば1.0V）に設定して検出回路出力Vnoiを得る。この検出
回路出力VnoiをIGFET M4と基準電位VS2との間に設けた
回路手段すなわち電流制御回路として働くIGFET M5のゲ
ートに入力して本発明は構成される。 次に回路動作について第２図を用いて説明する。 まず時間ta以前の状態について説明する。 Vad＝2V,Vn＝1.0V,VCC＝5.0V,VS＝0Vに設定した状態
でVad＝0.5V,Vnoi＝5V,Vda＝0V,Vo＝5Vに安定していた
とする。次にVdaが変化する時間すなわちta以降につい
て述べる。データ出力信号Vdaが0Vから5Vに変化する場
合を考えると、0Vから5Vに変化するまでの時間ではIGFE
T M3・M4ともにオン状態になる。また5Vに安定するとIG
FET M3はオフに、IGFET M4はオンになる。この時の電源
電圧VCCと基準電圧VS2との間に流れるIGFET M3・M4貫通
電流と出力ピン電圧VOとなるピンに蓄積されている電荷
とを放電する電流及び自己インダクタンスLC・ワイヤ抵
抗RWにより基準電圧VS1・VS2は過渡的に上昇する。デー
タ入力信号VadoはIGFET M1・M2のゲートを2Vに印加した
時のそれぞれのオン抵抗比によって決定されるが、基準
電圧VS1が上昇すると、IGFET M2のゲート・ソース間の
電位差が小さくなるため、IGFET M2のgmが小さくなり、
データ入力信号Vadoは上昇し基準電圧VS1の上昇がつづ
くとデータ入力信号Vadoは“H"になり論理“1"の値にな
る。このようにデータ入力信号Vadoが“1"になると次段
以降の論理回路に誤情報を伝達し誤動作する。 これを防止する方法としてIGFET M1・M2で構成される
入力論理回路と同じ構成で入力回路よりも基準電圧VSの
変動に対して敏感な回路、つまり基準電圧VS検出回路を
IGFET M6〜M9によって構成する。そして入力ピン電圧Va
dよりも低い電圧に定電圧Vnを設定すると、データ入力
信号Vadoが誤動作するよりも小さな基準電圧VSの上昇に
よって、検出回路出力Vnoiを“L"にすることができる。
このように検出回路出力Vnoiが“L"になることにより検
出回路出力Vnoiをゲートとする電流制御用IGFET M5の働
きにより、これを介して基準電圧VS2に流入する電流値
を抑制し基準電圧VS2の上昇を抑え、データ入力信号Vad
oが誤動作することを未然に防ぐ。この動作が時間tc〜t
eの間で実現し、基準電圧VS1・VS2の上昇が停止しデー
タ入力信号Vadoの上昇も小さい値で停止し、次段以降の
論理回路の誤動作はない。この時IGFET M5の電流制御に
より出力ピン電圧V0の放電の傾きは小さくなる。また時
間te〜tfの間は通常の動作をする期間である。 第３図は本発明の第二の実施例の構成を示す回路図で
ある。IGFET M10〜M12と抵抗Rnとは、定電圧Vnを半導体
内部で発生させる回路で、定電圧VnはVCC−3VTNで表わ
され、VTNはIGFET M10〜M12のしきい値電圧である。こ
の実施例では定電圧Vnを自動発生するため、定電圧を外
部より入力しなければならないというわずらわしさが解
決できるという利点がある。 〔発明の効果〕 以上説明したように本発明は、基準電圧検出回路及び
電流制御回路を有することにより、基準電圧の変動を抑
える事が可能になり消費電流を大きくできるため、高速
動作を安定に実現できるという効果がある。
位）にノイズが発生する事による特性劣化を防止して高
速動作を実現する半導体装置に関する。 〔従来の技術〕 従来、論理処理回路を挾んで複数の絶縁ゲート電界効
果型トランジスタ（以下IGFETという）を設けて入力側
を出力側と論理回路を構成し、前記論理回路を駆動する
ための基準電圧を電極材（一般にアルミ材）を用いて配
線し供給する半導体装置は、具体的にIGFET上に層間絶
縁膜を介してアルミ材の基準電圧配線を半導体基板上に
形成される複数の論理回路に、それぞれ配線供給しなけ
ればならない。このためアルミ材の基準電圧配線は縦横
無尽に配置される。この配線は引き出しパッド電極と接
続され、更に引き出しパッド電極と組立ケースのリード
電極とをワイヤーボンディング接続して、リード電極と
接続される組立ケース外部ピンに出力される。ここで、
実際の使用では外部ピンより基準電圧が供給され、この
供給された基準電圧は、前述の組立ケース外部ピンによ
る電流経路を経て、半導体基板上の配線電極を介してIG
FETのドレイン又はソースに供給され、IGFETを動作させ
ている。 このとき外部ピンからIGFETまでにはケースの自己イ
ンダクタンス、ピン間の相互インダクタンス及びボンデ
ィング・ワイヤーの抵抗、アルミ配線の抵抗が直列接続
される。このため例えば信号の入力に使用される第一の
論理回路に基準電圧を供給するために配線される基準電
圧配線と外部ピンとの間に、信号の出力に使用される第
二の論理回路が形成され、この第二の論理回路は基準電
圧配線を第一の論理回路と共有している。 次に回路の動作を説明する。 まず第二の論理回路がスイッチング動作すると、消費
する電流（充電、放電、電源・接地間の貫通電流）が基
準電圧配線に流入し、前述の直列されるインダクタンス
・抵抗により基準電圧は一時的に上昇するが、共通接続
されている第一の論理回路の基準電圧も上昇する。この
第一の論理回路の入力信号の電圧が中間電位（電源電圧
から接地までの間の任意の電位）である場合、基準電圧
の上昇により第一の論理回路の出力が誤動作するという
不具合又は危険性があった。 〔発明が解決しようとする問題点〕 上述した従来の半導体装置は、基準電圧のノイズによ
る誤動作をさけるために極力消費電流を小さくしなけれ
ばならない。しかし、かようにすると高速動作が実現で
きず、高速半導体装置を提供できないという欠点があっ
た。またどこまで消費電流を小さくしなければならない
かという事については、定量化されていないため設計が
非常に困難であるという欠点があった。 本発明の目的は、上述した従来の半導体装置に対し
て、本発明は基準電圧検出回路と電流制御回路とを有す
るという相違点を有し、高速動作を安定に実現する半導
体装置を提供する事にある。 〔問題点を解決するための手段〕 本発明の半導体装置は、半導体基板上に論理処理回路
と、この論理回路を挟んで接続される、複数の絶縁ゲー
ト電界効果型トランジスタからなり、前記論理処理回路
に対して、入出力回路を構成する第１の論理回路及び第
２の論理回路と、前記各論理回路を駆動するための基準
電圧を供給する電極材からなる配線部とを有する半導体
装置において、第１の論理回路と配線部との接続点の電
位を検出する検出部と、検出部からの信号に応じて第２
の論理回路の消費電流を制御する制御部を備えて構成さ
れる。 〔実施例〕 次に、本発明について図面を参照して説明する。 第１図は、本発明の第一の実施例の構成を示す回路図
である。半導体基板上に論理処理回路を挾んで複数のIG
FET M1〜M4（M5は本発明に設けた電流制御用IGFET）を
設け入力および出力の論理回路（すなわちM1・M2による
NAND構成の入力論理回路とM3・M4によるNAND構成の出力
論理回路）を構成する。この入力論理回路と出力論理回
路とを駆動するために、アルミ配線により基準電圧をIG
FET M2・M4のソースに供給する。この時の基準電圧用ア
ルミ配線の抵抗R1及び半導体基板上の基準電圧VS1,VS2
は、第１図のようにIGFET M5のソースは基準電圧V
S2に、IGFET M2・M7・M9のソースは基準電圧VS1に接続
され、基準電圧VS1とVS2との間に抵抗R1が接続される。 また基準電圧VS2から半導体基板外部へは次のような
経過を経る。基準電圧VS2はケースの自己インダクタン
スLCとワイヤ抵抗RWを直列接続されたケースの外部ピン
の基準電圧VSから印加される。更にNAND構成の入力回路
の入力ピン電圧Vadは、入力情報“H"又は“L"に対応し
て最小2.0V又は最大0.8Vに設定され、IGFET M1・M2のゲ
ートに印加される。ここでは入力ピン電圧Vad＝2.0Vと
しデータ入力信号Vad0は“L"すなわち0.5Vとすると、こ
の0.5Vは本来はIGFET M1・M2のオン抵抗（1/gm）比によ
って決定される。また出力論理回路の入力信号すなわち
データ出力信号Vdaはデータ情報により“H"又は“L"に
なり、これにより出力pin電圧Voは“L"又は“H"にな
る。このVdaをM3・M4のゲートに接続して成る。 次に本発明の検出手段と回路手段について説明する。
まず検出手段すなわち検出回路はIGFET M6〜M9で構成さ
れ、IGFET M7・M9のソースを基準電圧VS1と接続し、IGF
ET M6・M7のゲートに定電圧Vnを印加し、この定電圧Vn
は入力ピン電圧Vadの“H"電圧よりも低い電圧（たとえ
ば1.0V）に設定して検出回路出力Vnoiを得る。この検出
回路出力VnoiをIGFET M4と基準電位VS2との間に設けた
回路手段すなわち電流制御回路として働くIGFET M5のゲ
ートに入力して本発明は構成される。 次に回路動作について第２図を用いて説明する。 まず時間ta以前の状態について説明する。 Vad＝2V,Vn＝1.0V,VCC＝5.0V,VS＝0Vに設定した状態
でVad＝0.5V,Vnoi＝5V,Vda＝0V,Vo＝5Vに安定していた
とする。次にVdaが変化する時間すなわちta以降につい
て述べる。データ出力信号Vdaが0Vから5Vに変化する場
合を考えると、0Vから5Vに変化するまでの時間ではIGFE
T M3・M4ともにオン状態になる。また5Vに安定するとIG
FET M3はオフに、IGFET M4はオンになる。この時の電源
電圧VCCと基準電圧VS2との間に流れるIGFET M3・M4貫通
電流と出力ピン電圧VOとなるピンに蓄積されている電荷
とを放電する電流及び自己インダクタンスLC・ワイヤ抵
抗RWにより基準電圧VS1・VS2は過渡的に上昇する。デー
タ入力信号VadoはIGFET M1・M2のゲートを2Vに印加した
時のそれぞれのオン抵抗比によって決定されるが、基準
電圧VS1が上昇すると、IGFET M2のゲート・ソース間の
電位差が小さくなるため、IGFET M2のgmが小さくなり、
データ入力信号Vadoは上昇し基準電圧VS1の上昇がつづ
くとデータ入力信号Vadoは“H"になり論理“1"の値にな
る。このようにデータ入力信号Vadoが“1"になると次段
以降の論理回路に誤情報を伝達し誤動作する。 これを防止する方法としてIGFET M1・M2で構成される
入力論理回路と同じ構成で入力回路よりも基準電圧VSの
変動に対して敏感な回路、つまり基準電圧VS検出回路を
IGFET M6〜M9によって構成する。そして入力ピン電圧Va
dよりも低い電圧に定電圧Vnを設定すると、データ入力
信号Vadoが誤動作するよりも小さな基準電圧VSの上昇に
よって、検出回路出力Vnoiを“L"にすることができる。
このように検出回路出力Vnoiが“L"になることにより検
出回路出力Vnoiをゲートとする電流制御用IGFET M5の働
きにより、これを介して基準電圧VS2に流入する電流値
を抑制し基準電圧VS2の上昇を抑え、データ入力信号Vad
oが誤動作することを未然に防ぐ。この動作が時間tc〜t
eの間で実現し、基準電圧VS1・VS2の上昇が停止しデー
タ入力信号Vadoの上昇も小さい値で停止し、次段以降の
論理回路の誤動作はない。この時IGFET M5の電流制御に
より出力ピン電圧V0の放電の傾きは小さくなる。また時
間te〜tfの間は通常の動作をする期間である。 第３図は本発明の第二の実施例の構成を示す回路図で
ある。IGFET M10〜M12と抵抗Rnとは、定電圧Vnを半導体
内部で発生させる回路で、定電圧VnはVCC−3VTNで表わ
され、VTNはIGFET M10〜M12のしきい値電圧である。こ
の実施例では定電圧Vnを自動発生するため、定電圧を外
部より入力しなければならないというわずらわしさが解
決できるという利点がある。 〔発明の効果〕 以上説明したように本発明は、基準電圧検出回路及び
電流制御回路を有することにより、基準電圧の変動を抑
える事が可能になり消費電流を大きくできるため、高速
動作を安定に実現できるという効果がある。
【図面の簡単な説明】
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の回路動作を説明する各電圧のタイミング
チャートを示す図表、第３図は本発明の第二の実施例の
構成を示す回路図。 M1・M3・M6・M8……（Ｐチャネル型）IGFET、M2・M4・M
5・M7・M9〜M12……（Ｎチャネル型）IGFET。
２図は第１図の回路動作を説明する各電圧のタイミング
チャートを示す図表、第３図は本発明の第二の実施例の
構成を示す回路図。 M1・M3・M6・M8……（Ｐチャネル型）IGFET、M2・M4・M
5・M7・M9〜M12……（Ｎチャネル型）IGFET。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板上に論理処理回路と、この論理回路を挟
んで接続される、複数の絶縁ゲート電界効果型トランジ
スタからなり、前記論理処理回路に対して、入出力回路
を構成する第１の論理回路及び第２の論理回路と、前記
各論理回路を駆動するための基準電圧を供給する電極材
からなる配線部とを有する半導体装置において、第１の
論理回路と配線部との接続点の電位を検出する検出部
と、検出部からの信号に応じて第２の論理回路の消費電
流を制御する制御部を備えることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234313A JP2845436B2 (ja) | 1987-09-17 | 1987-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234313A JP2845436B2 (ja) | 1987-09-17 | 1987-09-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477221A JPS6477221A (en) | 1989-03-23 |
| JP2845436B2 true JP2845436B2 (ja) | 1999-01-13 |
Family
ID=16969049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62234313A Expired - Lifetime JP2845436B2 (ja) | 1987-09-17 | 1987-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845436B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793562B2 (ja) * | 1987-07-27 | 1995-10-09 | 日本電気アイシーマイコンシステム株式会社 | 出力バッファ回路 |
-
1987
- 1987-09-17 JP JP62234313A patent/JP2845436B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477221A (en) | 1989-03-23 |
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