CN104241253A - 静电放电结构和具有静电放电结构的芯片 - Google Patents

静电放电结构和具有静电放电结构的芯片 Download PDF

Info

Publication number
CN104241253A
CN104241253A CN201410250686.XA CN201410250686A CN104241253A CN 104241253 A CN104241253 A CN 104241253A CN 201410250686 A CN201410250686 A CN 201410250686A CN 104241253 A CN104241253 A CN 104241253A
Authority
CN
China
Prior art keywords
coupled
transistor
static discharge
electro
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410250686.XA
Other languages
English (en)
Inventor
黄柏狮
吴宗翰
虞继尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN104241253A publication Critical patent/CN104241253A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种静电放电结构和具有静电放电结构的芯片。该静电放电结构包括输入级；该输入级包括：输入焊盘，配置为接收输入信号；第一静电放电钳位电路，耦接于该输入焊盘和工作电压之间；第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流；电阻；以及晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。本发明所提出的静电放电结构和具有静电放电结构的芯片，可改善充电装置模型的鲁棒性。

Description

静电放电结构和具有静电放电结构的芯片
技术领域
本发明涉及一种静电放电(Electrostatic discharge,ESD)结构，特别涉及一种提高充电装置模型(Charge Device Model,CDM)鲁棒性的静电放电结构。
背景技术
充电装置模型(Charge Device Model，充电装置模型)是一种易受静电放电损害影响的模型。该模型是人体模型(Human-Body Model)的可选方式。根据充电装置模型分类的(classified)的装置充电至标准电压电平，然后测试能经受此电压的能力。若该充电装置能够经受电压电平，则测试下一电压电平，以此类推，直到充电装置不能承受为止。
为提高充电装置模型的鲁棒性，传统的方法是将一对充电装置模型钳位电路并入集成电路(Integrated Circuit,IC)中。然而，额外的充电装置模型钳位电路经常增加集成电路中整个系统的负担，并降低系统性能。
发明内容
有鉴于此，本发明提出一种静电放电结构和具有静电放电结构的芯片。
依据本发明第一实施方式，提供一种静电放电结构。该静电放电结构包括输入级；该输入级包括：输入焊盘，配置为接收输入信号；第一静电放电钳位电路，耦接于该输入焊盘和工作电压之间；第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流；电阻；以及晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。
依据本发明第二实施方式，提供一种具有静电放电结构的芯片。该具有静电放电结构的芯片包括：第一功率域，由第一工作电压供电，并产生第一信号；以及第二功率域，由第二工作电压供电，并根据该第一信号产生第二信号，其中该第二功率域包括：电阻；以及晶体管，其中该晶体管具有源极、漏极、接收该第一信号的栅极、以及通过该电阻耦接于该第二工作电压或接地电压的衬底。
本发明所提出的静电放电结构和具有静电放电结构的芯片，可改善充电装置模型的鲁棒性。
附图说明
图1为根据本发明实施方式的提高充电装置模型的鲁棒性的静电放电结构的示意图。
图2A为根据本发明实施方式的静电放电结构的示意图。
图2B为根据本发明另一实施方式的静电放电结构的示意图。
图3为根据本发明的实施方式的用于提高充电装置模型的鲁棒性的具有静电放电结构的芯片的示意图。
图4为根据本发明实施方式的芯片的示意图。
图5为根据本发明实施方式的芯片的示意图。
图6为根据本发明实施方式的芯片的示意图。
图7为根据本发明实施方式的芯片的示意图。
图8为根据本发明实施方式的NMOS晶体管的详细结构和耦接于NMOS晶体管的电阻的示意图。
图9为根据本发明实施方式的PMOS晶体管的详细结构和耦接于PMOS晶体管的电阻的示意图。
具体实施方式
以下描述为执行本发明的较佳实施方式。然而此较佳实施方式仅用于解释本发明，并非用以限定本发明。因此，本发明的保护范围应以权利要求记载的范围为准。
图1为根据本发明实施方式的提高充电装置模型(Charge Device Model,CDM)的鲁棒性的静电放电(Electrostatic discharge,ESD)结构100的示意图。静电放电结构100至少包括输入级(stage)105。如图1所示，输入级105包括输入焊盘(pad)110、第一静电放电钳位电路121、第二静电放电钳位电路122、电阻R1以及晶体管MT。输入级105可以耦接于其他电路(例如，放大器的输入端，但并不以此为限)。
输入焊盘110被配置为接收输入信号SIN。根据本发明的实施方式，输入焊盘110由小的金属板制成。第一静电放电钳位电路121耦接于输入焊盘110和工作电压VDD之间。第二静电放电钳位电路122耦接于输入焊盘110和接地电压VSS之间。一般地，第一静电放电钳位电路121和第二静电放电钳位电路122能够旁通输入至输入焊盘110的过大的(excessive)静电电流，以及相应地保护整个系统免于受到过大的静电电流的损害。根据本发明的实施方式，晶体管MT为NMOS晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)或PMOS晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor)。晶体管MT具有源极、漏极、耦接于输入焊盘110的栅极、以及通过电阻R1耦接至特定电压V1的衬底(bulk)。举例来说，特定电压V1可以为工作电压VDD或接地电压VSS。晶体管MT的源极和漏极可以耦接于其他组件和电路。由于本发明没有限制源极和漏极的具体连接，因而将该具体连接在图1中省略。需要注意的是，耦接的电阻R1为晶体管MT的衬底提供高阻抗。相应地，电阻R1可以避免过大的静电电流通过栅极流入衬底或从衬底流入并损坏晶体管MT，以使得充电装置模型的鲁棒性得到提高。本发明中不需要充电装置模型钳位电路。电阻R1的电阻值至少大于200Ω。在本发明的较优实施方式中，电阻R1的电阻值大于1kΩ。
图2A为根据本发明实施方式的静电放电结构200的示意图。如图2A所示，静电放电结构200包括输入级210、增益级230以及匹配级(matching stage)240。输入级210与图1的输入级105相似。根据本实施方式，输入级210包括输入焊盘110、第一静电放电钳位电路221、第二静电放电钳位电路222、电容C1、电阻R1以及NMOS晶体管MN。电容C1被配置为滤去(reject)输入至输入焊盘110的一些直流(Direct Current,DC)噪声。NMOS晶体管MN具有通过电容C1耦接至输入焊盘110的栅极、耦接于匹配级240的源极、耦接于增益级230的漏极、以及通过电阻R1耦接至接地电压VSS的衬底。电阻R1可以避免过大的静电电流通过栅极流入衬底而损坏NMOS晶体管MN，以使得提高充电装置模型的鲁棒性。第一静电放电钳位电路221包括第一二极管D1。第一二极管D1具有耦接于输入焊盘110的阳极和耦接于工作电压VDD的阴极。第二静电放电钳位电路222包括第二二极管D2。第二二极管D2具有耦接于接地电压VSS的阳极和耦接于输入焊盘110的阴极。通过适当地配置第一二极管D1和第二二极管D2，输入焊盘110的电压电平可以维持在一个有限的(narrow)范围内。增益级230耦接于NMOS晶体管MN的漏极和工作电压VDD之间，并被配置为放大输入信号SIN以产生输出信号SOUT。匹配级240耦接于NMOS晶体管MN的源极和接地电压VSS之间，并被配置为提供阻抗(impedance)匹配。在本实施方式中，低噪声放大器(Low Noise Amplifier,LNA)由输入级210、增益级230以及匹配级240形成。然而，本发明并不限于此。其中的静电放电结构200以及输入级210可以应用于各种电路和组件以提高充电装置模型的鲁棒性。
图2B为根据本发明另一实施方式的静电放电结构250的示意图。图2B与图2A相似。根据本实施方式，静电放电结构250的输入级260包括PMOS晶体管MP，以取代图2A中的NMOS晶体管MN。PMOS晶体管MP具有通过电容C1耦接至输入焊盘110的栅极、耦接于增益级230的源极、耦接于匹配级240的漏极、以及通过电阻R1耦接至工作电压VDD的衬底。电阻R1可以避免过大的静电电流通过栅极流入衬底而损坏PMOS晶体管MP，以使得提高充电装置模型的鲁棒性。增益级230耦接于PMOS晶体管MP的源极和工作电压VDD之间，并被配置为放大输入信号SIN以产生输出信号SOUT。匹配级240耦接于PMOS晶体管MP的漏极和接地电压VSS之间，并被配置为提供阻抗(impedance)匹配。在本实施方式中，低噪声放大器(Low Noise Amplifier,LNA)由输入级260，增益级230，以及匹配级240形成。图2B的静电放电结构250的其他结构和图2A的静电放电结构200的其他结构基本相同。相应地，本发明图2A和图2B的实施方式具有相似的性能。
图3为根据本发明的实施方式的用于提高充电装置模型的鲁棒性的具有静电放电结构的芯片300的示意图。芯片300可以用集成电路(Integrated Circuit,IC)来实现。如图3所示，芯片300至少包括第一功率域(power domain)310和第二功率域320。第一功率域310由第一工作电压VDD1供电，并产生第一信号S1。第二功率域320由第二工作电压VDD2供电，并根据第一信号S1产生第二信号S2。在本发明的较佳实施方式中，第一工作电压VDD1与第二工作电压VDD2不同。此外，第一功率域310耦接于第一接地电压VSS1，以及第二功率域320耦接于第二接地电压VSS2。根据本发明的实施方式，第一接地电压VSS1以及第二接地电压VSS2可以相同或不同。第二功率域320包括电阻R1和晶体管MT。晶体管MT具有源极、漏极、自第一功率域310接收第一信号S1的栅极、以及通过电阻R1耦接至特定电压V1的衬底。举例来说，特定电压V1可以为第二工作电压VDD2或第二接地电压VSS2。晶体管MT的源极以及漏极可以耦接于其他组件或电路。由于本发明没有限制源极和漏极的具体连接，因而将该具体连接在图3中省略。
根据本发明的实施方式，若晶体管MT为NMOS晶体管，则NMOS晶体管具有通过电阻R1耦接至第二接地电压VSS2的衬底。根据本发明的其他实施方式，若晶体管MT为PMOS晶体管，则PMOS晶体管具有通过电阻R1耦接至第二工作电压VDD2的衬底。耦接的电阻R1为晶体管MT的衬底提供高阻抗，以及相应地提高在第一功率域310和第二功率域320之间的充电装置模型的鲁棒性。电阻R1的电阻值至少大于200Ω。在本发明的较优实施方式中，电阻R1的电阻值大于1kΩ。
图4为根据本发明实施方式的芯片400的示意图。如图4所示，在芯片400中，第一功率域410包括第一反相器430，以及第二功率域420包括第二反相器440。第一反相器430具有输出第一信号S1的输出端。第二反相器440具有输入第一信号S1的输入端和输出第二信号S2的输出端。根据本实施方式，晶体管MT为第二反相器440的一部分。晶体管MT具有耦接于第一反相器430的输出端的栅极和通过电阻R1耦接至特定电压V1的衬底。相似地，若晶体管MT为NMOS晶体管，则NMOS晶体管具有通过电阻R1耦接至第二接地电压VSS2的衬底，以及若晶体管MT为PMOS晶体管，则PMOS晶体管具有通过电阻R1耦接至第二工作电压VDD2的衬底。
图5为根据本发明实施方式的芯片500的示意图。如图5所示，在芯片500中，第一功率域510包括第一PMOS晶体管MP1和第一NMOS晶体管MN1，以及第二功率域520包括第二PMOS晶体管MP2和第二NMOS晶体管MN2。第一PMOS晶体管MP1具有接收输入信号(图未示)的栅极、耦接于第一工作电压VDD1的源极、耦接于界面节点N1的漏极、以及耦接于第一工作电压VDD1的衬底。第一NMOS晶体管MN1具有接收输入信号的栅极、耦接于第一接地电压VSS1的源极、耦接于界面节点N1的漏极、以及耦接于第一接地电压VSS1的衬底。第二PMOS晶体管MP2具有耦接于界面节点N1的栅极、耦接于第二工作电压VDD2的源极、耦接于输出节点NOUT的漏极、以及耦接于第二工作电压VDD2的衬底。第二NMOS晶体管MN2具有耦接于界面节点N1的栅极、耦接于第二接地电压VSS2的源极、耦接于输出节点NOUT的漏极、以及通过电阻R1耦接至第二接地电压VSS2的衬底。根据本实施方式，第一接地电压VSS1不同于第二接地电压VSS2。根据本发明的其他实施方式，可以做一些调整，例如第二PMOS晶体管MP2的衬底通过电阻R1耦接至第二工作电压VDD2。
图6为根据本发明实施方式的芯片600的示意图。如图6所示，在芯片600中，第一功率域610包括第一与非门(NAND gate)630，以及第二功率域620包括第二与非门640。第一与非门630具有输出第一信号S1的输出端。第二与非门640具有输入第一信号S1的输入端、以及输出第二信号S2的输出端。与非门的其他输入端(图6未绘示)没有限制，并且可以耦接于任何电路。根据本实施方式，晶体管MT为第二与非门640的一部分。晶体管MT具有耦接于第一与非门630的输出端的栅极和通过电阻R1耦接至特定电压V1的衬底。举例来说，特定电压V1可以为第二工作电压VDD2或第二接地电压VSS2。相似地，若晶体管MT为NMOS晶体管，则NMOS晶体管具有通过电阻R1耦接至第二接地电压VSS2的衬底，以及若晶体管MT为PMOS晶体管，则PMOS晶体管具有通过电阻R1耦接至第二工作电压VDD2的衬底。需要注意的是，由于本领域技术人员熟悉与非门的内部组件，与非门的其他内部组件并没有完全绘示于图6。
图7为根据本发明实施方式的芯片700的示意图。如图7所示，在芯片700中，第一功率域710包括第一或非门(NOR gate)730，以及第二功率域720包括第二或非门740。第一或非门730具有输出第一信号S1的输出端。第二或非门740具有输入第一信号S1的输入端、以及输出第二信号S2的输出端。或非门的其他输入端(图7未绘示)没有限制，以及可以耦接于任何电路。根据本实施方式，晶体管MT为第二或非门740的一部分。晶体管MT具有栅极耦接于第一或非门730的输出端和通过电阻R1耦接至特定电压V1的衬底。举例来说，特定电压V1可以为第二工作电压VDD2或第二接地电压VSS2。相似地，若晶体管MT为NMOS晶体管，则NMOS晶体管具有通过电阻R1耦接至第二接地电压VSS2的衬底，以及若晶体管MT为PMOS晶体管，则PMOS晶体管具有通过电阻R1耦接至第二工作电压VDD2的衬底。需要注意的是，由于本领域技术人员熟悉或非门的内部组件，或非门的其他内部组件并没有完全绘示于图7。
图8为根据本发明实施方式的NMOS晶体管的详细结构和耦接于NMOS晶体管的电阻R1的示意图。如图8所示，NMOS晶体管由至少一个p阱和两个n+掺杂区形成，其中NMOS晶体管包括栅极。需要注意的是，NMOS晶体管内的p阱和p+掺杂区通过N阱和深N阱隔离，以及相应地NMOS晶体管的衬底不会直接接触p-型基底。NMOS晶体管的衬底通过电阻R1耦接至接地电压VSS和耦接至形成于p-型基底中的另一个p+掺杂区。上述设计可以避免电阻R1的两端短路。
图9为根据本发明实施方式的PMOS晶体管的详细结构和耦接于PMOS晶体管的电阻R1的示意图。如图9所示，PMOS晶体管由至少一个N阱和两个p+掺杂区形成，其中PMOS晶体管包括栅极。需要注意的是，这里的p阱和n+掺杂区通过N阱隔离。PMOS晶体管的衬底通过电阻R1耦接至工作电压VDD。由于PMOS的N阱使得衬底与p-型基底相互独立，PMOS晶体管的结构比NMOS晶体管的结构简单。需要注意的是，根据本发明的其他实施方式，可以省略耦接于PMOS晶体管的电阻R1，即PMOS晶体管的衬底可以直接耦接至工作电压VDD。图8和9的结构可以应用至上述描述的每一个实施方式。
本发明使用简单耦接的电阻以改善充电装置模型的鲁棒性，并且具有降低中成本且不会增加整个系统的负担等优点。
权利要求中用于修饰组件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各组件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同组件。
虽然本发明已以较佳实施例揭露如上，然而必须了解其并非用以限定本发明。相反，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围应当以权利要求书所界定的保护范围为准。

Claims (21)

1.一种静电放电结构，其特征在于，包括：
输入级，该输入级包括：
输入焊盘，配置为接收输入信号；
第一静电放电钳位电路，耦接于该输入焊盘和工作电压之间；
第二静电放电钳位电路，耦接于该输入焊盘和接地电压之间，其中该第一静电放电钳位电路和该第二静电放电钳位电路能够旁通过大的静电电流；
电阻；以及
晶体管，其中该晶体管具有源极、漏极、耦接于该输入焊盘的栅极、以及通过该电阻耦接于该工作电压或该接地电压的衬底。
2.根据权利要求1所述的静电放电结构，其特征在于，该输入级进一步包括电容，以及该晶体管的该栅极通过该电容耦接至该输入焊盘。
3.根据权利要求1所述的静电放电结构，其特征在于，进一步包括：
增益级，耦接于该晶体管的该漏极和该工作电压之间，并配置为放大该输入信号以产生输出信号；以及
匹配级，耦接于该晶体管的该源极和该接地电压之间，并配置为提供阻抗匹配；
其中该晶体管为NMOS晶体管。
4.根据权利要求1所述的静电放电结构，其特征在于，进一步包括：
增益级，耦接于该晶体管的该源极和该工作电压之间，并配置为放大该输入信号以产生输出信号；以及
匹配级，耦接于该晶体管的该漏极和该接地电压之间，并配置为提供阻抗匹配；
其中该晶体管为PMOS晶体管。
5.根据权利要求3或4所述的静电放电结构，其特征在于，该输入级、该增益级和该匹配级形成低噪声放大器。
6.根据权利要求1所述的静电放电结构，其特征在于，该第一静电放电钳位电路包括第一二极管，以及该第一二极管具有耦接于该输入焊盘的阳极和耦接于该工作电压的阴极。
7.根据权利要求1所述的静电放电结构，其特征在于，该第二静电放电钳位电路包括第二二极管，以及该第二二极管具有耦接于该接地电压的阳极和耦接于该输入焊盘的阴极。
8.根据权利要求1所述的静电放电结构，其特征在于，该晶体管的该衬底通过该电阻耦接至该接地电压，以及该晶体管为NMOS晶体管。
9.根据权利要求1所述的静电放电结构，其特征在于，该晶体管的该衬底通过该电阻耦接至该工作电压，以及该晶体管为PMOS晶体管。
10.根据权利要求1所述的静电放电结构，其特征在于，该电阻的电阻值大于200Ω。
11.根据权利要求1所述的静电放电结构，其特征在于，该电阻的电阻值大于1kΩ。
12.一种具有静电放电结构的芯片，其特征在于，包括：
第一功率域，由第一工作电压供电，并产生第一信号；以及
第二功率域，由第二工作电压供电，并根据该第一信号产生第二信号，其中该第二功率域包括：
电阻；以及
晶体管，其中该晶体管具有源极、漏极、接收该第一信号的栅极、以及通过该电阻耦接于该第二工作电压或接地电压的衬底。
13.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，该第一工作电压不同于该第二工作电压。
14.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，该晶体管的该衬底通过该电阻耦接至该接地电压，以及该晶体管为NMOS晶体管。
15.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，该晶体管的该衬底通过该电阻耦接至该第二工作电压，以及该晶体管为PMOS晶体。
16.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，该电阻的电阻值大于200Ω。
17.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，该电阻的电阻值大于1kΩ。
18.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，
该第一功率域包括第一反相器，该第一反相器具有输出该第一信号的输出端；
该第二功率域包括第二反相器，该第二反相器具有输入该第一信号的输入端和输出该第二信号的输出端；
该晶体管为该第二反相器的一部分，以及该晶体管的该栅极耦接于该第一反相器的该输出端。
19.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，
该晶体管为第二NMOS晶体管；
该接地电压为第二接地电压；
该第一功率域包括第一PMOS晶体管和第一NMOS晶体管，该第一PMOS晶体管具有栅极、耦接于该第一工作电压的源极、耦接于界面节点的漏极、以及耦接于该第一工作电压的衬底，该第一NMOS晶体管具有栅极、耦接于第一接地电压的源极、耦接于该界面节点的漏极、以及耦接于该第一接地电压的衬底，该第一接地电压不同于该第二接地电压；以及
该第二功率域包括第二PMOS晶体管和该第二NMOS晶体管，该第二PMOS晶体管具有耦接于该界面节点的栅极、耦接于该第二工作电压的源极、耦接于输出节点的漏极、以及耦接于该第二工作电压的衬底，该第二NMOS晶体管具有耦接于该界面节点的栅极、耦接于该第二接地电压的源极、耦接于该输出节点的漏极、以及通过该电阻耦接至该第二接地电压的衬底。
20.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，
该第一功率域包括第一与非门，该第一与非门具有输出该第一信号的输出端；
该第二功率域包括第二与非门，该第二与非门具有输入该第一信号的输入端和输出该第二信号的输出端；以及
该晶体管为该第二与非门的一部分，以及该晶体管的该栅极耦接于该第一与非门的该输出端。
21.根据权利要求12所述的具有静电放电结构的芯片，其特征在于，
该第一功率域包括第一或非门，该第一或非门具有输出该第一信号的输出端；
该第二功率域包括第二或非门，该第二或非门具有输入该第一信号的输入端和输出该第二信号的输出端；以及
该晶体管为该第二或非门的一部分，以及该晶体管的该栅极耦接于该第一或非门的该输出端。
CN201410250686.XA 2013-06-06 2014-06-06 静电放电结构和具有静电放电结构的芯片 Pending CN104241253A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/911,645 US20140362482A1 (en) 2013-06-06 2013-06-06 Electrostatic discharge structure for enhancing robustness of charge device model and chip with the same
US13/911,645 2013-06-06

Publications (1)

Publication Number Publication Date
CN104241253A true CN104241253A (zh) 2014-12-24

Family

ID=52005283

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410250686.XA Pending CN104241253A (zh) 2013-06-06 2014-06-06 静电放电结构和具有静电放电结构的芯片

Country Status (2)

Country Link
US (1) US20140362482A1 (zh)
CN (1) CN104241253A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950887A (zh) * 2017-12-20 2019-06-28 炬芯（珠海）科技有限公司 一种耐压esd保护装置
CN111490697A (zh) * 2019-01-28 2020-08-04 意法半导体国际有限公司 具有动态耦合到漏极的本体的nmos晶体管
CN112825241A (zh) * 2019-11-20 2021-05-21 联詠科技股份有限公司 电子装置与显示驱动晶片

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082620B1 (en) * 2014-01-08 2015-07-14 Macronix International Co., Ltd. Semiconductor device
US10637235B2 (en) * 2016-05-03 2020-04-28 Novatek Microelectronics Corp. Output circuit with ESD protection
CN107342280B (zh) * 2016-05-03 2020-03-20 联咏科技股份有限公司 具有静电放电保护功能的输出电路
US9906224B1 (en) * 2017-01-24 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device to dispel charges and method forming the same
US10242978B1 (en) 2017-10-26 2019-03-26 Nanya Technology Corporation Semiconductor electrostatic discharge protection device
US20220130819A1 (en) * 2020-10-27 2022-04-28 Mediatek Inc. Semiconductor chip with gate oxide protection of metal-oxide-semiconductor transistor and/or oxide protection of metal-oxide-metal capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462601B1 (en) * 2001-05-11 2002-10-08 Faraday Technology Corp. Electrostatic discharge protection circuit layout
US20040190209A1 (en) * 2003-03-28 2004-09-30 Sarnoff Corporation Apparatus for providing ESD protection for MOS input devices having ultra-thin gate oxides
CN101032077A (zh) * 2004-07-07 2007-09-05 理查德·高 高速集成电路
CN101421896A (zh) * 2006-04-21 2009-04-29 沙诺夫公司 通过电源状态检测的esd箝位控制
US20100103571A1 (en) * 2008-10-27 2010-04-29 Qualcomm Incorporated Esd protection for field effect transistors of analog input circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003529265A (ja) * 2000-03-28 2003-09-30 カリフォルニア・インスティテュート・オブ・テクノロジー コンカレントマルチバンド低ノイズ増幅器アーキテクチャ
US8797104B2 (en) * 2012-04-13 2014-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Amplifier with floating well

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462601B1 (en) * 2001-05-11 2002-10-08 Faraday Technology Corp. Electrostatic discharge protection circuit layout
US20040190209A1 (en) * 2003-03-28 2004-09-30 Sarnoff Corporation Apparatus for providing ESD protection for MOS input devices having ultra-thin gate oxides
CN101032077A (zh) * 2004-07-07 2007-09-05 理查德·高 高速集成电路
CN101421896A (zh) * 2006-04-21 2009-04-29 沙诺夫公司 通过电源状态检测的esd箝位控制
US20100103571A1 (en) * 2008-10-27 2010-04-29 Qualcomm Incorporated Esd protection for field effect transistors of analog input circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
胡嘉盛等: "增益可控CMOS低噪声放大器", 《固体电子学研究与进展》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950887A (zh) * 2017-12-20 2019-06-28 炬芯（珠海）科技有限公司 一种耐压esd保护装置
CN111490697A (zh) * 2019-01-28 2020-08-04 意法半导体国际有限公司 具有动态耦合到漏极的本体的nmos晶体管
CN112825241A (zh) * 2019-11-20 2021-05-21 联詠科技股份有限公司 电子装置与显示驱动晶片

Also Published As

Publication number Publication date
US20140362482A1 (en) 2014-12-11

Similar Documents

Publication Publication Date Title
CN104241253A (zh) 静电放电结构和具有静电放电结构的芯片
CN102204087B (zh) 具有改进的静电放电保护电路的放大器
JP5955924B2 (ja) 静電放電保護回路
CN103296666A (zh) 静电放电保护电路
US9799641B2 (en) Electrostatic discharge protection device and electronic device having the same
US8072720B2 (en) Electrostatic protection circuit
US8208233B2 (en) ESD protection circuit and method thereof
US7755395B2 (en) Inverter circuit
US9647452B2 (en) Electrostatic discharge protection for level-shifter circuit
US9054517B1 (en) Smart diagnosis and protection circuits for ASIC wiring fault conditions
CN104348148A (zh) 静电放电箝制电路
TW201203509A (en) Semiconductor integrated circuit device
KR100713749B1 (ko) 반도체 장치
US20090295470A1 (en) Fast turn on active dcap cell
CN101826511B (zh) 静电保护电路
US20090207539A1 (en) I/o circuit
US8405151B2 (en) Protection circuit for semiconductor device
US7154721B2 (en) Electrostatic discharge input protection circuit
US10333295B2 (en) Electrostatic protection circuit and integrated circuit
EP3282581B1 (en) Buffer stage and control circuit
US10177135B2 (en) Integrated circuit and electrostatic discharge protection circuit thereof
CN104104071A (zh) 保护电路、电子装置及驱动保护电路的方法
US7606013B2 (en) Electro-static discharge protection circuit
CN112217186A (zh) 静电保护电路及芯片
US11114850B2 (en) Electrostatic discharge protection circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20141224