JP2001110986A - マルチチップパッケージ構造をもつ電力素子及びその製造方法 - Google Patents

マルチチップパッケージ構造をもつ電力素子及びその製造方法

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transistor
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時 栢 南
Gosho Zen
五 燮 全
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Fairchild Korea Semiconductor Ltd
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Abstract

(57)【要約】 (修正有) 【課題】 一つのチップパッドに搭載される2つのチッ
プ間に十分な絶縁性を確保しながら工程を単純化させ、
かつパッケージを小型化できるマルチチップパッケージ
構造をもつ電力素子及びその製造方法を提供する。 【解決手段】 スイッチング素子であるトランジスタチ
ップ108と駆動素子であるコントロールICチップ1
12とが同時に単一のパッケージに搭載されながら、ス
イッチング素子とコントロールICチップとの間に高い
絶縁耐圧を有する絶縁テープ114を使ってコントロー
ルICチップ112をリードフレーム100のチップパ
ッド102上のトランジスタチップ108と並べて取り
付けることでパッケージング工程を単純化させる。ある
いは液状の非導電性接着剤を用いて両チップを重ねて取
り付けることでパッケージの寸法を減らすマルチチップ
パッケージ構造をもつ電力素子及びその製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電力素子に係り、よ
り詳細には、スイッチング素子であるトランジスタと駆
動素子であるコントロールICとが同時に単一のパッケ
ージに搭載されながら、スイッチング素子とコントロー
ルICとの間に高い絶縁耐圧を要するマルチチップパッ
ケージ及びその製造方法に関する。
【0002】
【従来の技術】電力素子において、SPS(Smart
Power Switching)製品は、駆動素子で
あるコントロールICと、スイッチング素子であるトラ
ンジスタとで構成される。このようなSPS電力素子の
パッケージング工程では、一つのチップパッドに二つの
チップを同時に搭載することになる。しかし、この場
合、両チップ間、すなわちコントロールICチップとト
ランジスタチップとの間の絶縁が重要な問題となる。一
般に、SPS電力素子をパッケージング工程で絶縁させ
る方法としては、一つのチップに対してダイ接着剤の間
にセラミック板またはエポキシモールドコンパウンド板
を挟み込んで接着させたり、または液状の非導電性接着
剤を使って接着させる方法が知られている。
【0003】図1乃至図3は、従来の技術において、一
つのチップパッドに2つのチップを搭載する場合、両チ
ップ間の絶縁方法を説明するために示す断面図である。
図1は、一つのチップに対してダイ接着剤の間にセラミ
ック板を挟み込んだ場合の断面図である。詳細に説明す
れば、スイッチング素子であるトランジスタチップ11
がチップパッド10上に導電性接着剤12によって取り
付けられている。また、コントロールICチップ16
は、チップパッド10から絶縁を確保するために、ダイ
接着剤13、14の間にセラミック板15を挟んだ状態で
接着されている。図中、参照符号17は、封止手段であ
るエポキシモールドコンパウンド(EMC)で覆われる
モールドラインを表わす。ところが、前述した工程で
は、セラミック板の取扱い時にセラミック板が割れ易
く、また、セラミック板が高価なため製造コストが上昇
する。さらに、セラミック板を挟み込む工程を追加で行
なう必要があるため、パッケージング工程が複雑となる
という問題がある。
【0004】図2は、一つのチップに対し、ダイ接着剤
の間にEMC板を挟み込んだ場合の断面図である。詳細
に説明すれば、スイッチング素子であるトランジスタチ
ップ21がチップパッド20上に導電性接着剤22によ
って取り付けられている。また、コントロールICチッ
プ26は、チップパッド20から絶縁を確保するために
ダイ接着剤23、24の間にEMC板25を挟んだ状態
で接着されている。図中、参照符号27は、封止手段で
あるエポキシモールドコンパウンド(EMC)で覆われ
るモールドラインを表わす。この場合には、EMC板2
5がセラミック板に比べてやや安価ではあるが、EMC
板を製造する工程と、これを挟み込む工程とをさらに実
施する必要があるため、依然として工程が複雑になり、
しかも量産性に劣るという問題がある。
【0005】図3は、一つのチップに対し、ダイ接着剤
として液状の非導電性接着剤を使用する場合の断面図で
ある。詳細に説明すれば、スイッチング素子であるトラ
ンジスタチップ31がチップパッド30上に導電性接着
剤32により取り付けられている。また、コントロール
ICチップ36は、チップパッド30から絶縁を確保す
るため、液状の非導電性接着剤35により接着されてい
る。図中、参照符号37は、封止手段であるエポキシモ
ールドコンパウンド(EMC)で覆われるモールドライ
ンを表わす。
【0006】しかし、液状の非導電性接着剤35を使用
する場合、液状の非導電性接着剤の厚さが一様に形成さ
れないためチップが傾き、所謂チップチルトの問題が生
じる。すると、液状の非導電性接着剤35を硬化させて
コントロールICチップ36を取り付ける過程で液状の
非導電性接着剤にボイドが生じて製品の安定した信頼性
が確保し難い。また、コントロールICチップ36が液
状の非導電性接着剤35と完全には接着されず、接着界
面に割れ目が生じるデラミネーション(delamin
ation)現象が生じて製品の信頼性を落とす要因と
して作用する。
【0007】前述した方法のほかにも、二つのチップを
積み重ねてパッケージングする方法があるが、これらの
方法は、米国特許第5、777、345号(“Mult
i−chip Integrated Circuit
Package”、Jul.7,1988)、第4、6
97、095号(“Chip−On−Chip Sem
iconductor Device Having S
electable Terminal”,Sep.2
9,1987)及び第4、703、483号(“Chi
p−On−Chip Type Integrated
Circuit Device”, Oct.27,19
87)として特許登録されている。
【0008】
【発明が解決しようとする課題】本発明の目的は、一つ
のチップパッドに搭載される2つのチップの間に十分な
絶縁性を確保しながら工程を単純化させ、かつパッケー
ジを小型化できるマルチチップパッケージ構造をもつ電
力素子を提供するにある。本発明の他の目的は、マルチ
チップパッケージ構造をもつ電力素子の製造方法を提供
するにある。
【0009】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第1実施形態を通じて、チップパッドと
インナーリードとアウターリードとを含むリードフレー
ムと、前記リードフレームの前記チップパッドに導電性
接着剤を介して取り付けられたスイッチング素子である
トランジスタチップと、前記リードフレームの前記チッ
プパッド上に前記トランジスタチップに隣接して絶縁テ
ープにより取り付けられた駆動素子であるコントロール
ICチップと、前記トランジスタチップのボンドパッド
と前記コントロールICチップのボンドパッドとを相互
接続させる第1金属細線と、前記トランジスタチップの
前記ボンドパッド及び前記コントロールICチップの前
記ボンドパッドと前記リードフレームのインナーリード
とを相互接続させる第2金属細線と、前記リードフレー
ムの前記チップパッド、前記インナーリード、前記トラ
ンジスタチップ、前記コントロールICチップ及び前記
第1及び第2金属細線を封止する手段とを具備すること
を特徴とするスイッチング素子であるトランジスタと駆
動素子であるコントロールICとが同時に単一のパッケ
ージに搭載されるマルチチップパッケージ構造をもつ電
力素子を提供する。
【0010】本発明の好ましい実施形態によれば、前記
導電性接着剤は、ソルダであることが好ましく、前記ス
イッチング素子であるトランジスタチップは絶縁耐圧が
500〜1000Vであることが好ましい。前記絶縁テ
ープは、前記導電性接着剤が溶ける温度よりも低い温度
で接着されるものであって、ポリイミド系の熱硬化性樹
脂または熱可塑性樹脂からなる単層構造であるか、また
は第1接着層、絶縁層及び第2接着層の3層構造からな
る多層構造であることが好ましい。ここで、前記第1接
着層及び第2接着層は、ポリイミド系の熱硬化性樹脂ま
たは熱可塑性樹脂であることが好ましい。好ましくは、
前記絶縁層は、前記スイッチング素子であるトランジス
タチップの絶縁耐圧によって厚さを異にするのがよい。
【0011】前記目的を達成するために、本発明は、第
2及び第3実施形態を通じて、チップパッドとインナー
リードとアウターリードとを含むリードフレームと、前
記リードフレームの前記チップパッド上に導電性接着剤
を介して取り付けられたスイッチング素子であるトラン
ジスタチップと、前記トランジスタチップ表面の縁部の
一定領域を除いた残りの中央部を覆う絶縁性接着手段
と、前記絶縁性接着手段上に取り付けられたコントロー
ルICチップと、前記コントロールICチップのボンド
パッドと前記トランジスタチップのボンドパッドとを相
互接続させる第1金属細線と、前記トランジスタチップ
の前記ボンドパッド及び前記コントロールICチップの
前記ボンドパッドと前記リードフレームのインナーリー
ドとを相互接続させる第2金属細線と、前記リードフレ
ームの前記チップパッド、前記インナーリード、前記ト
ランジスタチップ、前記コントロールICチップ及び前
記第1及び第2金属細線を封止する手段とを具備するこ
とを特徴とするスイッチング素子であるトランジスタと
駆動素子であるコントロールICとが同時に単一のパッ
ケージに搭載されるマルチチップパッケージ構造をもつ
電力素子を提供する。
【0012】本発明の好ましい実施形態によれば、前記
導電性接着剤は、ソルダであることが好ましく、前記ス
イッチング素子であるトランジスタチップは絶縁耐圧が
500〜1000Vであることが好ましい。前記絶縁性
接着手段は、単層構造または多層構造をもつ絶縁テープ
であって、単層構造である場合にはポリイミド系の熱硬
化性樹脂または熱可塑性樹脂のみを使用したものが好ま
しく、多層構造である場合にはポリイミド系の熱硬化性
樹脂または熱可塑性樹脂からなる第1及び第2接着層
と、その間に絶縁層が挟んであるものが好ましい。ある
いは、前記絶縁性接着手段としては、液状の非導電性接
着剤を使用することもできる。前記トランジスタチップ
で前記絶縁性接着手段により覆われない一定距離は少な
くともワイヤボンディングできる距離であることが好ま
しい。
【0013】前記他の目的を達成するために、本発明は
第1実施形態を通じて、リードフレームのチップパッド
にスイッチング素子であるトランジスタチップを導電性
接着剤であるソルダを使って取り付ける工程と、前記リ
ードフレームチップパッドに前記トランジスタチップに
隣接して絶縁テープを取り付ける工程と、前記絶縁テー
プ上に熱及び圧力を用いてコントロールICチップを取
り付ける工程と、前記トランジスタチップ及び前記コン
トロールICに対するワイヤーボンディングを行なう工
程と、前記結果物に対して封止を行なう工程とを具備す
ることを特徴とするマルチチップパッケージ構造をもつ
電力素子の製造方法を提供する。
【0014】本発明の好ましい実施形態によれば、前記
絶縁テープに前記コントロールICチップを取り付けた
とき、前記コントロールICチップの縁部から前記絶縁
テープの縁部までの距離が少なくとも100オm以上に
なるように、前記絶縁テープの寸法を前記コントロール
ICチップのそれよりも大きくすることが好ましい。前
記他の目的を達成するために、本発明は、第2及び第3
実施形態を通じて、リードフレームのチップパッドにス
イッチング素子であるトランジスタチップを導電性接着
剤であるソルダを使って取り付ける工程と、前記トラン
ジスタチップ上に絶縁性接着手段を形成する工程と、前
記絶縁性接着手段上にコントロールICチップを取り付
ける工程と、前記トランジスタチップ及び前記コントロ
ールICチップに対してワイヤーボンディングを行なう
工程と、前記結果物に対して封止を行なう工程とを具備
することを特徴とするマルチチップパッケージ構造をも
つ電力素子の製造方法を提供する。
【0015】本発明の好ましい実施形態によれば、前記
絶縁性接着手段としては、絶縁テープまたは液状の非導
電性接着剤を使用することが好ましい。前記導電性接着
手段として液状の非導電性接着剤を使用する場合、前記
コントロールICチップを取り付ける工程後に、液状の
非導電性接着剤を硬化させるための熱処理工程をさらに
施すことが好ましい。
【0016】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好ましい実施形態を詳細に説明する。本発明でい
うリードフレーム、パッケージ封止手段は最も広い意味
で使用されるものであり、図面に示すような特定の形状
に限定されるものではない。
【0017】本発明はその技術的な思想及び必須の特徴
事項を逸脱しない範囲であれば、他の方式で実施でき
る。例えば、好ましい実施形態においては、リードフレ
ームの形状が、リードが片方の方向にのみ構成されるよ
うな形態となっているが、DIP(Dual In Li
ne)、SO(Small Out−line)及びそ
の他の形態のパッケージに用いられるリードフレームの
形状と同様であっても構わない。また、モールドライン
の形状が四角形となっているが、他の形状になっていて
も良い。よって、以下の好ましい実施形態に記載の内容
は例示的なものに過ぎず、本発明を限定するものではな
い。
【0018】第1実施形態;スイッチングトランジスタ
チップ及びコントロールICチップを並列に位置づけた
場合 図4は、本発明の第1実施形態によるマルチチップパッ
ケージ構造をもつ電力素子を説明するための平面図であ
る。図4を参照すれば、チップ108、112をチップ
パッド102に取り付けてワイヤーボンディングを完了
し、封止工程を行なう前の平面図である。本発明による
マルチチップパッケージ構造をもつ電力素子は、チップ
パッド102とインナーリード104とアウターリード
(図示せず)とを含むリードフレーム100と、前記リ
ードフレームのチップパッド102に導電性接着剤11
0により取り付けられたスイッチング素子であるトラン
ジスタチップ108と、前記リードフレームのチップパ
ッド102上に前記トランジスタチップ108に隣接し
て絶縁テープ114により取り付けられたコントロール
ICチップ112と、前記トランジスタチップ108の
ボンドパッド116と前記コントロールICチップ11
2のボンドパッド116とを相互接続させる第1金属細
線118と、前記トランジスタチップ108のボンドパ
ッド116及び前記コントロールICチップ112のボ
ンドパッド116と前記リードフレームのインナーリー
ド104とを互いに接続させる第2金属細線120と、
前記リードフレームのチップパッド102、インナーリ
ード104、トランジスタチップ108、コントロール
ICチップ112及び前記第1及び第2金属細線11
8、120を封止する手段(図5の128)とで構成さ
れる。図中、参照符号106は、インナーリードの先端
部に対してワイヤーボンディングがうまくなされるよう
に処理したコイニング部を表わす。
【0019】ここで、500〜1000Vの高い絶縁耐
圧を要するトランジスタチップ108に対してコントロ
ールICチップ112の絶縁性を確保するために、コン
トロールICチップ112を絶縁テープ114を使って
チップパッド102に取り付ける。これは、本発明の目
的を達成する重要な手段となる。すなわち、従来の技術
ではセラミック板(図1の15)またはEMC板(図2
の25)を使ってコントロールICチップを絶縁させて
いたため、製造コストが上昇したり、ダイ接着工程が長
くて複雑であった。さらに、収率及び信頼性の低下の問
題もあった。すなわち、セラミック板やEMC板を取り
付ける工程及びダイ接着剤(図1の13、14)を硬化
させるための熱処理工程を追加で施す必要があった。
【0020】しかし、本発明では、絶縁テープ114を
使ってコントロールICチップ112をチップパッド1
02に取り付けるため、ダイ接着工程が簡単に行なえ
る。また、セラミック板やEMC板を使用しないため製
造コストが下がり、加えて収率及び製品の信頼性も向上
する。ここで、十分な絶縁耐圧を確保するために、絶縁
テープ114の寸法がコントロールICチップ112の
それより大きい必要がある。このために、コントロール
ICチップ112の縁部から絶縁テープ114までの距
離を100オm以上にすることが好ましい。
【0021】図5は、本発明の第1実施形態によるマル
チチップパッケージ構造をもつ電力素子を説明するため
のものである。図5を参照すれば、図4のV-V'線断面図
であって、封止工程を完了したときの状態を表わす。こ
こで、通常、導電性接着剤110としてはソルダを使用
する。したがって、ソルダを使ってトランジスタチップ
108を先に取り付け、次いで絶縁テープ114を使っ
てコントロールICチップ112を取り付けるため、絶
縁テープ114は、導電性接着剤110であるソルダが
溶ける温度よりも低い温度で接着がなされる特性を有し
たものを使用することが好ましい。前記絶縁テープ11
4としては、ポリイミド系の熱硬化性樹脂または熱可塑
性樹脂を使った単層または多層構造のものを使用する。
図中、参照符号130は、モールド工程を完了したとき
封止手段であるEMCが形成される領域であるモールド
ラインを表わす。
【0022】図6は、本発明で用いられる絶縁テープ1
14の構造を説明するために示す断面図である。図6を
参照すれば、絶縁テープ114は、それが多層構造であ
る場合、第1接着層122、絶縁層124及び第2接着
層126で構成される。前記第1及び第2接着層122
及び126の材質としては、ポリイミド系の熱硬化性樹
脂または熱可塑性樹脂を使用し、絶縁層124の材質と
しては、高い絶縁強度をもつポリイミドを主として使用
する。前記絶縁層124の絶縁強度は、200℃の温度
で、横/縦が25オmの面積当たり5000V以上の電
圧を絶縁できるのが好ましい。
【0023】通常、絶縁テープ114が3層構造である
場合、第1及び第2接着層122及び126の厚さはそ
れぞれ25オmであり、絶縁層124の厚さは50オmで
あって、総厚さが100オmであるものを使用するが、
高い絶縁耐圧が要求される場合には前記絶縁層124の
厚さをさらに大きくすることができる。逆に、低い絶縁
耐圧が要求される製品に用いられる絶縁テープ114の
場合には、絶縁テープ114の厚さを薄くでき、必要な
らば絶縁層124を構成せずにポリイミド系材質の単層
構造からなる絶縁テープを使用することもできる。一般
的なSPS電力素子で要求される絶縁耐圧は650V
用、800V用の2種類がある。したがって、製品で要
求される絶縁耐圧の強度に応じて絶縁テープの材質及び
厚さを調節すれば、セラミック板やEMC板を使用しな
くても、両チップ間に十分な絶縁耐圧を確保しながら工
程を単純化させることができる。
【0024】製造方法 次に、本発明の第1実施形態によるマルチチップパッケ
ージ構造をもつ電力素子の製造方法を説明する。まず、
リードフレームのチップパッドにスイッチング素子であ
るトランジスタチップを導電性接着剤であるソルダを使
って取り付ける。次に、前記リードフレームで前記トラ
ンジスタチップに隣接して絶縁テープを取り付け、適宜
な温度及び圧力、すなわち、250〜300℃の温度
と、150〜300mgの圧力で前記絶縁テープ上にコ
ントロールICチップを取り付ける。その後、前記トラ
ンジスタチップ及び前記コントロールICチップに対し
てワイヤーボンディングを行い、前記ワイヤーボンディ
ングの行われた結果物に対してエポキシモールドコンパ
ウンド(EMC)を使って封止工程を行なう。
【0025】既存の工程では、ダイ接着剤を使ってセラ
ミック板や薄いEMC板を先に取り付け、その上にダイ
接着剤を使ってコントロールICチップを取り付けてい
た。しかし、このような工程は複雑なだけでなく、ダイ
接着剤でボイド、デラミネーション及びダイチルトなど
の不良が生じて収率が低下したり、製品の信頼性が低下
するという問題があった。しかし、本発明では、絶縁テ
ープのみを使ってコントロールICチップを取り付ける
ので、十分な絶縁特性を確保できると共に前述した問題
を解決できるという利点がある。
【0026】第2実施形態;絶縁テープを使ってスイッ
チングトランジスタチップ及びコントロールICチップ
を垂直に配置した場合 この第2実施形態及び後述する第3実施形態でのマルチ
チップパッケージ構造をもつ電力素子の平面構造は実質
的に同一なため、一つの図面を用いて平面構造を説明す
る。第2実施形態と第3実施形態との違いは、第2実施
形態では絶縁性接着手段として絶縁テープを使用する一
方、第3実施形態では液状の非導電性接着剤を使用する
ことである。図中の参照符号は前述した第1実施形態の
それと対応づけることによって理解を容易にしており、
第1実施形態と重複する部分は反復を避けて説明を省略
する。
【0027】図7は、本発明の第2及び第3実施形態に
よるマルチチップパッケージ構造をもつ電力素子を説明
するために示す平面図である。図7を参照すれば、本発
明の第2及び第3実施形態によるマルチチップパッケー
ジ構造をもつ電力素子は、チップパッド202とインナ
ーリード204とアウターリード(図示せず)とを含む
リードフレーム200と、前記リードフレーム200の
チップパッド202上に導電性接着剤210により取り
付けられたスイッチング素子であるトランジスタチップ
208と、前記トランジスタチップ208の表面の縁部
の一定距離を除いた残りの中央部を覆う絶縁性接着手段
214と、前記絶縁性接着手段214上に取り付けられ
るコントロールICチップ212と、前記コントロール
ICチップ212のボンドパッド216と前記トランジ
スタチップ208のボンドパッド216とを相互接続さ
せる第1金属細線218と、前記トランジスタチップ2
08のボンドパッド216及び前記コントロールICチ
ップ212のボンドパッド216と前記リードフレーム
200のインナーリード204を相互接続させる第2金
属細線220と、前記リードフレーム200のチップパ
ッド202、インナーリード204、トランジスタチッ
プ208、コントロールICチップ212及び前記第1
及び第2金属細線218,220を封止する手段(図8
の230)とで構成される。
【0028】ここで、第2実施形態では前記絶縁性接着
手段214として絶縁テープを使用し、第3実施形態で
は液状の非導電性接着剤を使用する。図中、参照符号2
06はコイニング部、216はチップのボンドパッドを
それぞれ表わす。また、図中、参照符号Yは前記トラン
ジスタチップ208の縁部から絶縁性接着手段214ま
での距離であって、少なくともワイヤーボンディングで
きる距離が確保されるべきところを表わす。
【0029】図8は、本発明の第2実施形態によるマル
チチップパッケージ構造をもつ電力素子を説明するため
に示す図面であって、図7のVIII-VIII'線断面図であ
る。図8を参照すれば、第1実施形態では二つのチップ
208、212を水平構造にしてチップパッド202上
に配置していたが、この実施形態では垂直構造にして、
すなわち、導電性接着剤210であるソルダを使ってト
ランジスタチップ208を先に取り付け、前記トランジ
スタチップ208の上部に絶縁性接着手段である絶縁テ
ープ214を使ってコントロールICチップ212を取
り付けている。
【0030】このとき重要なのは、第1実施形態のよう
に二つのチップ208、212間の絶縁が別に問題にな
らないということである。すなわち、トランジスタチッ
プ208の表面にある最終保護膜が二つのチップ間の絶
縁を保証するために、両チップの配置を垂直構成した構
造によって両チップ間の絶縁特性が確保される効果が得
られる。ここで、絶縁テープを使用すればコントロール
ICチップ212を取り付ける工程で熱処理工程を施さ
なくても良いので、工程が単純化される効果が得られ、
かつ、ダイチルトの欠陥を防止できるので製品の信頼性
が向上する。このほかに、チップパッド202の寸法を
縮めることでマルチチップパッケージ構造をもつ電力素
子を小型化できるので、製造コストが下がり、他の電子
機器への適用が有利になる最大の効果がある。
【0031】製造方法 まず、リードフレームのチップパッドにスイッチング素
子であるトランジスタチップを導電性接着剤であるソル
ダを使って取り付ける。次に、前記トランジスタチップ
上に絶縁性接着手段である絶縁テープを形成する。続い
て、前記絶縁テープ上にコントロールICチップを適宜
な温度及び圧力で取り付ける。その後、前記トランジス
タチップ及び前記コントロールICチップに対してワイ
ヤーボンディング及び封止工程を行ない、本発明の第2
実施形態によるマルチチップパッケージ構造をもつ電力
素子の製造を完了する。
【0032】第3実施形態;液状の非導電性接着剤を使
ってスイッチングトランジスタチップ及びコントロール
ICチップを垂直に配置した場合 図9は、本発明の第3実施形態によるマルチチップパッ
ケージ構造をもつ電力素子を説明するために示す図面で
あって、図7のVIII-VIII'線断面図である。この実施形
態は、絶縁性接着手段として絶縁テープに代えて液状の
非導電性接着剤314を使用した以外は、第2実施形態
の構成と同様である。液状の非導電性接着剤314は、
通常、導電性接着剤310と類似であるが、充填剤とし
て粒状の銀(Ag)に代えて粒状のシリカを取り入れて
接着剤の導電性を変えたものである。また、その製造方
法においても、コントロールICチップ312を取り付
けた後に液状の非導電性接着剤314を硬化させるため
の熱処理工程をさらに施すことを除いては、第2実施形
態と同様である。
【0033】本発明は前述した実施形態に限定されるも
のではなく、本発明の属する技術的な思想内で当分野に
おける通常の知識を有した者であれば、これより多くの
変形が可能なのは言うまでもない。
【0034】
【発明の効果】本発明によれば、以下の効果が得られ
る。 (1)高い絶縁耐圧を要するスイッチング素子であるト
ランジスタと駆動素子であるコントロールICとが同時
に単一のパッケージに搭載されるマルチチップパッケー
ジ構造をもつ電力素子において、パッケージング工程を
さらに単純化できる、 (2)パッケージを小型化できる、 (3)製品の製造コストをダウンできる。
【図面の簡単な説明】
【図1】ダイ接着剤の間にセラミック板を挟み込んだ場
合のマルチチップパッケージ構造をもつ従来の電力素子
を説明するための断面図。
【図2】ダイ接着剤の間にエポキシモールドコンパウン
ド板を挟み込んだ場合のマルチチップパッケージ構造を
もつ従来の電力素子を説明するための断面図。
【図3】ダイ接着剤として液状の非導電性接着剤を使用
した場合のマルチチップパッケージ構造をもつ従来の電
力素子を説明するための断面図。
【図4】本発明の第1実施形態によるマルチチップパッ
ケージ構造をもつ電力素子を説明するための平面図。
【図5】本発明の第1実施形態によるマルチチップパッ
ケージ構造をもつ電力素子を説明するための断面図。
【図6】本発明で用いられる絶縁テープの構造を説明す
るために示す断面図。
【図7】本発明の第2及び第3実施形態によるマルチチ
ップパッケージ構造をもつ電力素子を説明するために示
す平面図。
【図8】本発明の第2実施形態によるマルチチップパッ
ケージ構造をもつ電力素子を説明するために示す断面
図。
【図9】本発明の第3実施形態によるマルチチップパッ
ケージ構造をもつ電力素子を説明するために示す断面
図。
【符号の説明】
100 リードフレーム 102 チップパッド 104 インナーリード 106 コイニング部 108 トランジスタチップ 112 コントロールICチップ 110 導電性接着剤 114 絶縁テープ 116 ボンドパッド 118 第1金属細線 120 第2金属細線

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】 チップパッドとインナーリードとアウタ
    ーリードとを含むリードフレームと、 前記リードフレームの前記チップパッドに導電性接着剤
    を介して取り付けられたスイッチング素子であるトラン
    ジスタチップと、 前記リードフレームの前記チップパッド上に前記トラン
    ジスタチップに隣接して絶縁テープにより取り付けられ
    た駆動素子であるコントロールICチップと、 前記トランジスタチップのボンドパッドと前記コントロ
    ールICチップのボンドパッドとを相互接続させる第1
    金属細線と、 前記トランジスタチップの前記ボンドパッド及び前記コ
    ントロールICチップの前記ボンドパッドと前記リード
    フレームのインナーリードとを相互接続させる第2金属
    細線と、 前記リードフレームの前記チップパッド、前記インナー
    リード、前記トランジスタチップ、前記コントロールI
    Cチップ及び前記第1及び第2金属細線を封止する手段
    とを具備することを特徴とするスイッチング素子である
    トランジスタと駆動素子であるコントロールICチップ
    とが同時に単一のパッケージに搭載されるマルチチップ
    パッケージ構造をもつ電力素子。
  2. 【請求項2】 前記導電性接着剤は、ソルダであること
    を特徴とする請求項1に記載のマルチチップパッケージ
    構造をもつ電力素子。
  3. 【請求項3】 前記スイッチング素子であるトランジス
    タチップは、絶縁耐圧が500〜1000V範囲である
    ことを特徴とする請求項1に記載のマルチチップパッケ
    ージ構造をもつ電力素子。
  4. 【請求項4】 前記絶縁テープは、前記導電性接着剤が
    溶ける温度よりも低い温度で接着されることを特徴とす
    る請求項1に記載のマルチチップパッケージ構造をもつ
    電力素子。
  5. 【請求項5】 前記絶縁テープは、ポリイミド系の熱硬
    化性樹脂または熱可塑性樹脂からなる単層構造であるこ
    とを特徴とする請求項1に記載のマルチチップパッケー
    ジ構造をもつ電力素子。
  6. 【請求項6】 前記絶縁テープは、多層構造であること
    を特徴とする請求項1に記載のマルチチップパッケージ
    構造をもつ電力素子。
  7. 【請求項7】 前記多層構造は、3層構造であることを
    特徴とする請求項6に記載のマルチチップパッケージ構
    造をもつ電力素子。
  8. 【請求項8】 前記3層構造は、第1接着層、絶縁層及
    び第2接着層からなることを特徴とする請求項7に記載
    のマルチチップパッケージ構造をもつ電力素子。
  9. 【請求項9】 前記第1接着層及び第2接着層は、ポリ
    イミド系の熱硬化性樹脂または熱可塑性樹脂であること
    を特徴とする請求項8に記載のマルチチップパッケージ
    構造をもつ電力素子。
  10. 【請求項10】 前記絶縁層は、前記トランジスタチッ
    プの絶縁耐圧に応じて厚さを異にすることを特徴とする
    請求項8に記載のマルチチップパッケージ構造をもつ電
    力素子。
  11. 【請求項11】 リードフレームのチップパッドにスイ
    ッチング素子であるトランジスタチップを導電性接着剤
    であるソルダを使って取り付ける工程と、前記チップパ
    ッド上の前記トランジスタチップに隣接して絶縁テープ
    を取り付ける工程と、 前記絶縁テープ上に熱及び圧力を用いて駆動素子である
    コントロールICチップを取り付ける工程と、 前記トランジスタチップ及び前記コントロールICチッ
    プに対してワイヤーボンディングを行なう工程と、 前記結果物に対して封止を行なう工程とを具備すること
    を特徴とするマルチチップパッケージ構造をもつ電力素
    子の製造方法。
  12. 【請求項12】 前記絶縁テープに前記コントロールI
    Cチップを取り付けたとき、前記コントロールICチッ
    プの縁部から前記絶縁テープの縁部までの距離が、少な
    くとも100オm以上になるように前記絶縁テープの寸
    法を前記コントロールICチップのそれより大きくする
    ことを特徴とする請求項11に記載のマルチチップパッ
    ケージ構造をもつ電力素子の製造方法。
  13. 【請求項13】 チップパッドとインナーリードとアウ
    ターリードとを含むリードフレームと、 前記リードフレームの前記チップパッド上に導電性接着
    剤を介して取り付けられたスイッチング素子であるトラ
    ンジスタチップと、前記トランジスタチップ表面の縁部
    の一定領域を除いた残りの中央部を覆う絶縁性接着手段
    と、 前記絶縁性接着手段上に取り付けられるコントロールI
    Cチップと、 前記コントロールICチップのボンドパッドと前記トラ
    ンジスタチップのボンドパッドとを相互接続させる第1
    金属細線と、 前記トランジスタチップの前記ボンドパッド及び前記コ
    ントロールICチップの前記ボンドパッドと前記リード
    フレームの前記インナーリードとを相互接続させる第2
    金属細線と、 前記リードフレームの前記チップパッド、前記インナー
    リード、前記トランジスタチップ、前記コントロールI
    Cチップ及び前記第1及び第2金属細線を封止する手段
    とを具備することを特徴とするスイッチング素子である
    トランジスタチップと駆動素子であるコントロールIC
    チップが同時に単一のパッケージに搭載されるマルチチ
    ップパッケージ構造をもつ電力素子。
  14. 【請求項14】 前記導電性接着剤は、ソルダであるこ
    とを特徴とする請求項13に記載のマルチチップパッケ
    ージ構造をもつ電力素子。
  15. 【請求項15】 前記スイッチング素子であるトランジ
    スタチップは、絶縁耐圧が500〜1000V範囲であ
    ることを特徴とする請求項13に記載のマルチチップパ
    ッケージ構造をもつ電力素子。
  16. 【請求項16】 前記絶縁性接着手段は、単層または多
    層構造をもつ絶縁テープであることを特徴とする請求項
    13に記載のマルチチップパッケージ構造をもつ電力素
    子。
  17. 【請求項17】 前記単層構造の絶縁テープは、ポリイ
    ミド系の熱硬化性樹脂または熱可塑性樹脂であることを
    特徴とする請求項16に記載のマルチチップパッケージ
    構造をもつ電力素子。
  18. 【請求項18】 前記多層構造の絶縁テープは第1接着
    層、絶縁層及び第2接着層からなる3層構造であること
    を特徴とする請求項16に記載のマルチチップパッケー
    ジ構造をもつ電力素子。
  19. 【請求項19】 前記絶縁性接着手段は、液状の非導電
    性接着剤であることを特徴とする請求項13に記載のマ
    ルチチップパッケージ構造をもつ電力素子。
  20. 【請求項20】 前記トランジスタチップで前記絶縁性
    接着手段により覆われない一定領域は少なくともワイヤ
    ボンディングできる距離であることを特徴とする請求項
    13に記載のマルチチップパッケージ構造をもつ電力素
    子。
  21. 【請求項21】 リードフレームのチップパッドにスイ
    ッチング素子であるトランジスタチップを導電性接着剤
    であるソルダを使って取り付ける工程と、 前記トランジスタチップ上に絶縁性接着手段を形成する
    工程と、 前記絶縁性接着手段上にコントロールICチップを取り
    付ける工程と、 前記トランジスタチップ及び前記コントロールICチッ
    プに対してワイヤーボンディングを行なう工程と、 前記結果物に対して封止を行なう工程とを具備すること
    を特徴とするマルチチップパッケージ構造をもつ電力素
    子の製造方法。
  22. 【請求項22】 前記絶縁性接着手段は、絶縁テープで
    あることを特徴とする請求項21に記載のマルチチップ
    パッケージ構造をもつ電力素子の製造方法。
  23. 【請求項23】 前記絶縁性接着手段は、液状の非導電
    性接着剤であることを特徴とする請求項21に記載のマ
    ルチチップパッケージ構造をもつ電力素子の製造方法。
  24. 【請求項24】 前記コントロールICチップを取り付
    ける工程後に、前記液状の非導電性接着剤を硬化させる
    ための熱処理工程をさらに施すことを特徴とする請求項
    23に記載のマルチチップパッケージ構造をもつ電力素
    子の製造方法。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005117116A1 (ja) * 2004-05-31 2005-12-08 Sanken Electric Co., Ltd. 半導体装置
WO2005124862A1 (ja) * 2004-06-18 2005-12-29 Sanken Electric Co., Ltd. 半導体装置
JP2006114649A (ja) * 2004-10-14 2006-04-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法およびその製造装置
US7154760B2 (en) 2002-12-27 2006-12-26 Renesas Technology Corp. Power amplifier module
JP2009267071A (ja) * 2008-04-25 2009-11-12 Sanyo Electric Co Ltd 半導体装置
JP2010109254A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2010098501A1 (ja) * 2009-02-27 2010-09-02 三洋電機株式会社 半導体装置およびその製造方法
US7936048B2 (en) 2006-03-17 2011-05-03 Infineon Technologies Ag Power transistor and power semiconductor device
WO2013150890A1 (ja) * 2012-04-02 2013-10-10 住友電気工業株式会社 半導体デバイス
JP2013239479A (ja) * 2012-05-11 2013-11-28 Denso Corp 半導体装置
KR101399481B1 (ko) 2006-02-13 2014-05-27 페어차일드 세미컨덕터 코포레이션 배터리 전력 제어를 위한 멀티 칩 모듈
JP2015095469A (ja) * 2013-11-08 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2016006438A (ja) * 2015-10-02 2016-01-14 日立オートモティブシステムズ株式会社 半導体装置およびその製造方法並びに流量センサおよび湿度センサ
JP2017005125A (ja) * 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置
US10186498B2 (en) 2015-07-27 2019-01-22 Semiconductor Components Industries, Llc Semiconductor leadframes and packages with solder dams and related methods
US10290907B2 (en) 2015-07-27 2019-05-14 Semiconductor Components Industries, Llc Automatically programmable battery protection system and related methods
US10686317B2 (en) 2015-07-27 2020-06-16 Semiconductor Components Industries, Llc Programmable battery protection system and related methods
WO2022220013A1 (ja) * 2021-04-16 2022-10-20 ローム株式会社 半導体装置

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400028B1 (ko) * 2001-05-10 2003-09-29 페어차일드코리아반도체 주식회사 칩-온-칩 구조의 전력용 반도체소자
TWI236126B (en) * 2002-07-02 2005-07-11 Alpha & Omega Semiconductor Integrated circuit package for semiconductor devices with improved electric resistance and inductance
US6903448B1 (en) * 2002-11-12 2005-06-07 Marvell International Ltd. High performance leadframe in electronic package
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
DE102004004289A1 (de) * 2004-01-28 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnung
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
US7405497B2 (en) * 2004-04-13 2008-07-29 Electrovaya Inc. Integrated power supply system
TW200638521A (en) * 2005-04-29 2006-11-01 Holtek Semiconductor Inc Package structure of power module
DE102005031836B4 (de) * 2005-07-06 2007-11-22 Infineon Technologies Ag Halbleiterleistungsmodul mit SiC-Leistungsdioden und Verfahren zur Herstellung desselben
TW200702968A (en) * 2005-07-12 2007-01-16 Holtek Semiconductor Inc Architecture and method of power-controlling circuit applicable to electronic cooker
US7923827B2 (en) * 2005-07-28 2011-04-12 Infineon Technologies Ag Semiconductor module for a switched-mode power supply and method for its assembly
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7656024B2 (en) * 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US7564124B2 (en) * 2006-08-29 2009-07-21 Fairchild Semiconductor Corporation Semiconductor die package including stacked dice and heat sink structures
DE102006049949B3 (de) * 2006-10-19 2008-05-15 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
US8110906B2 (en) * 2007-01-23 2012-02-07 Infineon Technologies Ag Semiconductor device including isolation layer
US7923823B2 (en) * 2007-01-23 2011-04-12 Infineon Technologies Ag Semiconductor device with parylene coating
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US8106501B2 (en) 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
DE102007010876B4 (de) * 2007-03-06 2010-08-26 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls
US7705441B2 (en) * 2007-03-06 2010-04-27 Infineon Technologies Ag Semiconductor module
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
DE102007017641A1 (de) * 2007-04-13 2008-10-16 Infineon Technologies Ag Aushärtung von Schichten am Halbleitermodul mittels elektromagnetischer Felder
US7683463B2 (en) * 2007-04-19 2010-03-23 Fairchild Semiconductor Corporation Etched leadframe structure including recesses
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US7683477B2 (en) * 2007-06-26 2010-03-23 Infineon Technologies Ag Semiconductor device including semiconductor chips having contact elements
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
JP2009071136A (ja) * 2007-09-14 2009-04-02 Hitachi High-Technologies Corp データ管理装置、検査システムおよび欠陥レビュー装置
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US8106406B2 (en) * 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7791084B2 (en) 2008-01-09 2010-09-07 Fairchild Semiconductor Corporation Package with overlapping devices
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7768108B2 (en) * 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
US7923829B2 (en) * 2008-05-06 2011-04-12 Mediatek Inc. Bonding pad sharing method applied to multi-chip module and apparatus thereof
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8412006B2 (en) * 2010-03-23 2013-04-02 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Optocoupler
US8571360B2 (en) * 2010-03-23 2013-10-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Optocoupler with light guide defining element
US8577190B2 (en) 2010-03-23 2013-11-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Optocoupler
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
JP5755533B2 (ja) * 2011-08-26 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
TWI476896B (zh) * 2011-09-07 2015-03-11 Richtek Technology Corp 多晶片模組及其製造方法
CN102832189B (zh) * 2012-09-11 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种多芯片封装结构及其封装方法
JP5970316B2 (ja) 2012-09-26 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103762213B (zh) * 2014-01-24 2016-08-24 矽力杰半导体技术(杭州)有限公司 应用于开关型调节器的集成电路组件
US10043738B2 (en) 2014-01-24 2018-08-07 Silergy Semiconductor Technology (Hangzhou) Ltd Integrated package assembly for switching regulator
CN104617058B (zh) 2015-01-23 2020-05-05 矽力杰半导体技术(杭州)有限公司 用于功率变换器的封装结构及其制造方法
CN104701272B (zh) 2015-03-23 2017-08-25 矽力杰半导体技术(杭州)有限公司 一种芯片封装组件及其制造方法
CN104779220A (zh) 2015-03-27 2015-07-15 矽力杰半导体技术(杭州)有限公司 一种芯片封装结构及其制造方法
US10468399B2 (en) 2015-03-31 2019-11-05 Cree, Inc. Multi-cavity package having single metal flange
CN109904127B (zh) 2015-06-16 2023-09-26 合肥矽迈微电子科技有限公司 封装结构及封装方法
CN105261611B (zh) 2015-10-15 2018-06-26 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法
US9997476B2 (en) 2015-10-30 2018-06-12 Infineon Technologies Ag Multi-die package having different types of semiconductor dies attached to the same thermally conductive flange
CN105489542B (zh) 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
US11289437B1 (en) * 2020-10-28 2022-03-29 Renesas Electronics Corporation Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283448A (ja) * 1992-04-03 1993-10-29 Sharp Corp 半導体装置およびその製造方法
JP2566207B2 (ja) * 1986-09-23 1996-12-25 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JP2930079B1 (ja) * 1998-08-06 1999-08-03 サンケン電気株式会社 半導体装置
JP2000077432A (ja) * 1998-08-26 2000-03-14 Samsung Electronics Co Ltd 半導体素子並びに半導体素子のダイ接着方法及び装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3578224D1 (de) 1984-07-27 1990-07-19 Fujitsu Ltd Integrierte schaltung vom chip-auf-chip-typ.
JPS6188538A (ja) 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
US4965702A (en) * 1989-06-19 1990-10-23 E. I. Du Pont De Nemours And Company Chip carrier package and method of manufacture
JPH05326817A (ja) * 1992-05-26 1993-12-10 Hitachi Cable Ltd マルチチップパッケージ
JPH07147365A (ja) * 1993-10-01 1995-06-06 Electroplating Eng Of Japan Co リードフレームの変形防止方法
TW315491B (en) * 1995-07-31 1997-09-11 Micron Technology Inc Apparatus for applying adhesive tape for semiconductor packages
US5757070A (en) * 1995-10-24 1998-05-26 Altera Corporation Integrated circuit package
US5739582A (en) * 1995-11-24 1998-04-14 Xerox Corporation Method of packaging a high voltage device array in a multi-chip module
US5777345A (en) * 1996-01-03 1998-07-07 Intel Corporation Multi-chip integrated circuit package
KR0174983B1 (ko) * 1996-05-10 1999-02-01 김광호 유체상태의 접착제를 이용한 반도체 칩 실장 방법 및 그에 이용되는 loc형 반도체 칩 패키지의 리드 프레임
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2566207B2 (ja) * 1986-09-23 1996-12-25 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JPH05283448A (ja) * 1992-04-03 1993-10-29 Sharp Corp 半導体装置およびその製造方法
JP2930079B1 (ja) * 1998-08-06 1999-08-03 サンケン電気株式会社 半導体装置
JP2000077432A (ja) * 1998-08-26 2000-03-14 Samsung Electronics Co Ltd 半導体素子並びに半導体素子のダイ接着方法及び装置

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154760B2 (en) 2002-12-27 2006-12-26 Renesas Technology Corp. Power amplifier module
US7301781B2 (en) 2002-12-27 2007-11-27 Renesas Technology Corp. Semiconductor module
WO2005117116A1 (ja) * 2004-05-31 2005-12-08 Sanken Electric Co., Ltd. 半導体装置
US7382000B2 (en) 2004-05-31 2008-06-03 Sanken Electric Co., Ltd. Semiconductor device
CN100461404C (zh) * 2004-05-31 2009-02-11 三垦电气株式会社 半导体器件
WO2005124862A1 (ja) * 2004-06-18 2005-12-29 Sanken Electric Co., Ltd. 半導体装置
US7759697B2 (en) 2004-06-18 2010-07-20 Sanken Electric Co., Ltd. Semiconductor device
JP2006114649A (ja) * 2004-10-14 2006-04-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法およびその製造装置
KR101399481B1 (ko) 2006-02-13 2014-05-27 페어차일드 세미컨덕터 코포레이션 배터리 전력 제어를 위한 멀티 칩 모듈
US7936048B2 (en) 2006-03-17 2011-05-03 Infineon Technologies Ag Power transistor and power semiconductor device
JP2009267071A (ja) * 2008-04-25 2009-11-12 Sanyo Electric Co Ltd 半導体装置
JP2010109254A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
CN102334186A (zh) * 2009-02-27 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
US8633511B2 (en) 2009-02-27 2014-01-21 On Semiconductor Trading, Ltd. Method of producing semiconductor device packaging having chips attached to islands separately and covered by encapsulation material
CN102334186B (zh) * 2009-02-27 2014-05-14 半导体元件工业有限责任公司 半导体装置及其制造方法
WO2010098501A1 (ja) * 2009-02-27 2010-09-02 三洋電機株式会社 半導体装置およびその製造方法
WO2013150890A1 (ja) * 2012-04-02 2013-10-10 住友電気工業株式会社 半導体デバイス
JP2013239479A (ja) * 2012-05-11 2013-11-28 Denso Corp 半導体装置
JP2015095469A (ja) * 2013-11-08 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2017005125A (ja) * 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置
US10290907B2 (en) 2015-07-27 2019-05-14 Semiconductor Components Industries, Llc Automatically programmable battery protection system and related methods
US10186498B2 (en) 2015-07-27 2019-01-22 Semiconductor Components Industries, Llc Semiconductor leadframes and packages with solder dams and related methods
US10686317B2 (en) 2015-07-27 2020-06-16 Semiconductor Components Industries, Llc Programmable battery protection system and related methods
US10756553B2 (en) 2015-07-27 2020-08-25 Semiconductor Components Industries, Llc Programmable battery protection system and related methods
US10937763B2 (en) 2015-07-27 2021-03-02 Semiconductor Components Industries, Llc Semiconductor leadframes and packages with solder dams and related methods
JP2016006438A (ja) * 2015-10-02 2016-01-14 日立オートモティブシステムズ株式会社 半導体装置およびその製造方法並びに流量センサおよび湿度センサ
WO2022220013A1 (ja) * 2021-04-16 2022-10-20 ローム株式会社 半導体装置

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