KR0157882B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

적층형 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로 종래의 반도체 패키지는 와이어 본딩을 필수적으로 해야하므로 박형화와 집적도 향상에 한계가 있으며, 반도체 칩을 상, 하로 적층하는 경우 리드를 레이져로 접합하여야 하므로 양산에 어려움이 있는 바, 본 발명은 각각의 반도체 칩(11)(11')에 리드(14)(14')를 솔더링으로 접합하고, 그 각각의 반도체 칩(11)(11')이 캐리어 테이프(10)를 사이에 두고 본드패드형성면(11a)(11a')이 외측을 향하도록 접힌 상태로 에폭시 수지(16)로 몰딩하여 제조하는 것으로, 이와 같은 적층형 패키지는 와이어 본딩을 배제하고 2개의 반도체 칩을 적층하여 구성함으로써 경박단소화된 고집적의 적층형 패키지를 간단하게 제조할 수 있는 효과가 있다.

Description

적층형 반도체 패키지 및 그 제조방법
제1도는 종래 기술에 의한 반도체 패키지의 구조를 보인 종단면도.
제2도는 종래 기술에 의한 적층형 반도체 패키지의 구조를 보인 종단면도.
제3도는 본 발명에 의한 적층형 반도체 패키지의 구조를 보인 종단면도.
제4도의 (a)(b)(c)(d)는 본 발명에 의한 적층형 반도체 패키지의 일실시례를 제조순서에 의해 설명하기 위한 공정도.
제5도는 (a)(b)는 제4도의 다른 실시례를 설명하기 위한 공정도.
* 도면에 주요부분에 대한 부호의 설명
10 : 캐리어 테이프 11,11' : 제1 및 제2반도체 칩
12,12' : 본드 패드 13,13' : 절연수단
14,14' : 리드 15,15' : 솔더
16 : 에폭시 수지 11a,11a' : 본드패드형성면
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로 특히 리드(LEAD)에 형성된 솔더(SOLDER)와 반도체 칩(CHIP)위에 형성된 본드 패드(BOND PAD)를 와이어 본딩(WIRE BONDING) 없이 열압착으로 연결하고, 상기와 같이 연결된 2개의 반도체 칩을 테이프(CARRIER TAPE)를 중심으로 대향하도록 부착함으로써 소자의 박형화(THIN)와 집적도 향상을 이룰 수 있는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
최근들어 반도체 기술의 급격한 발전으로 메모리 칩(MEMORY CHIP)의 용량이 점차 커지는 추세에 있는바, 이에 따라 패키지에 내장되는 베어 칩(BARE CHIP) 의 크기도 상대적으로 커지게 되고, 전체적으로 패키지 면적에서 차지하고 있는 베어 칩의 면적고 점차적으로 증가하고 있는 실정이다.
이와 같은 현상은 반도체 패키지의 박형화에 역행하여 부피를 증대시키는 결과를 초래하게 되는 문제점을 안고 있는 것이다. 이와 같은 문제점을 해소하기 위하여 칩에 리드가 직접 전기적으로 접속되는 LOC(LEAD-ON-CHIP) 기술이 알려지고 있으며, LOC 기술에 의한 SOJ(SMALLOUTLINE J- LEAD PACKAGE)의 전형적인 일예를 첨부된 도면에 의하여 설명하면 다음과 같다.
제1도는 LOC-SOJ형태의 패키지 구조를 보인 종단면도로서, 이에 도시된 바와 같이, LOC-SOJ형태의 반도체 패키지는 반도체 칩(1)의 상면 양측에 절연물질인 폴리이미드(POLYIMIDE)(2)가 일정두께로 각각 도포되고, 상기 반도체 칩(1)의 각 패드(PAD)(3)와, 프레임(4)의 각 인너리드(INNER LEAD)(5)는 와이어6)에 의하여 전기적으로 각각 접속되며, 상기 반도체 칩(1)과 프레임(4)의 인너리드(5)를 포함하는 일정면적을 에폭시(EPOXY) 수지(7)로 몰딩(MOLDING)된 구조로 되어 있다.
도면중 미설명부호 8은 아웃리드(OUT LEAD)이다.
이와 같은 LOC-SOJ형태의 패키지는 프레임(4)의 인너리드(5)를 반도체 칩(1)의 액티브셀(ACTIVE CELL) 까지 끌어올려 프레임(4)의 인너리드(5)]가 패키지 내부에서 차지할 수 있는 범위를 크게 하였다는 장점이 있다.
그러나 상기한 바와 같은 형태의 반도체 패키지는 와이어본딩을 함으로써 소자의 박형화와 집적도 향상시키는데 한계가 있는 결점이 있었다.
이에 따라, 제2도에 도시한바와 같이 LOC 타입의 반도체 칩을 상, 하로 뒤집어서 레이저로 접착시킨 적층형 반도체 패키지가 알려지고 있으나, 이 역시 와이어 본딩응 실시함에 따라 패키지의 박형화에 한계가있고, 레이저 접합 기술을 이용하여야 하므로 양산에 어려움이 있는 문제점이 있었다.
본 발명의 주 목적은 상기한 바와같은 여러 문제점을 갖지 않는 적층형 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 리드에 형성시킨 솔더와 반도체 칩에 형성되어 있는 본드 패드를 열압착으로 연결하여, 와이어(6) 본딩을 배제하는데 따른 박형화를 이룰 수 있을뿐 아니라, 제조가 용이한 적층형 반도체 패키지를 제공함에 있다.
본 발명의 또 다른 목적은 캐리어 테이프를 중심으로 본드패드형성면이 외측을 향하도록 양쪽에 반도체 칩을 적층하여 소자의 집적도를 향상시킬 수 있도록 한 적층형 반도체 패키지를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 제1 및 제2반도체 칩과, 상기 제1 및 제2반도체 칩 사이에 부착되어 있는 캐리어 테이프와, 그 캐리어 테이프를 중심으로 본드패드형성면이 외측을 향하도록 설치된 상기 제1 및 제2반도체 칩의 외측 중앙부에 각각 형성되어 있는 수개의 본드 패드와, 그 본드 패드의 상부까지 연장 설치되어 있는 수개의 리드와, 상기 본드 패드와 리드 사이에 설치되어 있는 각각의 솔더와, 상기 제1 및 제2 반도체 칩의 외측에 설치되어 상기 리드와 절연시키기 위한 절연 부재 및 상기 제1 및 제 2반도체 칩과 리드를 포함하는 일정면적이 몰딩되어 있는 에폭시 수지로 이루어진 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.
상기 절연 부재는 폴리이미드 테이프인 것을 특징으로 한다.
상기 절연 부재는 리드에 코팅된 폴리이미드인 것을 특징으로 한다.
또한, 본드 패드와 절연 부재가 설치되어 있는 반도체 칩에 솔더가 형성되어 있는 리드를 열 압착하여 부착하는 단계와, 캐리어 테이프의 상면에 상기와 같이 열 압착된 2개의 반도체 칩을 소정의 간격을 두고 마주보도록 부착하는 단계와, 상기 반도체 칩들이 부착된 캐리어 테이프의 하면을 접어서 칩들의 본드패드형성면이 외측을 향하도록 접착하는 단계와, 상기 접착된 좌, 우의 반도체 칩과 리드를 포함하는 일정부분을 에폭시 수지로 몰딩하는 단계로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법이 제공된다.
이하, 본 발명의 적층형 반도체 패키지 및 제조방법을 첨부된 도면에 의거하여 보다 상세히 설명한다.
제3도는 본 발명에 의한 적층형 반도체 패키지의 일실시례를 보인 종단면도로서, 이에 도시된 바와같이, 본 발명에 의한 적층형 반도체 패키지는 캐리어 테이프(10)의 양측면에 본드패드형성면(11a),(11a')이 외측을 향하도록 제1 및 제2반도체 칩(11)(11')이 부착되어 있고, 상기 제1 및 제2반도체 칩(11)911')의 외측 본드패드형성면(11a)(11a') 중간부에 겹치지 않도록 다수개의 본드 패드(12)(12')가 설치되어 있으며, 그 본드 패드(12)(12')의 위까지 연장 설치되어 폴리이미드 테이프(13)(13')에 의해 절연된 상태로 외부로의 전기적인 접속경로를 이루는 수개의 리드(14)(14')가 설치되어 있고, 상기 본드 패드(12)(12')와 리드(14)(14')는 솔더(범프(BUMP)라고도 함)(15)(15')에 의해 솔더링으로 접합되어 있으며, 상기 제1반도체 칩 및 제2반도체 칩(11)(11')과 리드(14)(14')를 포함하는 일정면적이 에폭시 수지(16)로 몰딩되어 있는 구조로 되어 있다.
제5도는 제3도의 다른 실시례를 보인 것으로, 리드(14)를 폴리이미드로 코팅하여 절연시킨 후, 반도체 칩(11)의 상부에 형성되어 있는 본드 패드(12)와 솔더(15) 로 열압착하는 것이다.
상기의 본 발명에 의한 적층형 반도체 패키지는, 좌, 우 반도체 칩(11)(11')에 리드(14)(14')를 각각 솔더링하여 전기적 접속을 가능하게 함으로써 집적도를 향상시키고, 와이어 본딩을 적용하지 않으므로 종래의 적층형 반도체 패키지보다 더욱 박형화시킬 수 있는 것이다.
상기한 바와같은 적층형 반도체 패키지의 제조방법을 설명하면 다음과 같다.
제4도의 (a)(b)(c)(d)는 본 발명에 의한 적층형 반도체 패키지의 제조순서를 보인 공정도로서, 이에 도시된 바와 같이, 본 발명에 의한 적층형 반도체 패키지는 본드 패드(12)와 폴리이미드 테이프(13)가 부착되어 있는 반도체 칩(11)의 상부에 솔더(15)가 형성되어 있는 다수개의 리드(14)를 열 압착하여 부착시킨다.
이와 같이 부착된 2개의 반도체 칩(11)(11')을 캐리어 테이프(10)의 상면에 소정의 간격을 두고 마주보도록 부착하고, 상기 반도체 칩(11)(11;)이 부착된 캐리어 테이프(10)의 하면을 접어서 2개의 반도체 칩(11)(11')이 겹쳐진 캐리어 테이프(10)를 사이에 두고 본드패드형성면(11a)(11a')이 외측을 향하도록 일체로 부착한다.
상기 캐리어 테이프(10)는 베이스 필름(BASE FILM)의 양쪽에 어드히시브 레이어(ADHESIVE LAYER)가 형성되어 있으며, 베이스 필름의 두께가 50㎛, 양쪽의 어드히시브 레이어의 두께가 각각 25㎛으로 하여 사용할 수 있으며, 패키지를 더욱 박형화 시키기 위하여 어드히시브 레이어의 두께를 8㎛∼20㎛으로 할 수도 있다. 상기와 같이 부착된 2개의 반도체 칩(11)(11')과 리드(14)(14')를 포함하는 일정면적을 에폭시 수지(16)로 몰딩한 후, 성형 절곡하여 사용할 때에 실장할 수 있는 형태로 제작하는 것이다.
이상에서 상세히 설명한 바와같이, 본 발명에 의한 적층형 반도체 패키지 및 그 제조방법은 반도체 칩에 리드를 솔더링으로 접합하여 와이어 본딩을 배제하는데 따른 박형화에 기여할 수 있으며, 캐리어 테이프를 중심으로 양측에 반도체 칩을 부착하여 적층함으로써 소자의 집적도가 향상이 되는 효과가 있을뿐 아니라, 고가의 별도 장비 없이 간단하게 제조가능한 효과가 있다.

Claims (4)

  1. 제1 및 제2반도체 칩과, 상기 제1 및 제2반도체 칩 사이에 부착되어 있는 캐리어 테이프와, 그 캐리어 테이프를 중심으로 본드패드형성면이 외측을 향하도록 설치된 상기 제1 및 제2반도체 칩의 외측 중앙부에 각각 형성되어 있는 수개의 본드 패드와, 그 본드 패드의 상부까지 연장 설치되어 있는 수개의 리드와, 상기 본드 패드와 기드 사이에 설치되어 있는 각각의 솔더와, 상기 제1 및 제2반도체 칩의 외측에 설치되어 상기 리드와 절연시키기 위한 절연 부재 및 상기 제1 및 제2반도체 칩과 리드를 포함하는 일정면적이 몰딩되어 있는 에폭시 수지로 이루어진 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 절연 부재는 폴리이미드 테이프인 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서, 상기 절연 부재는 리드에 코팅된 폴리이미드인 것을 특징으로 하는 적층형 반도체 패키지.
  4. 본드 패드와 절연 부재가 설치되어 있는 반도체 칩에 솔더가 형성되어 있는 리드를 열 압착하여 부착하는 열압착공정을 수행하는 단계와, 캐리어 테이프의 상면에 상기와 같이 열 압착된 2개의 반도체 칩을 소정의 간격을 두고 마주보도록 부착하는 칩부착공정을 수행하는 단계와, 상기 반도체 칩들이 부착된 캐리어 테이프의 하면을 접어서 칩들의 본드패드형성면이 외측을 향하도록 접착하는 테이프접착공정을 수행하는 단계와, 상기 접착된 좌, 우의 반도체 칩과 리드를 포함하는 일정부분을 에폭시 수지로 몰딩하는 몰딩공정을 수행하는 단계로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
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