JP2013239479A - 半導体装置 - Google Patents
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Abstract
【解決手段】この半導体装置は、リードフレームの一面と無鉛はんだを介して電気的に接続される両面電極素子と、リードフレームの一面と絶縁性接着材を介して電気的に分離して接続される制御ICと、を有する。
制御ICは、チップ部と、該チップ部のうち、リードフレームと対向する対向面の全面に亘って、均一の厚さとされた絶縁層と、を備える。そして、この絶縁層が、絶縁性接着材を介してリードフレームの一面と接続される。
【選択図】図1
Description
リードフレームと、
該リードフレームにおける共通の一面上に配置される複数の半導体素子と、を有し、
半導体素子は、
リードフレームの厚さ方向において、両面に電極を有する両面電極素子と、
両面電極素子の駆動を制御する制御ICと、を含み、
両面電極素子は、一面と対向する面に形成された電極が、無鉛はんだ、または、導電性接着材を介して、リードフレームと電気的に接続され、
制御ICは、
チップ部と、
該チップ部のうち、リードフレームと対向する対向面の全面に配置され、均一の厚さとされる絶縁層と、から成り、
無鉛はんだの融点、または、導電性接着材の耐熱温度よりも、硬化温度の低い絶縁性接着材を介して、絶縁層と一面とが接続されることを特徴としている。
最初に、図1を参照して、本実施形態における半導体装置100の概略構成について説明する。
第1実施形態では、制御IC13を構成する絶縁層18として、ポリイミド系(あるいはPBO系)の樹脂を用いる例を示した。しかしながら、上記例に限定されるものではない。絶縁層18として、二酸化ケイ素を主成分とし、アルカリ元素を含有するガラス、例えば、パイレックス(コーニング社の登録商標。以下同様)ガラスを用いることができる。なお、本実施形態において、上記実施形態に示した半導体装置100と共通する部分についての説明は割愛する。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
10・・・リードフレーム
12・・・両面電極素子
13・・・制御IC
14a,14b,14c・・・電極
15・・・無鉛はんだ
16・・・電極
17・・・チップ部
18・・・絶縁層
19・・・絶縁性接着材
Claims (5)
- リードフレームと、
該リードフレームにおける共通の一面上に配置される複数の半導体素子と、を有し、
前記半導体素子は、
前記リードフレームの厚さ方向において、両面に電極を有する両面電極素子と、
前記両面電極素子の駆動を制御する制御ICと、を含み、
前記両面電極素子は、前記一面と対向する面に形成された電極が、無鉛はんだ、または、導電性接着材を介して、前記リードフレームと電気的に接続され、
前記制御ICは、
チップ部と、
該チップ部のうち、前記リードフレームと対向する対向面の全面に配置され、均一の厚さとされる絶縁層と、を有し、
前記無鉛はんだの融点、または、前記導電性接着材の耐熱温度よりも、硬化温度の低い前記絶縁性接着材を介して、前記絶縁層と前記一面とが接続されることを特徴とする半導体装置。 - 前記絶縁層は、ポリイミド系樹脂、または、ポリベンゾオキサゾール系樹脂からなることを特徴とする請求項1に記載の半導体装置。
- 前記絶縁層は、二酸化ケイ素を主成分とし、アルカリ元素を含有するガラスからなることを特徴とする請求項1に記載の半導体装置。
- 前記両面電極素子は、絶縁ゲートバイポーラトランジスタであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記両面電極素子は、パワーMOSFETであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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