CN107078067A - 半导体装置及其制造方法 - Google Patents

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semiconductor chip
semiconductor
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锦泽笃志
谷藤雄
谷藤雄一
冈浩伟
团野忠敏
中村弘幸
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Abstract

在树脂密封型的半导体装置中，在导电性的芯片焊盘(DP)上经由具有绝缘性的接合材料(BD2)搭载有半导体芯片(CP2)，并且经由具有导电性的接合材料(BD1)搭载有半导体芯片(CP1)。半导体芯片(CP2)的第1侧面与第2侧面交叉而形成的第1边中的被接合材料(BD2)覆盖的部分的第1长度大于半导体芯片(CP1)的第3侧面与第4侧面交叉而形成的第2边中的被接合材料(BD1)覆盖的部分的第2长度。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，例如能够适合利用于将多个半导体芯片并排配置并封装体化而成的半导体装置及其制造方法。
背景技术
在芯片焊盘上搭载半导体芯片，经由导线将半导体芯片的焊盘电极与引脚电连接，并对它们进行树脂密封，从而能够制造半导体封装体形态的半导体装置。
在国际公开WO2003/034495号(专利文献1)中，记载了关于将功率半导体芯片和逻辑芯片搭载于基板而成的多芯片封装体的技术。
现有技术文献
专利文献
专利文献1：国际公开WO2003/034495号
发明内容
发明所要解决的课题
关于将多个半导体芯片并排配置并封装体化而成的半导体装置，也期望尽可能提高可靠性。
其他课题和新颖的特征根据本说明书的叙述以及附图将变得明确。
用于解决课题的技术方案
根据一个实施方式，半导体装置是在导电性的芯片搭载部上经由具有绝缘性的第1接合材料搭载有第1半导体芯片、并且经由具有导电性的第2接合材料搭载有第2半导体芯片的树脂密封型的半导体装置。并且，所述第1半导体芯片的第1侧面与第2侧面交叉而形成的第1边中的被所述第1接合材料覆盖的部分的第1长度大于所述第2半导体芯片的第3侧面与第4侧面交叉而形成的第2边中的被所述第2接合材料覆盖的部分的第2长度。
另外，根据一个实施方式，半导体装置的制造方法具有以下工序：(a)工序，在具有导电性的芯片搭载部上经由具有绝缘性的第1接合材料搭载第1半导体芯片、并经由具有导电性的第2接合材料搭载第2半导体芯片；以及(b)工序，形成将所述芯片搭载部的至少一部分和所述第1半导体芯片、所述第2半导体芯片密封的密封体。并且，所述第1半导体芯片的第1侧面与第2侧面交叉而形成的第1边中的被所述第1接合材料覆盖的部分的第1长度大于所述第2半导体芯片的第3侧面与第4侧面交叉而形成的第2边中的被所述第2接合材料覆盖的部分的第2长度。
发明效果
根据一个实施方式，能够提高半导体装置的可靠性。
附图说明
图1是作为一个实施方式的半导体装置的俯视图。
图2是作为一个实施方式的半导体装置的俯视透视图。
图3是作为一个实施方式的半导体装置的俯视透视图。
图4是作为一个实施方式的半导体装置的俯视透视图。
图5是作为一个实施方式的半导体装置的仰视图。
图6是作为一个实施方式的半导体装置的剖视图。
图7是作为一个实施方式的半导体装置的剖视图。
图8是作为一个实施方式的半导体装置的剖视图。
图9是作为一个实施方式的半导体装置的局部放大俯视透视图。
图10是示出作为一个实施方式的半导体装置的制造工序的工艺流程图。
图11是作为一个实施方式的半导体装置的制造工序中的剖视图。
图12是接着图11的半导体装置的制造工序中的剖视图。
图13是接着图12的半导体装置的制造工序中的剖视图。
图14是接着图13的半导体装置的制造工序中的剖视图。
图15是接着图14的半导体装置的制造工序中的剖视图。
图16是示出芯片键合工序的详情的工艺流程图。
图17是示出芯片键合工序的详情的工艺流程图。
图18是示出芯片键合工序的详情的工艺流程图。
图19是示出芯片键合工序的详情的工艺流程图。
图20是作为一个实施方式的半导体装置的制造工序中的俯视图。
图21是接着图20的半导体装置的制造工序中的俯视图。
图22是与图21相同的半导体装置的制造工序中的剖视图。
图23是接着图21的半导体装置的制造工序中的俯视图。
图24是与图23相同的半导体装置的制造工序中的剖视图。
图25是接着图23的半导体装置的制造工序中的俯视图。
图26是与图25相同的半导体装置的制造工序中的剖视图。
图27是接着图25的半导体装置的制造工序中的俯视图。
图28是与图27相同的半导体装置的制造工序中的剖视图。
图29是作为一个实施方式的半导体装置的制造工序中的俯视图。
图30是接着图29的半导体装置的制造工序中的俯视图。
图31是作为一个实施方式的半导体装置的电路图。
图32是作为一个实施方式的半导体装置所使用的半导体芯片的要部剖视图。
图33是研究例的半导体装置的剖视图。
图34是放大地示出作为一个实施方式的半导体装置的一部分的俯视透视图。
图35是放大地示出作为一个实施方式的半导体装置的一部分的俯视透视图。
图36是放大地示出作为一个实施方式的半导体装置的一部分的立体图。
图37是放大地示出作为一个实施方式的半导体装置的一部分的立体图。
图38是放大地示出作为一个实施方式的半导体装置的一部分的剖视图。
图39是放大地示出作为一个实施方式的半导体装置的一部分的剖视图。
图40是示出本实施方式的效果的一例的表。
具体实施方式
在以下的实施方式中，为了方便说明，在需要时分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而是存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数量和范围也一样。
以下，根据附图详细说明实施方式。此外，在用于说明实施方式的所有附图中，对具有同一功能的部件标记同一标号，省略其重复的说明。另外，在以下的实施方式中，除了特别需要的时候以外，原则上不重复进行同一或者同样的部分的说明。
另外，在实施方式中使用的附图中，即使是剖视图，也有时为了容易观察附图而省略阴影线。另外，即使是俯视图，也有时为了容易观察附图而附加阴影线。
(实施方式1)
参照附图，说明本发明的一个实施方式的半导体装置。
<关于半导体装置(半导体封装体)的构造>
图1是作为本发明的一个实施方式的半导体装置PKG的俯视图，图2～图4是半导体装置PKG的俯视透视图，图5是半导体装置PKG的仰视图(背面图)，图6～图8是半导体装置PKG的剖视图。在图2中，示出了透视密封部MR时的半导体装置PKG的上表面侧的俯视透视图。另外，图3示出了在图2中进一步透视(省略)导线BW时的半导体装置PKG的上表面侧的俯视透视图。另外，图4示出了在图3中进一步透视(省略)半导体芯片CP1、CP2时的半导体装置PKG的上表面侧的俯视透视图。此外，在图1～图4中，半导体装置PKG的朝向相同。另外，在图2～图4中，用虚线表示密封部MR的外周的位置。另外，图1、图2以及图5的A-A线的位置处的半导体装置PKG的剖面与图6基本对应，图1、图2以及图5的B-B线的位置处的半导体装置PKG的剖面与图7基本对应，图1、图2以及图5的C-C线的位置处的半导体装置PKG的剖面与图8基本对应。另外，图9是将图2的一部分放大了的局部放大俯视透视图。
图1～图9所示的本实施方式的半导体装置(半导体封装体)PKG是树脂密封型的半导体封装体形态的半导体装置，在这里，是QFP(Quad Flat Package，四侧引脚扁平封装)形态的半导体装置。以下，参照图1～图9，说明半导体装置PKG的结构。
图1～图9所示的本实施方式的半导体装置PKG具有半导体芯片CP1、CP2、搭载半导体芯片CP1、CP2的芯片焊盘DP、由导电体形成的多根引脚LD、将半导体芯片CP1、CP2的多个焊盘电极P1、P2与多根引脚LD电连接的多根导线BW以及将它们密封的密封部MR。
作为密封体的密封部(密封树脂部、密封体)MR由例如热固性树脂材料等树脂材料等构成，也能够包括填料等。例如，能够使用包括填料的环氧树脂等来形成密封部MR。除了环氧系的树脂之外，根据实现低应力化等理由，也可以将添加有例如苯酚类固化剂、硅橡胶和填料等的联苯系的热固性树脂用作密封部MR的材料。
密封部MR具有作为一个主面的上表面(正面)MRa、作为上表面MRa的相反的一侧的主面的下表面(背面、底面)MRb以及与上表面MRa和下表面MRb交叉的侧面MRc1、MRc2、MRc3、MRc4(参照图1和图5～图8)。即，密封部MR的外观被设为由上表面MRa、下表面MRb和侧面MRc1、MRc2、MRc3、MRc4包围的薄板状。此外，在俯视图中，密封部MR的各侧面MRc1、MRc2、MRc3、MRc4也能够视为密封部MR的边。
密封部MR的上表面MRa和下表面MRb的俯视形状形成为例如矩形形状，也能够使该矩形(俯视矩形)的角带有圆形部。另外，也能够将该矩形(俯视矩形)的4个角中的任意的角去掉。在将密封部MR的上表面MRa和下表面MRb的俯视形状设为矩形的情况下，密封部MR的与其厚度交叉的俯视形状(外形形状)为矩形(四边形)。在密封部MR的侧面MRc1、MRc2、MRc3、MRc4中，侧面MRc1与侧面MRc3相互对置，侧面MRc2与侧面MRc4相互对置，侧面MRc1与侧面MRc2、MRc4相互交叉，侧面MRc3与侧面MRc2、MRc4相互交叉。
多根引脚(引脚部)LD由导电体构成，优选的是，由铜(Cu)或者铜合金等金属材料构成。多根引脚LD各自的一部分被密封于密封部MR内，另一部分从密封部MR的侧面向密封部MR的外部突出。下面，将引脚LD中的位于密封部MR内的部分称为内引脚部，将引脚LD中的位于密封部MR外的部分称为外引脚部。
此外，本实施方式的半导体装置PKG是各引脚LD的一部分(外引脚部)从密封部MR的侧面突出的构造，下面，基于该构造来进行说明，但不限定于该构造，例如也能够采用各引脚LD几乎不从密封部MR的侧面突出、并且各引脚LD的一部分在密封部MR的下表面MRb露出的结构(QFN型的结构)等。
多根引脚LD由配置于密封部MR的侧面MRc1侧的多根引脚LD、配置于密封部MR的侧面MRc2侧的多根引脚LD、配置于密封部MR的侧面MRc3侧的多根引脚LD以及配置于密封部MR的侧面MRc4侧的多根引脚LD构成。
配置于密封部MR的侧面MRc1侧的多根引脚LD的各外引脚部从密封部MR的侧面MRc1向密封部MR外突出。另外，配置于密封部MR的侧面MRc2侧的多根引脚LD的各外引脚部从密封部MR的侧面MRc2向密封部MR外突出。另外，配置于密封部MR的侧面MRc3侧的多根引脚LD的各外引脚部从密封部MR的侧面MRc3向密封部MR外突出。另外，配置于密封部MR的侧面MRc4侧的多根引脚LD的各外引脚部从密封部MR的侧面MRc4向密封部MR外突出。
针对各引脚LD的外引脚部，以使外引脚部的端部附近的下表面与密封部MR的下表面MRb基本位于同一平面上的方式进行折弯加工。引脚LD的外引脚部作为半导体装置PKG的外部连接用端子部(外部端子)而发挥功能。
芯片焊盘(芯片搭载部、薄片)DP是搭载半导体芯片CP1和半导体芯片CP2的芯片搭载部。芯片焊盘DP的俯视形状形成为例如矩形形状。半导体芯片CP1和半导体芯片CP2在芯片焊盘DP上并排配置，密封部MR将芯片焊盘DP的一部分密封，多根引脚LD配置于芯片焊盘DP的周围。
芯片焊盘DP具有侧面MRc1侧的边(侧面)DP1、侧面MRc2侧的边(侧面)DP2、侧面MRc3侧的边(侧面)DP3以及侧面MRc4侧的边(侧面)DP4(参照图1、图3和图4)。芯片焊盘DP的边(侧面)DP1是沿着密封部MR的侧面MRc1的边(侧面)，芯片焊盘DP的边(侧面)DP2是沿着密封部MR的侧面MRc2的边(侧面)，芯片焊盘DP的边(侧面)DP3是沿着密封部MR的侧面MRc3的边(侧面)，芯片焊盘DP的边(侧面)DP4是沿着密封部MR的侧面MRc4的边(侧面)。
配置于密封部MR的侧面MRc1侧的多根引脚LD沿着芯片焊盘DP的边DP1配置(排列)，配置于密封部MR的侧面MRc2侧的多根引脚LD沿着芯片焊盘DP的边DP2配置(排列)。另外，配置于密封部MR的侧面MRc3侧的多根引脚LD沿着芯片焊盘DP的边DP3配置(排列)，配置于密封部MR的侧面MRc4侧的多根引脚LD沿着芯片焊盘DP的边DP4配置(排列)。
即，在芯片焊盘DP的边DP1与密封部MR的侧面MRc1之间，沿着密封部MR的侧面MRc1配置(排列)有多根引脚LD(的内引脚部)，在芯片焊盘DP的边DP2与密封部MR的侧面MRc2之间，沿着密封部MR的侧面MRc2配置(排列)有多根引脚LD(的内引脚部)。另外，在芯片焊盘DP的边DP3与密封部MR的侧面MRc3之间，沿着密封部MR的侧面MRc3配置(排列)有多根引脚LD(的内引脚部)，在芯片焊盘DP的边DP4与密封部MR的侧面MRc4之间，沿着密封部MR的侧面MRc4配置(排列)有多根引脚LD(的内引脚部)。
在密封部MR的下表面MRb，芯片焊盘DP的下表面(背面)露出。在密封部MR的上表面MRa，芯片焊盘DP未露出。
芯片焊盘DP由导电体构成，优选的是，由铜(Cu)或者铜合金等金属材料构成。构成半导体装置PKG的芯片焊盘DP和多根引脚LD如果由相同材料(相同金属材料)形成，则更加优选。由此，容易制作连结了芯片焊盘DP和多根引脚LD的引脚框架，使用引脚框架的半导体装置PKG的制造变得容易。
在构成芯片焊盘DP的俯视形状的矩形的四角，分别一体地形成有悬空引脚TL。各悬空引脚TL由与芯片焊盘DP相同的材料与芯片焊盘DP一体地形成。在芯片焊盘DP的外缘的四角分别一体地形成悬空引脚TL，各悬空引脚TL的与连接于芯片焊盘DP的一侧相反的一侧的端部在密封部MR内延伸，直至到达俯视矩形形状的密封部MR的四角(角部)侧面为止。悬空引脚TL的在形成密封部MR后从密封部MR突出的部分被切断，悬空引脚TL的由于切断而产生的剖切面(端面)在密封部MR的四角侧面露出。
将半导体芯片CP1以使其正面(主面、上表面)朝向上方且使其背面(下表面)朝向芯片焊盘DP的状态搭载于芯片焊盘DP的上表面(主面)上(参照图2、图3、图6、图7和图9)。另外，将半导体芯片CP2以使其正面(主面、上表面)朝向上方且使其背面(下表面)朝向芯片焊盘DP的状态搭载于芯片焊盘DP的上表面(主面)上(参照图2、图3、图6、图8和图9)。在芯片焊盘DP的上表面，搭载有半导体芯片CP1的区域与搭载有半导体芯片CP2的区域相互间隔开，因此，半导体芯片CP1与半导体芯片CP2在俯视图中相互间隔开。
即，半导体芯片CP1和半导体芯片CP2并排配置于芯片焊盘DP的上表面上。即，半导体芯片CP1与半导体芯片CP2并未相互堆叠，而是在芯片焊盘DP的上表面上相互间隔开地并排配置。芯片焊盘DP的俯视尺寸(俯视面积)比半导体芯片CP1、CP2的各俯视尺寸(俯视面积)大，在俯视图中，半导体芯片CP1和半导体芯片CP2包含于芯片焊盘DP的上表面，但半导体芯片CP1与半导体芯片CP2未重叠。
半导体芯片CP1的背面经由接合材料(接合材料层、粘接层)BD1粘接(接合)并固定于芯片焊盘DP的上表面，半导体芯片CP2的背面经由接合材料(接合材料层、粘接层)BD2粘接(接合)并固定于芯片焊盘DP的上表面(参照图6～图8)。半导体芯片CP1、CP2被密封于密封部MR内，不从密封部MR露出。
半导体芯片CP1在其背面(粘接到芯片焊盘DP的一侧的主面)形成有背面电极BE(参照图6和图7)。因此，用于粘接半导体芯片CP1的接合材料BD1具有导电性，经由该导电性的接合材料BD1，将半导体芯片CP1的背面电极BE接合并固定于芯片焊盘DP，并且电连接于芯片焊盘DP。因此，能够从芯片焊盘DP经由导电性的接合材料BD1向半导体芯片CP1的背面电极BE供给期望的电位。半导体芯片CP1的背面电极BE电连接于在半导体芯片CP1内形成的功率MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)(对应于后述的功率MOSFETQ1)的漏极。作为接合材料BD1，能够适当地使用例如银(Ag)膏等导电性膏型的接合材料(粘接材料)。另外，作为接合材料BD1用的导电性膏型接合材料，能够适当地使用热固型的接合材料，但在所制造的半导体装置PKG中，接合材料BD1已经固化。
在芯片焊盘DP的上表面中的搭载有半导体芯片CP1的区域中，形成有镀银(Ag)层GM。镀银层GM形成于芯片焊盘DP的上表面的一部分，在俯视图中，半导体芯片CP1包含于镀银层GM。半导体芯片CP1经由导电性的接合材料BD1搭载并接合于芯片焊盘DP的上表面的镀银层GM上。即，半导体芯片CP1的背面电极BE经由导电性的接合材料BD1接合并固定于芯片焊盘DP的上表面的镀银层GM，并且电连接于芯片焊盘DP的上表面的镀银层GM。因此，半导体芯片CP1的背面电极BE经由导电性的接合材料BD1和镀银层GM电连接于芯片焊盘DP。
镀银层GM也能够省略，在未设置镀银层GM的情况下，在由铜(Cu)或者铜(Cu)合金等构成的芯片焊盘DP上，经由接合材料BD1搭载半导体芯片CP1。然而，更加优选的是，在芯片焊盘DP的上表面的一部分设置镀银层GM，在该镀银层GM上经由接合材料BD1搭载半导体芯片CP1。如果在由铜(Cu)或者铜(Cu)合金等构成的芯片焊盘DP的上表面形成氧化物层，并在形成有该氧化物层的区域上经由接合材料BD1搭载半导体芯片CP1的话，则即使能够将半导体芯片CP1的背面电极BE与芯片焊盘DP之间电连接，它们之间的连接电阻也有可能变高。与此相对地，镀银层GM的正面与芯片焊盘DP的正面相比不易被氧化，因此如果在芯片焊盘DP的上表面设置镀银层GM，并在该镀银层GM上经由接合材料BD1搭载半导体芯片CP1，则能够以低电阻可靠地将半导体芯片CP1的背面电极BE与芯片焊盘DP之间电连接。
另一方面，在半导体芯片CP2的背面未形成背面电极(参照图6和图8)。用于粘接半导体芯片CP2的接合材料BD2不具有导电性，而具有绝缘性。即，接合材料BD2由绝缘性的接合材料构成。由此，芯片焊盘DP与半导体芯片CP2经由绝缘性的接合材料BD2而绝缘，从芯片焊盘DP经由导电性的接合材料BD1向半导体芯片CP1的背面电极BE供给的电位不被供给到半导体芯片CP2的背面。作为接合材料BD2，能够适当地使用绝缘性膏型的接合材料(粘接材料)。另外，作为接合材料BD2用的绝缘性膏型接合材料，能够适当地使用热固型的接合材料，但在所制造的半导体装置PKG中，接合材料BD2已经固化。
另外，在芯片焊盘DP的上表面中的搭载有半导体芯片CP2的区域中，未形成镀银层GM。因此，半导体芯片CP2经由绝缘性的接合材料BD2搭载并接合于未形成镀银层GM的区域的芯片焊盘DP的上表面上。
也能够在芯片焊盘DP的上表面，在搭载半导体芯片CP2的区域中也设置镀银层GM那样的镀银层，在该镀银层上经由接合材料BD2搭载半导体芯片CP2。然而，更加优选的是，在芯片焊盘DP的上表面，在搭载半导体芯片CP2的区域中不设置镀银层GM那样的镀银层，在未形成镀银层的区域的芯片焊盘DP的上表面上经由接合材料BD2搭载半导体芯片CP2。即，更加优选的是，在由铜或者铜合金构成的芯片焊盘DP的露出面上经由接合材料BD2搭载半导体芯片CP2。这是由于，密封部MR与芯片焊盘DP的密合性(密合强度)比镀银层GM与密封部MR的密合性(密合强度)高。关于不需要与芯片焊盘DP电连接的半导体芯片CP2，在其搭载区域中不设置镀银层GM，从而能够确保密封部MR与芯片焊盘DP的高密合性。另一方面，关于需要与芯片焊盘DP电连接的半导体芯片CP1，在其搭载区域中设置镀银层GM，从而能够提高半导体芯片CP1的背面电极BE与芯片焊盘DP之间的电连接的可靠性。
芯片焊盘DP也能够具有作为用于使在半导体芯片CP1中产生的热扩散的散热器的功能。在半导体芯片CP1中产生的热经由接合材料BD1传导到芯片焊盘DP，能够从自密封部MR露出的芯片焊盘DP的下表面(背面)扩散到半导体装置PKG的外部。介于半导体芯片CP1与芯片焊盘DP之间的接合材料BD1具有导电性，因此与介于半导体芯片CP2与芯片焊盘DP之间的绝缘性的接合材料BD2相比，热导率变高。介于半导体芯片CP1与芯片焊盘DP之间的接合材料BD1的热导率高，这在使在半导体芯片CP1中产生的热经由接合材料BD1和芯片焊盘DP扩散到半导体装置PKG的外部这方面，有利地发挥作用。
另一方面，半导体芯片CP2的发热量比半导体芯片CP1的发热量小。这是由于，如后面所述，半导体芯片CP1内置有流过大电流的功率晶体管，与此相对地，半导体芯片CP2未内置有这样的功率晶体管，与流过半导体芯片CP1的电流相比，流过半导体芯片CP2的电流小。因此，即使介于半导体芯片CP2与芯片焊盘DP之间的接合材料BD2具有绝缘性而导致热导率变低，也不易产生与半导体芯片CP2的发热相关联的问题。
半导体芯片CP1、CP2例如是在由单晶硅等构成的半导体基板(半导体晶圆)的主面形成各种半导体元件或者半导体集成电路之后，通过切割等将半导体基板分离成各半导体芯片而制造的。半导体芯片CP1、CP2的与其厚度交叉的俯视形状是矩形(四边形)。
半导体芯片CP1是IPD(Intelligent Power Device，智能功率器件)芯片。因此，虽然详情后述，但半导体芯片CP1具有功率晶体管(对应于后述的功率MOSFETQ1)以及控制该功率晶体管的控制电路(对应于后述的控制电路CLC)。半导体芯片CP2是微型计算机芯片。因此，半导体芯片CP2具有控制半导体芯片CP1(特别是，半导体芯片CP1的控制电路CLC)的电路，具有例如运算电路(CPU)、存储器电路等。半导体芯片CP2能够用作控制半导体芯片CP1的控制用芯片(控制用的半导体芯片)。即，半导体芯片CP2是用于控制半导体芯片CP1的半导体芯片。
半导体芯片CP1的俯视面积比半导体芯片CP2大，该俯视面积的差异是由于以下的理由。即，关于半导体芯片CP2，考虑半导体装置PKG整体的尺寸，希望使外形尺寸尽可能减小。与此相对地，半导体芯片CP1形成有功率晶体管，但在该功率晶体管中，希望尽可能降低在晶体管内产生的导通电阻。导通电阻的降低能够通过使构成功率晶体管的多个单位晶体管单元的沟道宽度变宽来实现。因此，半导体芯片CP1的外形尺寸变得比半导体芯片CP2的外形尺寸大。
在半导体芯片CP1的正面(主面、上表面)形成有多个焊盘电极(焊盘、键合焊盘、端子)P1(参照图2、图3、图6、图7和图9)。另外，在半导体芯片CP2的正面(主面、上表面)形成有多个焊盘电极(焊盘、键合焊盘、端子)P2(参照图2、图3、图6、图8和图9)。此外，下面有时也将“焊盘电极”简称为“焊盘”。
在这里，在半导体芯片CP1中，将相互位于相反的一侧的2个主面中的形成有多个焊盘电极P1的一侧的主面称为半导体芯片CP1的正面，将与该正面相反的一侧并且与芯片焊盘DP对置的一侧的主面称为半导体芯片CP1的背面。同样地，在半导体芯片CP2中，将相互位于相反的一侧的2个主面中的形成有多个焊盘电极P2的一侧的主面称为半导体芯片CP2的正面，将与该正面相反的一侧并且与芯片焊盘DP对置的一侧的主面称为半导体芯片CP2的背面。
半导体芯片CP1的正面具有矩形形状的俯视形状(参照图3和图9)。因此，半导体芯片CP1具有将半导体芯片CP1的正面与半导体芯片CP1的背面连结的4个侧面SM1、SM2、SM3、SM4。即，半导体芯片CP1具有作为一个主面的正面、作为与正面相反的一侧的主面的背面以及与正面和背面交叉的侧面SM1、SM2、SM3、SM4。在这里，在半导体芯片CP1中，侧面SM1与侧面SM3相互位于相反的一侧，侧面SM2与侧面SM4相互位于相反的一侧，侧面SM1与侧面SM3相互平行，侧面SM2与侧面SM4相互平行，侧面SM1与侧面SM2、SM4正交，侧面SM3与侧面SM2、SM4正交。此外，在俯视图中，半导体芯片CP1的各侧面SM1、SM2、SM3、SM4也能够视为半导体芯片CP1的边。
另外，半导体芯片CP2的正面具有矩形形状的俯视形状(参照图3和图9)。因此，半导体芯片CP2具有将半导体芯片CP2的正面与半导体芯片CP2的背面连结的4个侧面SM5、SM6、SM7、SM8。即，半导体芯片CP2具有作为一个主面的正面、作为与正面相反的一侧的主面的背面以及与正面和背面交叉的侧面SM5、SM6、SM7、SM8。在这里，在半导体芯片CP2中，侧面SM5与侧面SM7相互位于相反的一侧，侧面SM6与侧面SM8相互位于相反的一侧，侧面SM5与侧面SM7相互平行，侧面SM6与侧面SM8相互平行，侧面SM5与侧面SM6、SM8正交，侧面SM7与侧面SM6、SM8正交。此外，在俯视图中，半导体芯片CP2的各侧面SM5、SM6、SM7、SM8也能够视为半导体芯片CP2的边。
半导体芯片CP1和半导体芯片CP2以半导体芯片CP1的侧面SM3与半导体芯片CP2的侧面SM5对置的方式，搭载于芯片焊盘DP的上表面上(参照图3和图9)。半导体芯片CP1的侧面SM3与半导体芯片CP2的侧面SM5对置，但能够将半导体芯片CP1的侧面SM3与半导体芯片CP2的侧面SM5设为大致平行。
在半导体芯片CP1中，侧面SM1是沿着密封部MR的侧面MRc1、芯片焊盘DP的边DP1的侧面，侧面SM2是沿着密封部MR的侧面MRc2、芯片焊盘DP的边DP2的侧面。另外，在半导体芯片CP1中，侧面SM3是沿着密封部MR的侧面MRc3、芯片焊盘DP的边DP3的侧面，侧面SM4是沿着密封部MR的侧面MRc4、芯片焊盘DP的边DP4的侧面。另外，在半导体芯片CP2中，侧面SM5是沿着密封部MR的侧面MRc1、芯片焊盘DP的边DP1的侧面，侧面SM6是沿着密封部MR的侧面MRc2、芯片焊盘DP的边DP2的侧面。另外，在半导体芯片CP2中，侧面SM7是沿着密封部MR的侧面MRc3、芯片焊盘DP的边DP3的侧面，侧面SM8是沿着密封部MR的侧面MRc4、芯片焊盘DP的边DP4的侧面。
在芯片焊盘DP的上表面上，半导体芯片CP1、CP2中的半导体芯片CP1配置于靠近密封部MR的侧面MRc1的一侧，半导体芯片CP2配置于靠近密封部MR的侧面MRc3的一侧。即，在芯片焊盘DP的上表面上，半导体芯片CP1、CP2中的半导体芯片CP1配置于靠近芯片焊盘DP的边DP1的一侧，半导体芯片CP2配置于靠近芯片焊盘DP的边DP3的一侧。
在俯视图中，半导体芯片CP1的侧面SM1与配置于密封部MR的侧面MRc1侧的多根引脚LD的内引脚部对置，半导体芯片CP1的侧面SM2与配置于密封部MR的侧面MRc2侧的多根引脚LD的内引脚部对置。另外，半导体芯片CP1的侧面SM3与半导体芯片CP2的侧面SM5对置，半导体芯片CP1的侧面SM4与配置于密封部MR的侧面MRc4侧的多根引脚LD的内引脚部对置。另外，在俯视图中，半导体芯片CP2的侧面SM5与半导体芯片CP1的侧面SM3对置，半导体芯片CP2的侧面SM6与配置于密封部MR的侧面MRc2侧的多根引脚LD的内引脚部对置。另外，半导体芯片CP2的侧面SM7与配置于密封部MR的侧面MRc3侧的多根引脚LD的内引脚部对置，半导体芯片CP2的侧面SM8与配置于密封部MR的侧面MRc4侧的多根引脚LD的内引脚部对置。
半导体芯片CP1、CP2的多个焊盘电极P1、P2与多根引脚LD经由多根导线(键合线)BW而分别电连接，另外，半导体芯片CP1的多个焊盘电极P1与半导体芯片CP2的多个焊盘电极P2经由多根导线BW而分别电连接。
即，半导体芯片CP1的多个焊盘电极P1由经由导线BW与引脚LD电连接的焊盘电极P1以及经由导线BW与半导体芯片CP2的焊盘电极P2电连接的焊盘电极P1构成。另外，半导体芯片CP2的多个焊盘电极P2由经由导线BW与引脚LD电连接的焊盘电极P2以及经由导线BW与半导体芯片CP1的焊盘电极P1电连接的焊盘电极P2构成。另外，半导体装置PKG具有多根导线BW，上述多根导线BW由将半导体芯片CP1的焊盘电极P1与引脚LD电连接的导线BW、将半导体芯片CP2的焊盘电极P2与引脚LD电连接的导线BW以及将半导体芯片CP1的焊盘电极P1与半导体芯片CP2的焊盘电极P2电连接的导线BW构成。
此外，形成于半导体芯片CP1的正面的多个焊盘电极P1中的沿着侧面SM1配置的多个焊盘电极P1经由多根导线BW分别与配置于密封部MR的侧面MRc1侧的多根引脚LD电连接。另外，形成于半导体芯片CP1的正面的多个焊盘电极P1中的沿着侧面SM2配置的多个焊盘电极P1经由多根导线BW分别与配置于密封部MR的侧面MRc2侧的多根引脚LD电连接。另外，形成于半导体芯片CP1的正面的多个焊盘电极P1中的沿着侧面SM4配置的多个焊盘电极P1经由多根导线BW分别与配置于密封部MR的侧面MRc4侧的多根引脚LD电连接。另外，形成于半导体芯片CP2的正面的多个焊盘电极P2中的沿着侧面SM6配置的多个焊盘电极P2经由多根导线BW分别与配置于密封部MR的侧面MRc2侧的多根引脚LD电连接。另外，形成于半导体芯片CP2的正面的多个焊盘电极P2中的沿着侧面SM7配置的多个焊盘电极P2经由多根导线BW分别与配置于密封部MR的侧面MRc3侧的多根引脚LD电连接。另外，形成于半导体芯片CP2的正面的多个焊盘电极P2中的沿着侧面SM8配置的多个焊盘电极P2经由多根导线BW分别与配置于密封部MR的侧面MRc4侧的多根引脚LD电连接。另外，形成于半导体芯片CP1的正面的多个焊盘电极P1中的沿着侧面SM3配置的多个焊盘电极P1与形成于半导体芯片CP2的正面的多个焊盘电极P2中的沿着侧面SM5配置的多个焊盘电极P2经由多根导线BW而分别电连接。
另外，形成于半导体芯片CP1的正面的多个焊盘电极P1包括多个源极用焊盘电极P1S(参照图9)。在半导体芯片CP1的正面，源极用焊盘电极P1S沿着侧面SM1配置有多个，分别经由导线BW与配置于密封部MR的侧面MRc1侧的引脚LD电连接。因此，源极用焊盘电极P1S包括在经由导线BW与引脚LD电连接的焊盘电极P1中。源极用焊盘电极P1S是源极用的焊盘电极(焊盘、键合焊盘)，电连接于在半导体芯片CP1内形成的功率晶体管(对应于后述的功率MOSFETQ1)的源极。源极用焊盘电极P1S能够在半导体芯片CP1的正面，沿着侧面SM1配置多个，但也能够在一定程度上从侧面SM1间隔开地配置。
导线(键合线)BW是导电性的连接部件，更确定地说，是导电性的导线。导线BW由金属构成，因此也能够视为金属线(金属细线)。导线BW被密封于密封部MR内，不从密封部MR露出。在各引脚LD中，导线BW的连接部位是位于密封部MR内的内引脚部。
在半导体装置PKG具有的多根导线BW(对应于图2所示的导线BW)中，也能够将所有的导线BW设为相同粗细度(直径)。然而，在半导体装置PKG具有的多根导线BW(对应于图2所示的导线BW)中，如果使连接半导体芯片CP1的源极用焊盘电极P1S和引脚LD的导线BW的粗细度(直径)大于其他导线BW的粗细度(直径)，则更为优选。即，如果使半导体装置PKG具有的多根导线BW(对应于图2所示的导线BW)中的连接于源极用焊盘电极P1S的导线BW的粗细度(直径)大于连接于源极用焊盘电极P1S以外的焊盘电极P1、P2的导线BW的粗细度(直径)，则更为优选。其理由如下所述。
即，将半导体芯片CP1的源极用焊盘电极P1S与引脚LD连接的导线BW与其他导线BW相比，流过更大的电流，因此通过增大粗细度(直径)，能够降低电阻而减少损失。另一方面，关于将半导体芯片CP1的源极用焊盘电极P1S与引脚LD连接的导线BW以外的导线BW，由于不流过那么大的电流，因此通过减小导线BW的粗细度(直径)，能够减小与该导线BW连接的焊盘电极P1、P2的尺寸，对于半导体芯片CP1、CP2的小型化是有利的。如果举一个例子，则能够将连接于源极用焊盘电极P1S的导线BW的直径设为35μm左右，将连接于源极用焊盘电极P1S以外的焊盘电极P1、P2的导线BW的直径设为20μm左右。
作为导线BW，能够适当地使用金(Au)导线、铜(Cu)导线或者铝(Al)导线等。
另外，如上所述，也能够对于连接于源极用焊盘电极P1S的导线BW，增大粗细度(直径)并且使用铜导线，对于连接于源极用焊盘电极P1S以外的焊盘电极P1、P2的导线BW，减小粗细度(直径)并且使用金导线。即，在连接于源极用焊盘电极P1S的导线BW与连接于源极用焊盘电极P1S以外的焊盘电极P1、P2的导线BW之间，能够使材料不同，对于前者，使用直径大的铜(Cu)导线，对于后者，使用直径小的金(Au)导线。直径大的导线BW(即连接于源极用焊盘电极P1S的导线BW)使用铜(Cu)导线，从而能够抑制半导体装置PKG的制造成本。另外，直径小的导线BW(即连接于源极用焊盘电极P1S以外的焊盘电极P1、P2的导线BW)使用金(Au)导线，从而即使减小连接该导线BW的焊盘电极P1、P2的尺寸，也能够对小的焊盘电极P1、P2容易且可靠地连接导线BW。这是由于，与铜导线相比，金导线更容易连接到小的焊盘。由此，能够抑制制造成本，并且实现导线BW的连接可靠性的提高。
另外，在焊盘电极P1、P2的尺寸等方面，如果对焊盘电极P1、P2连接铜导线没有问题，则不仅连接于源极用焊盘电极P1S的导线BW，对于连接于源极用焊盘电极P1S以外的焊盘电极P1、P2的导线BW也能够使用铜(Cu)导线。即，关于半导体装置PKG具有的所有导线BW，也能够使用铜(Cu)导线。由此，能够进一步地抑制半导体装置PKG的制造成本。
<关于半导体装置的制造工序>
接下来，说明上述图1～图9所示的半导体装置PKG的制造工序。图10是示出上述图1～图9所示的半导体装置PKG的制造工序的工艺流程图。图11～图15是半导体装置PKG的制造工序中的剖视图。此外，在图11～图15中，示出了相当于上述图6的剖面。
为了制造半导体装置PKG，首先，准备引脚框架LF和半导体芯片CP1、CP2(图10的步骤S1)。
如图11所示，引脚框架LF一体地具有框架边框(未图示)、连结于框架边框的多根引脚LD以及经由多根悬空引脚TL连结于框架边框的芯片焊盘DP。
在步骤S1中，引脚框架LF的准备、半导体芯片CP1的准备以及半导体芯片CP2的准备既可以按任意的顺序进行，另外也可以同时进行。
接下来，如图12所示，进行半导体芯片CP1、CP2的芯片键合工序，将半导体芯片CP1经由导电性的接合材料BD1搭载并接合到引脚框架的芯片焊盘DP上，并且，将半导体芯片CP2经由绝缘性的接合材料BD2搭载并接合到引脚框架的芯片焊盘DP上(图10的步骤S2)。在半导体芯片CP1的背面，形成有背面电极BE，因此在步骤S2中，将半导体芯片CP1的背面电极BE经由导电性的接合材料BD1接合到芯片焊盘DP。关于步骤S2，在后面更详细地说明。
在进行步骤S2的芯片键合工序之后，如图13所示，进行引线键合工序(图10的步骤S3)。
在该步骤S3中，经由多根导线BW将半导体芯片CP1的多个焊盘电极P1与引脚框架LF的多根引脚LD之间、半导体芯片CP2的多个焊盘电极P2与引脚框架LF的多根引脚LD之间以及半导体芯片CP1的多个焊盘电极P1与半导体芯片CP2的多个焊盘电极P2之间分别电连接。
如上所述，在使连接半导体芯片CP1的源极用焊盘电极P1S和引脚LD的导线BW的粗细度(直径)大于其他导线BW的粗细度(直径)的情况下，在步骤S3中，优选按两阶段进行引线键合工序。即，首先，作为第1阶段，进行使用直径大的导线BW的引线键合，之后，作为第2阶段，进行使用直径小的导线BW的引线键合。
具体地说，首先，作为第1阶段，进行对于上述图10所示的导线BW的引线键合。由此，经由直径大的导线BW将半导体芯片CP1的多个源极用焊盘电极P1S与多根引脚LD之间分别电连接。其后，进行对于上述图11所示的导线BW的引线键合。由此，经由直径小的导线BW，将源极用焊盘电极P1S以外的半导体芯片CP1的多个焊盘电极P1与多根引脚LD之间、半导体芯片CP2的多个焊盘电极P2与多根引脚LD之间以及半导体芯片CP1的多个焊盘电极P1与半导体芯片CP2的多个焊盘电极P2之间分别电连接。
与直径大的导线相比，直径小的导线更容易变形。因此，在步骤S3中，先进行使用直径大的导线BW的引线键合以后，其后进行使用直径小的导线BW的引线键合，从而在步骤S3的引线键合工序中能够降低导线BW变形的可能性。
接下来，通过塑模工序(树脂成型工序)进行树脂密封，如图14所示，通过密封部MR密封半导体芯片CP1、CP2以及连接于它的多根导线BW(图10的步骤S4)。通过该步骤S4的塑模工序，形成将半导体芯片CP1、CP2、芯片焊盘DP、多根引脚LD的内引脚部、多根导线BW及悬空引脚TL密封的密封部MR。
接下来，根据需要对从密封部MR露出的引脚LD的外引脚部实施镀敷处理，之后，在密封部MR的外部，将引脚LD和悬空引脚TL在预定的位置处切断而从引脚框架LF的框架边框分离(图10的步骤S5)。
接下来，如图15所示，对从密封部MR突出的引脚LD的外引脚部进行折弯加工(引脚加工、引脚成型)(图10的步骤S6)。
通过这样，制造上述图1～图9所示的半导体装置PKG。
<关于芯片键合工序>
参照附图，说明上述步骤S2的芯片键合工序的详情。图16～图19是示出上述图10的工艺流程中的、步骤S2的芯片键合工序的详情的工艺流程图。另外，图20～图30是半导体装置PKG的制造工序中的俯视图或者剖视图。图20～图30中的图20、图21、图23、图25、图27、图29和图30是俯视图，图22、图24、图26和图28示出了相当于上述图6的剖面。此外，图20的A1-A1线的剖视图对应于上述图11，图21的A1-A1线的剖视图对应于图22，图23的A1-A1线的剖视图对应于图24，图25的A1-A1线的剖视图对应于图26，图27的A1-A1线的剖视图对应于图28。
图20示出了进行步骤S2的芯片键合工序之前的阶段的引脚框架LF的俯视图，示出了从那里取得1个半导体装置PKG的区域的俯视图。图21、图23、图25、图27、图29和图30示出了与图20相同的俯视区域。
具体地说，步骤S2能够如图16所示那样进行。
即，首先，如图21和图22所示，对芯片焊盘DP的上表面的半导体芯片CP2搭载预定区域供给绝缘性的接合材料BD2(图16的步骤S2a)。
然后，如图23和图24所示，在芯片焊盘DP的上表面上经由接合材料BD2搭载半导体芯片CP2(图16的步骤S2b)。
接合材料BD2优选由绝缘性膏型的接合材料(粘接材料)构成。在步骤S2a、S2b中，接合材料BD2尚未固化，是具有粘性的膏状。
如果作为接合材料BD2使用含有绝缘性间隔物(绝缘性粒子、绝缘性间隔物粒子)的绝缘性膏型的接合材料(粘接材料)，则更为优选。接合材料BD2中包括的绝缘性间隔物介于半导体芯片CP2与芯片焊盘DP之间，从而能够确保半导体芯片CP2与芯片焊盘DP之间的间隔。即，半导体芯片CP2与芯片焊盘DP之间的间隔是与接合材料BD2中包括的绝缘性间隔物的大小(直径)相同的程度。由此，能够防止介于半导体芯片CP2与芯片焊盘DP之间的接合材料BD2的厚度变薄，能够使期望的厚度的接合材料BD2介于半导体芯片CP2与芯片焊盘DP之间。因此，能够防止介于半导体芯片CP2与芯片焊盘DP之间的接合材料BD2的厚度变薄而半导体芯片CP2与芯片焊盘DP之间的耐压降低。
接合材料BD2中包括的绝缘性间隔物由例如甲基丙烯酸酯共聚物等构成，其大小(平均粒径)能够设为例如10～40μm左右。由此，介于半导体芯片CP2与芯片焊盘DP之间的接合材料BD2的厚度能够设为例如10～40μm左右。
然后，如图25和图26所示，对芯片焊盘DP的上表面的半导体芯片CP1搭载预定区域供给导电性的接合材料BD1(图16的步骤S2c)。
然后，如图27和图28所示，在芯片焊盘DP的上表面上经由接合材料BD1搭载半导体芯片CP1(图16的步骤S2d)。
优选的是，接合材料BD1由银(Ag)膏等导电性膏型的接合材料(粘接材料)构成。在步骤S2c、S2d中，接合材料BD1尚未固化，是具有粘性的膏状。
如果作为接合材料BD1而使用含有绝缘性间隔物(绝缘性粒子、绝缘性间隔物粒子)的导电性膏型的接合材料(粘接材料)，则更为优选。接合材料BD1中包括的绝缘性间隔物介于半导体芯片CP1与芯片焊盘DP之间，从而能够确保半导体芯片CP1与芯片焊盘DP之间的间隔。即，半导体芯片CP1与芯片焊盘DP之间的间隔是与接合材料BD1中包括的绝缘性间隔物的大小(直径)相同的程度。由此，能够防止介于半导体芯片CP1与芯片焊盘DP之间的接合材料BD1的厚度变薄，能够使期望的厚度的接合材料BD1介于半导体芯片CP1与芯片焊盘DP之间。如果介于半导体芯片CP1与芯片焊盘DP之间的接合材料BD1的厚度变薄，则存在容易在半导体芯片CP2与芯片焊盘DP之间的接合材料BD1中产生由热应力等引起的裂纹的担忧，但通过使绝缘性间隔物介于接合材料BD1中，能够消除这样的担忧。
接合材料BD1中包括的绝缘性间隔物的大小(平均粒径)能够设为例如10～20μm左右。由此，介于半导体芯片CP1与芯片焊盘DP之间的接合材料BD1的厚度能够设为例如10～20μm左右。
其后，进行热处理(烧固处理)，使接合材料BD1和接合材料BD2固化(图16的步骤S2e)。如果预先将在步骤S2a中供给的接合材料BD2和在步骤S2c中供给的接合材料BD1都设为热固型的接合材料，则能够通过在步骤S2e中进行热处理来使接合材料BD1、BD2固化。
由此，将半导体芯片CP1经由接合材料BD1搭载并固定于引脚框架的芯片焊盘DP上，将半导体芯片CP2经由接合材料BD2搭载并固定于引脚框架的芯片焊盘DP上。
通过这样，能够进行步骤S2的芯片键合工序。
步骤S2也能够如图17所示那样进行。
即，首先，如图21和图22所示，对芯片焊盘DP的上表面的半导体芯片CP2搭载预定区域供给绝缘性的接合材料BD2(图17的步骤S2a)。关于接合材料BD2的材料，与在图21～图24的情况下说明的相同。
然后，如图23和图24所示，在芯片焊盘DP的上表面上经由接合材料BD2搭载半导体芯片CP2(图17的步骤S2b)。
然后，进行热处理(烧固处理)，使接合材料BD2固化(图17的步骤S2e1)。如果预先将在步骤S2a中供给的接合材料BD2设为热固型的接合材料，则能够通过在步骤S2e1中进行热处理来使接合材料BD2固化。
由此，将半导体芯片CP2经由接合材料BD2搭载并固定于引脚框架的芯片焊盘DP上。
然后，如图25和图26所示，对芯片焊盘DP的上表面的半导体芯片CP1搭载预定区域供给导电性的接合材料BD1(图16的步骤S2c)。关于接合材料BD1的材料，与在图25～图28的情况下说明的相同。
然后，如图27和图28所示，在芯片焊盘DP的上表面上经由接合材料BD1搭载半导体芯片CP1(图17的步骤S2d)。
其后，进行热处理(烧固处理)，使接合材料BD1固化(图17的步骤S2e2)。如果预先将在步骤S2c中供给的接合材料BD1设为热固型的接合材料，则能够通过在步骤S2e2中进行热处理来使接合材料BD1固化。
由此，将半导体芯片CP1经由接合材料BD1搭载并固定于引脚框架的芯片焊盘DP上。
通过这样，能够进行步骤S2的芯片键合工序。
在图21和图22中，图示出在步骤S2a中从喷嘴(接合材料BD2供给用的喷嘴)将接合材料BD2供给到芯片焊盘DP上的情况，在图25和图26中，图示出在步骤S2c中从喷嘴(接合材料BD1供给用的喷嘴)将接合材料BD1供给到芯片焊盘DP上的情况。作为其他方式，在步骤S2a中，也能够通过印刷法将接合材料BD2供给(印刷)到芯片焊盘DP上，在图29中示出了该情况。另外，在步骤S2c中，也能够通过印刷法将接合材料BD1供给(印刷)到芯片焊盘DP上，在图30中示出了该情况。
此外，图21和图29是俯视图，但为了容易观察附图，对供给到芯片焊盘DP上的接合材料BD2附加阴影线，另外，图25和图30也是俯视图，但为了容易观察附图，对供给到芯片焊盘DP上的接合材料BD1附加阴影线。另外，在图21和图29中，用虚线表示在步骤S2b中搭载半导体芯片CP2的位置(半导体芯片CP2的搭载预定位置)。另外，在图25和图30中，用虚线表示在步骤S2d中搭载半导体芯片CP1的位置(半导体芯片CP1的搭载预定位置)。
图16的工艺流程与图17的工艺流程不同之处在于，在图16的工艺流程的情况下，在相同工序(相同热处理工序)中进行接合材料BD1的固化和接合材料BD2的固化，与此相对地，在图17工艺流程的情况下，在不同工序中进行接合材料BD1的固化和接合材料BD2的固化。即，在图16的工艺流程的情况下，通过步骤S2e的热处理来进行接合材料BD1的固化和接合材料BD2的固化，另一方面，在图17工艺流程的情况下，通过步骤S2e2的热处理来进行接合材料BD1的固化，通过步骤S2e1的热处理来进行接合材料BD2的固化。
图16的工艺流程与图17的工艺流程之间的共同之处在于，先进行步骤S2a、S2b而在芯片焊盘DP的上表面上经由接合材料BD2搭载半导体芯片CP2之后，进行步骤S2c、S2d而在芯片焊盘DP的上表面上经由接合材料BD1搭载半导体芯片CP1。
图18对应于在图16的工艺流程中将步骤S2a、S2b与步骤S2c、S2d的顺序进行调换而先进行步骤S2c和步骤S2d之后进行步骤S2a和步骤S2b的情况。另外，图19对应于在图17的工艺流程中将步骤S2a、S2b、S2e1与步骤S2c、S2d，S2e2的顺序进行调换而先进行步骤S2c、步骤S2d和步骤S2e2之后进行步骤S2a、步骤S2b和步骤S2e1的情况。
作为步骤S2的芯片键合工序，还能够使用图16的工艺流程、图17的工艺流程、图18的工艺流程和图19的工艺流程中的任一工艺流程。
然而，作为步骤S2的芯片键合工序，优选的是，不采用图18的工艺流程、图19的工艺流程而采用图16的工艺流程和图17的工艺流程中的某一方。即，优选按照图16的工艺流程或者图17的工艺流程所示的顺序进行各步骤，因此，优选先进行步骤S2a和步骤S2b之后进行步骤S2c和步骤S2d。其理由如下所述。
即，半导体芯片CP1具有背面电极BE，需要将该背面电极BE电连接到芯片焊盘DP。另一方面，半导体芯片CP2不具有背面电极，需要不电连接到芯片焊盘DP而使其电绝缘。因此，半导体芯片CP1用的芯片键合材料(在这里，接合材料BD1)具有导电性，半导体芯片CP2用的芯片键合材料(在这里，接合材料BD2)具有绝缘性。然而，如果具有导电性的芯片键合材料(在这里，接合材料BD1)的一部分附着于芯片焊盘DP中的半导体芯片CP2搭载预定区域，并在其上搭载了半导体芯片CP2，则阻碍半导体芯片CP2与芯片焊盘DP之间的绝缘，半导体芯片CP2与芯片焊盘DP之间有可能电连接(短路)。在半导体芯片CP2与芯片焊盘DP之间电连接(短路)了的情况下，在制造后的检查工序中要除去产生这样的现象的半导体装置，因此使半导体装置的制造成品率降低，导致半导体装置的制造成本的增加。因此，需要尽可能防止在芯片焊盘DP中的半导体芯片CP2搭载预定区域附着具有导电性的芯片键合材料(在这里，接合材料BD1)。
与此相对地，在图16的工艺流程的情况、图17的工艺流程的情况下，先进行步骤S2a和步骤S2b而将半导体芯片CP2经由绝缘性的接合材料BD2搭载到芯片焊盘DP的上表面上之后，进行步骤S2c和步骤S2d而将半导体芯片CP1经由导电性的接合材料BD1搭载到芯片焊盘DP的上表面上。因此，在已经在芯片焊盘DP的上表面上经由绝缘性的接合材料BD2搭载有半导体芯片CP2的状态下，在步骤S2c中将导电性的芯片键合材料(在这里，接合材料BD1)供给到芯片焊盘DP的上表面上。因此，容易防止在芯片焊盘DP中的半导体芯片CP2搭载预定区域附着具有导电性的芯片键合材料(在这里，接合材料BD1)，因此，容易防止半导体芯片CP2与芯片焊盘DP之间经由导电性的芯片键合材料而电连接(短路)。因此，能够提高半导体装置的制造成品率，并且能够降低半导体装置的制造成本。因此，步骤S2的芯片键合工序优选按照图16的工艺流程或者图17的工艺流程所示的顺序进行各步骤，即，优选先进行步骤S2a和步骤S2b之后进行步骤S2c和步骤S2d。
另外，由于需要使半导体芯片CP1的背面电极BE经由导电性的接合材料BD1电连接到芯片焊盘DP，因此重要的是使经由导电性的接合材料BD1的半导体芯片CP1与芯片焊盘DP的接合状态良好。然而，如果在将接合材料BD1供给到芯片焊盘DP上之后，并且在进行接合材料BD1的固化工序之前，接合材料BD1中的溶剂挥发，则接合材料BD1的接合性有可能降低。因此，优选使在将接合材料BD1供给到芯片焊盘DP上之后直至进行接合材料BD1的固化工序为止所需的时间在一定程度上缩短，由此，能够抑制或者防止在进行接合材料BD1的固化工序之前接合材料BD1中的溶剂挥发。根据该观点，也优选图16的工艺流程和图17的工艺流程。
即，与图18的工艺流程和图19的工艺流程相比，图16的工艺流程和图17的工艺流程能够缩短从半导体芯片CP1的搭载工序(步骤S2d)至接合材料BD1的固化工序(步骤S2e、S2e2)之间的时间。图16的工艺流程和图17的工艺流程能够抑制或者防止在步骤S2c中将接合材料BD1供给到芯片焊盘DP上之后并且在接合材料BD1的固化工序(步骤S2e、S2e2)之前接合材料BD1中的溶剂挥发，因此能够抑制或者防止由于接合材料BD1中的溶剂挥发所导致的接合材料BD1的接合性的降低。因此，能够提高接合材料BD1的接合性，使经由导电性的接合材料BD1的半导体芯片CP1与芯片焊盘DP的接合状态良好。
这样，与图18的工艺流程和图19的工艺流程相比，优选图16的工艺流程和图17的工艺流程。
另外，如果对图16的工艺流程与图17的工艺流程进行比较，图16的工艺流程具有如下优点。
即，在图17的工艺流程的情况下，分别进行接合材料BD2的固化工序(步骤S2e1)和接合材料BD1的固化工序(步骤S2e2)，但在图16的工艺流程的情况下，在同一工序(步骤S2e)中进行接合材料BD2的固化工序和接合材料BD1的固化工序。因此，与图17的工艺流程相比，图16的工艺流程更能够降低半导体装置PKG的制造工序数。因此，能够抑制半导体装置PKG的制造成本。另外，能够提高半导体装置PKG的生产量。
另外，如果对图16的工艺流程与图17的工艺流程进行比较，图17的工艺流程具有如下优点。
即，图16的工艺流程在步骤S2e中使接合材料BD1和接合材料BD2这两者固化，因此用于使接合材料BD1固化的热处理温度与用于使接合材料BD2固化的热处理温度相同。与此相对地，图17的工艺流程分别进行接合材料BD2的固化工序(步骤S2e1)和接合材料BD1的固化工序(步骤S2e2)，因此能够使得用于使接合材料BD1固化的热处理温度(步骤S2e2的热处理温度)与用于使接合材料BD2固化的热处理温度(步骤S2e1的热处理温度)不同。因此，在图17的工艺流程的情况下，能够在步骤S2e1中以对于使接合材料BD2固化而言最佳的热处理温度使接合材料BD2固化，并且能够在步骤S2e2中以对于使接合材料BD1固化而言最佳的热处理温度使接合材料BD1固化。
<关于半导体装置的电路结构>
接下来，参照图31，说明半导体装置PKG的电路结构。图31是半导体装置PKG的电路图(电路框图)。
如上所述，本实施方式的半导体装置PKG内置有半导体芯片CP1、CP2。在半导体芯片CP1内，形成有作为功率晶体管的功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)Q1、用于检测流过功率MOSFETQ1的电流的感测MOSFETQ2以及控制电路CLC。功率MOSFETQ1能够作为开关用的功率晶体管而发挥功能。
此外，在本申请中，在提及MOSFET时，不仅包括将氧化膜(氧化硅膜)用作栅极绝缘膜的MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型场效应晶体管)，还包括将氧化膜(氧化硅膜)以外的绝缘膜用作栅极绝缘膜的MISFET。
控制电路CLC包括驱动功率MOSFETQ1和感测MOSFETQ2的驱动器电路(驱动电路)。因此，控制电路CLC能够根据从半导体芯片CP1的外部供给到控制电路CLC的信号，控制功率MOSFETQ1的栅极(对应于后述的栅极电极8)的电位，并控制功率MOSFETQ1的动作。即，功率MOSFETQ1的栅极连接于控制电路CLC，从控制电路CLC向功率MOSFETQ1的栅极供给导通信号(将功率MOSFETQ1设为导通状态的栅极电压)，从而能够将功率MOSFETQ1设为导通状态。
当通过从控制电路CLC向功率MOSFETQ1的栅极供给导通信号而功率MOSFETQ1变成导通状态时，将电源BAT的电压从功率MOSFETQ1输出而供给到负载LOD。当从控制电路CLC向功率MOSFETQ1的栅极供给截止信号(或者停止导通信号的供给)而功率MOSFETQ1变成截止状态时，停止从电源BAT向负载LOD的电压的供给。这样的半导体芯片CP1的功率MOSFETQ1的导通/截止的控制通过半导体芯片CP1的控制电路CLC来进行。
这样，半导体装置PKG能够作为切换从电源BAT向负载LOD的电压的施加的开/关的开关用的半导体装置而发挥功能。另外，半导体芯片CP1的功率MOSFETQ1能够作为开关元件而发挥功能。另外，由于将功率MOSFETQ1的输出供给到负载LOD，因此功率MOSFETQ1也能够视为输出电路。另外，作为负载LOD，能够应用期望经由开关用的半导体装置PKG连接到电源BAT的任意的电子装置或者电子构件。例如，能够将马达、灯或者加热器等用作负载LOD。
另外，在半导体装置PKG的半导体芯片CP1内，设置有电流检测用的感测MOSFETQ2。通过感测MOSFETQ2来检测流过功率MOSFETQ1的电流，根据流过感测MOSFETQ2的电流来控制功率MOSFETQ1。例如，在根据流过感测MOSFETQ2的电流而判断(检测)为在功率MOSFETQ1中流过过量的电流(预定值以上的电流)时，控制电路CLC控制功率MOSFETQ1的栅极电压，将功率MOSFETQ1的电流限制为预定值以下，或者使功率MOSFETQ1强制性地截止。由此，能够防止在功率MOSFETQ1中流过过量的电流，能够保护半导体装置PKG和使用它的电子装置。
感测MOSFETQ2的漏极和栅极与功率MOSFETQ1共用。即，形成于半导体芯片CP1内的功率MOSFETQ1的漏极和感测MOSFETQ2的漏极都电连接于半导体芯片CP1的上述背面电极BE，因此相互电连接。因此，半导体芯片CP1的上述背面电极BE是功率MOSFETQ1和感测MOSFETQ2的漏极用的背面电极。
连接了功率MOSFETQ1和感测MOSFETQ2的漏极的半导体芯片CP1的背面电极BE连接于半导体装置PKG的端子TE1。上述芯片焊盘DP对应于该端子TE1。从半导体装置PKG的端子TE1(即芯片焊盘DP)经由上述接合材料BD1和半导体芯片CP1的背面电极BE向感测MOSFETQ2的漏极和功率MOSFETQ1的漏极供给相同电位。端子TE1(芯片焊盘DP)与配置于半导体装置PKG的外部的电源(蓄电池)BAT连接，因此将电源BAT的电压从半导体装置PKG的端子TE1(即芯片焊盘DP)经由上述接合材料BD1和半导体芯片CP1的背面电极BE供给到功率MOSFETQ1的漏极和感测MOSFETQ2的漏极。
另外，感测MOSFETQ2和功率MOSFETQ1将栅极彼此电连接来共用，该共用栅极连接于控制电路CLC，从控制电路CLC对感测MOSFETQ2的栅极和功率MOSFETQ1的栅极输入相同的栅极信号(栅极电压)。具体地说，形成于半导体芯片CP1内的感测MOSFETQ2的栅极(栅极电极)和功率MOSFETQ1的栅极(栅极电极)经由半导体芯片CP1的内部布线，电连接于半导体芯片CP1内的控制电路CLC。
另一方面，感测MOSFETQ2的源极与功率MOSFETQ1的源极不是共用的，功率MOSFETQ1的源极与感测MOSFETQ2的源极之间未短路。
功率MOSFETQ1的源极连接于半导体装置PKG的端子TE2，在该端子TE2处，连接到配置于半导体装置PKG的外部的负载LOD。即，功率MOSFETQ1的源极连接于负载LOD。半导体装置PKG具有的多根引脚LD中的经由导线BW与半导体芯片CP1的源极用焊盘电极P1S电连接的引脚LD对应于该端子TE2。具体地说，形成于半导体芯片CP1内的功率MOSFETQ1的源极经由半导体芯片CP1的内部布线电连接于半导体芯片CP1的源极用焊盘电极P1S，该源极用焊盘电极P1S经由导线BW电连接于端子TE2(引脚LD)，在该端子TE2(引脚LD)连接有负载LOD。因此，当通过从控制电路CLC向功率MOSFETQ1的栅极供给导通信号而功率MOSFETQ1变成导通状态(接通状态)时，将电源BAT的电压经由导通状态的功率MOSFETQ1供给到负载LOD。
另一方面，感测MOSFETQ2的源极连接于控制电路CLC。具体地说，形成于半导体芯片CP1内的感测MOSFETQ2的源极经由半导体芯片CP1的内部布线，电连接于半导体芯片CP1内的控制电路CLC。
此外，在图31中，标号D1表示功率MOSFETQ1的漏极，标号S1表示功率MOSFETQ1的源极，标号D2表示感测MOSFETQ2的漏极，标号S2表示感测MOSFETQ2的源极。
感测MOSFETQ2与功率MOSFETQ1一起形成于半导体芯片CP1内，该感测MOSFETQ2形成为在半导体芯片CP1内与功率MOSFETQ1构成电流镜电路，具备例如功率MOSFETQ1的1/20000的尺寸。该尺寸比能够根据需要进行变更。
另外，形成于半导体芯片CP1内的控制电路CLC经由半导体芯片CP1的内部布线电连接于半导体芯片CP1的多个焊盘电极P1中的某些焊盘电极P1。半导体芯片CP1的多个焊盘电极P1包括输入用的焊盘电极、输出用的焊盘电极和接地用的焊盘电极，从这些焊盘电极P1对控制电路CLC输入或者供给信号(输入信号)、接地电位，另外，将从控制电路CLC输出的信号(输出信号)从这些焊盘电极P1输出。
半导体芯片CP1的各焊盘电极P1经由导线BW与引脚LD或者半导体芯片CP2的焊盘电极P2电连接。即，在半导体芯片CP1的焊盘电极P1中，存在经由导线BW与引脚LD电连接的焊盘电极P1以及经由导线BW与半导体芯片CP2的焊盘电极P2电连接的焊盘电极P1。
半导体芯片CP2是微型计算机芯片(控制用芯片)，能够作为控制半导体芯片CP1的动作的控制用的半导体芯片而发挥功能。
在图31中，虽然未示出半导体芯片CP2内的电路，但实际上，在半导体芯片CP2内，形成有控制半导体芯片CP1(半导体芯片CP1内的电路)的电路。即，在半导体芯片CP2内形成有控制形成于半导体芯片CP1内的控制电路CLC的电路。
半导体芯片CP2的内部电路经由半导体芯片CP2的内部布线电连接于半导体芯片CP2的多个焊盘电极P2。半导体芯片CP2的各焊盘电极P2经由导线BW电连接于引脚LD或者半导体芯片CP1的焊盘电极P1。即，在半导体芯片CP2的焊盘电极P2中，存在经由导线BW与引脚LD电连接的焊盘电极P2以及经由导线BW与半导体芯片CP1的焊盘电极P1电连接的焊盘电极P2。
经由导线BW连接于半导体芯片CP2的多根引脚LD包括输入用的引脚、输出用的引脚和接地用的引脚，从这些引脚LD向半导体芯片CP2的内部电路输入或者供给信号(输入信号)、接地电位，另外，将从半导体芯片CP2的内部电路输出的信号(输出信号)从这些引脚LD输出。
经由导线BW连接于半导体芯片CP2的多根引脚LD中的某一根经由调节器REG与配置于半导体装置PKG的外部的电源BAT连接。将电源BAT的电压通过调节器REG变换成适合作为半导体芯片CP2的电源电压的电压之后，供给到连接了调节器REG的引脚LD，并经由连接于该引脚LD的导线BW供给到半导体芯片CP2。
半导体芯片CP2的多个焊盘电极P2中的某些焊盘电极P2分别经由导线BW与半导体芯片CP1的多个焊盘电极P1中的某些焊盘电极P1电连接。能够将半导体芯片CP2的内部电路经由半导体芯片CP2的焊盘电极P2、导线BW(将焊盘电极P1、P2之间连接的导线BW)和半导体芯片CP1的焊盘电极P1电连接于半导体芯片CP1的内部电路(例如控制电路CLC)。
另外，也能够在半导体装置PKG的外部将电连接于半导体芯片CP2的引脚LD与电连接于半导体芯片CP1的引脚LD电连接。例如，将半导体装置PKG安装于布线基板(安装基板)，在该布线基板，能够经由该布线基板的布线等将电连接于半导体芯片CP2的引脚LD与电连接于半导体芯片CP1的引脚LD电连接。由此，也能够将半导体芯片CP2的内部电路经由半导体装置PKG的外部的布线(例如安装有半导体装置PKG的布线基板的布线)等电连接于半导体芯片CP1的内部电路(例如控制电路CLC)。
在这里，半导体芯片CP1的内部电路对应于在半导体芯片CP1内形成的电路，半导体芯片CP2的内部电路对应于在半导体芯片CP2内形成的电路。半导体芯片CP1的内部布线对应于在半导体芯片CP1内形成的布线，半导体芯片CP2的内部布线对应于在半导体芯片CP2内形成的布线。
<关于半导体芯片的构造>
接下来，说明半导体芯片CP1的构造。
图32是半导体芯片CP1的要部剖视图，示出了在半导体芯片CP1中形成有构成上述功率MOSFETQ1的晶体管的区域(功率MOSFET形成区域)的要部剖视图。
在这里，在半导体芯片CP1中，将形成有构成上述功率MOSFETQ1的晶体管的区域(俯视区域)称为功率MOSFET形成区域。另外，在半导体芯片CP1中，将形成有构成上述感测MOSFETQ2的晶体管的区域(俯视区域)称为感测MOSFET形成区域。另外，在半导体芯片CP1中，将形成有上述控制电路CLC的区域(俯视区域)称为控制电路形成区域。半导体芯片CP1、CP2以半导体芯片CP1的控制电路形成区域比半导体芯片CP1的功率MOSFET形成区域更靠近半导体芯片CP2的方式，并排配置于上述芯片焊盘DP上。
在半导体芯片CP1中，关于形成有构成上述功率MOSFETQ1的晶体管的区域(功率MOSFET形成区域)的构造，参照图32进行说明。此外，图32图示出功率MOSFET形成区域的剖面构造，感测MOSFET形成区域的剖面构造也与图32的构造基本相同，但在感测MOSFET形成区域中，后述的源极布线M2S被保护膜13覆盖，未露出。
上述功率MOSFETQ1形成于构成半导体芯片CP1的半导体基板1的主面。
如图32所示，构成半导体芯片CP1的半导体基板1由导入了例如砷(As)等n型的杂质的n型的单晶硅等构成。作为半导体基板1，也能够使用在由n型的单晶硅基板构成的基板主体上形成由杂质浓度比它低的n-型的单晶硅构成的外延层(半导体层)而成的半导体基板(所谓的外延晶圆)。
在半导体基板1的主面，形成有由例如氧化硅等构成的场绝缘膜(未图示)。
在功率MOSFET形成区域中，在被场绝缘膜包围的活性区域形成有构成功率MOSFETQ1的多个单位晶体管单元，功率MOSFETQ1通过将设置于功率MOSFET形成区域的这些多个单位晶体管单元并联连接而形成。另外，在感测MOSFET形成区域中，在被场绝缘膜包围的活性区域形成有构成感测MOSFETQ2的多个单位晶体管单元，感测MOSFETQ2通过将设置于感测MOSFET形成区域的这些多个单位晶体管单元并联连接而形成。
形成于功率MOSFET形成区域的各个单位晶体管单元和形成于感测MOSFET形成区域的各个单位晶体管单元基本具有相同的构造(结构)，但功率MOSFET形成区域与感测MOSFET形成区域的面积不同，感测MOSFET形成区域的面积比功率MOSFET形成区域的面积小。因此，单位晶体管单元的连接数量在功率MOSFETQ1与感测MOSFETQ2不同，构成感测MOSFETQ2的并联连接的单位晶体管单元的数量比构成功率MOSFETQ1的并联连接的单位晶体管单元的数量少。因此，如果在感测MOSFETQ2与功率MOSFETQ1源极电位相同，则在感测MOSFETQ2中流过比功率MOSFETQ1中流过的电流小的电流。功率MOSFET形成区域和感测MOSFET形成区域的各单位晶体管单元由例如沟槽栅极构造的n沟道型的MOSFET形成。
半导体基板1具有作为上述单位晶体管单元的漏极区域的功能。在半导体基板1(半导体芯片CP1)的整个背面，形成有漏极用的背面电极(背面漏极电极、漏极电极)BE。该背面电极BE例如从半导体基板1的背面依次堆叠钛(Ti)层、镍(Ni)层和金(Au)层而形成。在上述半导体装置PKG中，半导体芯片CP1的该背面电极BE经由上述接合材料BD1接合并电连接于上述芯片焊盘DP。
另外，在功率MOSFET形成区域和感测MOSFET形成区域中，形成于半导体基板1中的p型的半导体区域3具有作为上述单位晶体管单元的沟道形成区域的功能。进而，形成于该p型的半导体区域3的上部的n+型的半导体区域4具有作为上述单位晶体管单元的源极区域的功能。因此，半导体区域4是源极用的半导体区域。另外，在p型的半导体区域3的上部且与n+型的半导体区域4的相邻区间，形成有p+型的半导体区域5。该p+型的半导体区域5的杂质浓度比p型的半导体区域3的杂质浓度高。
另外，在功率MOSFET形成区域和感测MOSFET形成区域中，在半导体基板1，形成有从其主面在半导体基板1的厚度方向上延伸的槽(沟槽)6。槽6形成为从n+型的半导体区域4的上表面贯通n+型的半导体区域4和p型的半导体区域3，并在其下层的半导体基板1中形成终端。在该槽6的底面和侧面，形成有由氧化硅等构成的栅极绝缘膜7。另外，在槽6内，隔着栅极绝缘膜7埋入有由掺杂多晶硅等构成的栅极电极8。栅极电极8具有作为上述单位晶体管单元的栅极电极的功能。
在半导体基板1的主面上，以覆盖栅极电极8的方式形成有层间绝缘膜9。在层间绝缘膜9形成接触孔(贯通孔)，在形成于层间绝缘膜9的各接触孔中，埋入有导电性的插销(过孔部)10。
在埋入有插销10的层间绝缘膜9上，形成有布线M1。布线M1是第1层布线层的布线。
在层间绝缘膜9上，以覆盖布线M1的方式，形成有层间绝缘膜11。在层间绝缘膜11中形成通孔(贯通孔)，在形成于层间绝缘膜11的各通孔中，埋入有导电性的插销(过孔部)12。
在埋入有插销12的层间绝缘膜11上，形成有布线M2和焊盘电极(键合焊盘)P1。布线M2是第2层布线层的布线。
布线M1由导电膜构成，但具体地说由金属膜构成，优选由铝膜或者铝合金膜构成。同样地，布线M2和焊盘电极P1由导电膜构成，但具体地说由金属膜构成，优选由铝膜或者铝合金膜构成。
布线M1包括栅极布线(未图示)和源极布线M1S。布线M2包括栅极布线(未图示)和源极布线M2S。
源极用的n+型的半导体区域4经由配置于半导体区域4上的插销10电连接于源极布线M1S，p+型的半导体区域5经由配置于半导体区域5上的插销10电连接于该源极布线M1S。即，相互相邻的半导体区域4和半导体区域5分别经由插销10电连接于共用的源极布线M1S。然后，该源极布线M1S经由配置于源极布线M1S与源极布线M2S之间的插销12，与源极布线M2S电连接。
p+型的半导体区域5与p型的半导体区域3为相同的导电类型且与p型的半导体区域3相接，因此p+型的半导体区域5与p型的半导体区域3电连接。因此，源极布线M2S通过插销12、源极布线M1S和插销10，与源极用的n+型的半导体区域4电连接，并且也与沟道形成用的p型的半导体区域3电连接。
电连接于功率MOSFETQ1的源极(功率MOSFET形成区域的半导体区域4)的源极布线M2S形成于功率MOSFET形成区域的基本整个区域，一部分从保护膜13的开口部14露出，通过该源极布线M2S的露出部而形成上述源极用焊盘电极P1S。
另外，电连接于感测MOSFETQ2的源极(感测MOSFET形成区域的半导体区域4)的源极布线M2S形成于感测MOSFET形成区域的基本整个区域，被保护膜13覆盖，因此不露出。电连接于感测MOSFETQ2的源极的源极布线M1S、M2S与在半导体芯片CP1内形成的控制电路CLC电连接。电连接于功率MOSFETQ1的源极的源极布线M1S、M2S与电连接于感测MOSFETQ2的源极的源极布线M1S、M2S未电连接而分离。
另外，形成于功率MOSFET形成区域和感测MOSFET形成区域的多个栅极电极8相互电连接，并且经由插销10、布线M1中的栅极布线(未图示)、插销12和布线M2中的栅极布线(未图示)而电连接于在半导体芯片CP1内形成的控制电路CLC。
在层间绝缘膜11上，以覆盖布线M2和焊盘电极的方式，形成有绝缘性的保护膜(绝缘膜)13。保护膜13例如由聚酰亚胺树脂等树脂膜构成。该保护膜13是半导体芯片CP1的最上层的膜。在保护膜13形成有多个开口部14，构成焊盘电极P1的导体图案的一部分或者源极布线M2S的一部分从各开口部14露出。其中，上述源极用焊盘电极P1S通过从保护膜13的开口部14露出的源极布线M2S而形成，上述源极用焊盘电极P1S以外的焊盘电极P1通过与布线M2形成于同一层的导体图案(焊盘电极P1电极用的导体图案)而形成。构成上述源极用焊盘电极P1S以外的焊盘电极P1的导体图案(在图32中未图示)在同一工序中与布线M2形成于同一层，具有例如矩形形状的俯视形状。在从开口部14露出的焊盘电极P1(还包括源极用焊盘电极P1S)的正面，有时也通过镀敷法等形成金属层(未图示)。
另外，在上述图9中，作为上述功率MOSFETQ1的源极用的焊盘电极的多个源极用焊盘电极P1S通过最上层的保护膜13而相互分离，但通过源极布线M2S、源极布线M1S而相互电连接。
在这样的结构的半导体芯片CP1中，上述功率MOSFETQ1和感测MOSFETQ2的单位晶体管的动作电流在漏极用的n型的半导体基板1与源极用的n+型的半导体区域4之间，沿着栅极电极8的侧面(即，槽6的侧面)而在半导体基板1的厚度方向上流过。即，沟道沿着半导体芯片CP1的厚度方向而形成。
这样，半导体芯片CP1是形成有具有沟槽型栅极构造的纵向MOSFET的半导体芯片，上述功率MOSFETQ1和感测MOSFETQ2分别通过沟槽栅极型MISFET而形成。在这里，纵向MOSFET对应于在半导体基板的厚度方向(与半导体基板的主面大致垂直的方向)上流过源极/漏极间的电流的MOSFET。
另外，在半导体芯片CP1中，在控制电路形成区域RG4形成有构成上述控制电路CLC的多个晶体管、布线M1、M2，但在这里，省略其图示和说明。
另外，半导体芯片CP1也能够内置多个上述功率MOSFETQ1。
<关于研究例>
图33是本发明者研究了的研究例的半导体装置(半导体封装体)PKG101的剖视图，示出了相当于上述图6的剖视图。
图33所示的研究例的半导体装置PKG101主要在以下方面与本实施方式的半导体装置PKG不同。
即，图33所示的研究例的半导体装置PKG101具有2个芯片焊盘DP101、DP102，在其中的一个芯片焊盘DP101上经由接合材料BD101搭载有半导体芯片CP101，在另一个芯片焊盘DP102上经由接合材料BD102搭载有半导体芯片CP102。芯片焊盘DP101和芯片焊盘DP102不是一体地形成，而是电分离。即，芯片焊盘DP101和DP102被密封于密封部MR，但芯片焊盘DP101与芯片焊盘DP102之间夹设有密封部MR的一部分，从而被电分离。另外，在密封部MR的背面，芯片焊盘DP101、DP102的各下表面露出。
在半导体芯片CP1的背面，形成有背面电极BE，接合材料BD101具有导电性。因此，半导体芯片CP1的背面电极BE经由导电性的接合材料BD101而与芯片焊盘DP101电连接。
另一方面，在半导体芯片CP2的背面，未形成有背面电极，另外，搭载半导体芯片CP2的芯片焊盘DP102与搭载半导体芯片CP1的芯片焊盘DP101被电分离。因此，接合材料BD102既可以具有导电性，也可以具有绝缘性。
芯片焊盘DP102与芯片焊盘DP101被电分离，因此从芯片焊盘DP101经由导电性的接合材料BD101向半导体芯片CP1的背面电极BE供给的电压不被供给到芯片焊盘DP102。因此，即使接合材料BD102具有导电性从而将半导体芯片CP102的背面电连接于芯片焊盘DP102，也避免了供给到半导体芯片CP1的背面电极BE的电压被供给到半导体芯片CP102的背面，因此避免了半导体芯片CP2的动作产生不良情况。
然而，在这样的研究例的半导体装置PKG中，产生如下课题。
即，分别需要半导体芯片CP1搭载用的芯片焊盘DP101和半导体芯片CP2搭载用的芯片焊盘DP102，需要通过密封部MR使芯片焊盘DP101与芯片焊盘DP102间隔开，因此半导体装置PKG的俯视尺寸变大。因此，变得不利于半导体装置PKG101的小型化。
另外，芯片焊盘DP101用的悬空引脚和芯片焊盘DP102用的悬空引脚存在于密封部MR内，因此悬空引脚的数量变多，相应地引脚LD的数量减少。因此，不利于半导体装置PKG101的管脚数(引脚LD的数量)的增加。另外，悬空引脚的数量变多还导致半导体装置PKG101的俯视尺寸的增大。
另外，在夹在芯片焊盘DP101与芯片焊盘DP102之间的部分的密封部MR中有可能产生应力而产生裂纹。这导致半导体装置PKG101的可靠性的降低。
另外，需要与半导体芯片CP1、CP2各自的尺寸相匹配地设计芯片焊盘DP101、DP102，因此用于制造半导体装置PKG101的引脚框架的通用性变低，导致半导体装置PKG101的制造成本的增加。
<关于芯片焊盘的共用化和芯片键合材料>
因此，在本实施方式的半导体装置PKG中，将半导体芯片CP1和半导体芯片CP2搭载于共用的芯片焊盘DP上。
由此，与图33所示的研究例的半导体装置PKG101相比，能够减小本实施方式的半导体装置PKG的俯视尺寸，因此能够实现半导体装置PKG的小型化。另外，与图33所示的研究例的半导体装置PKG101相比，在本实施方式的半导体装置PKG中，能够减少悬空引脚的数量。因此，能够增加半导体装置PKG的管脚数(引脚LD的数量)。另外，在图33所示的研究例的半导体装置PKG101中可能产生的、在夹在芯片焊盘DP101与芯片焊盘DP102之间的部分的密封部MR中产生裂纹的担忧在本实施方式的半导体装置PKG中消除，因此能够提高半导体装置PKG的可靠性。另外，在本实施方式的半导体装置PKG中，不必与半导体芯片CP1、CP2各自的尺寸相匹配地设计芯片焊盘DP101、DP102，因此用于制造半导体装置PKG的引脚框架的通用性变高，能够降低半导体装置PKG的制造成本。另外，即使不增大半导体装置PKG的尺寸，也能够使芯片焊盘DP的尺寸大于上述芯片焊盘DP101的尺寸，因此容易将在半导体芯片CP1中产生的热从芯片焊盘DP放出到半导体装置PKG的外部，能够提高半导体装置PKG的散热特性。
如上所述，在本实施方式的半导体装置PKG中，在具有导电性的芯片焊盘上，并排配置有半导体芯片CP1和半导体芯片CP2，半导体芯片CP1、CP2中的半导体芯片CP1经由具有导电性的接合材料BD1搭载于芯片焊盘DP上，半导体芯片CP2经由具有绝缘性的接合材料BD2搭载于芯片焊盘DP上。
半导体芯片CP1具有背面电极BE，需要将半导体芯片CP1的背面电极BE经由接合材料BD1电连接到芯片焊盘DP。因此，作为半导体芯片CP1用的芯片键合材料的接合材料BD1需要具有导电性。能够经由芯片焊盘DP和接合材料BD1，将期望的电压(例如上述电源BAT的电压)供给到半导体芯片CP1的背面电极BE。
另一方面，半导体芯片CP2不具有背面电极。而且，为了使半导体芯片CP2可靠地动作，期望不将经由芯片焊盘DP和接合材料BD1供给到半导体芯片CP1的背面电极BE的电压供给到半导体芯片CP1。因此，期望使半导体芯片CP2与芯片焊盘DP电绝缘。因此，作为半导体芯片CP2用的芯片键合材料的接合材料BD2需要不具有导电性而具有绝缘性。
因此，在芯片焊盘DP上搭载半导体芯片CP1、CP2，半导体芯片CP1用的芯片键合材料使用导电性的接合材料BD1，半导体芯片CP2用的芯片键合材料使用绝缘性的接合材料BD2。由此，能够经由芯片焊盘DP和接合材料BD1，将期望的电压(例如上述电源BAT的电压)供给到半导体芯片CP1的背面电极BE，并且能够不将该电压供给到半导体芯片CP2的背面，因此能够使半导体芯片CP1和半导体芯片CP2双方可靠地动作。
<关于静电击穿>
在半导体芯片CP2与芯片焊盘DP之间夹设有绝缘性的接合材料BD2而电绝缘，但为了提高半导体装置PKG的可靠性，期望提高半导体芯片CP2与芯片焊盘DP之间的耐压。例如，如果半导体芯片CP2与芯片焊盘DP之间的耐压低，则在半导体芯片CP2与芯片焊盘DP之间，有可能发生由静电放电(ESD：Electro-Static Discharge)导致的击穿即静电击穿。为了避免发生静电击穿，期望尽可能提高半导体芯片CP2与芯片焊盘DP之间的耐压。此外，耐压意味着绝缘耐压。
在上述图33所示的研究例的半导体装置PKG101中，在半导体芯片CP2用的芯片键合材料(上述接合材料BD102)使用绝缘性的接合材料的情况下，在半导体芯片CP2与芯片焊盘DP102之间有可能发生静电击穿。然而，在上述图33所示的研究例的半导体装置PKG101的情况下，搭载有半导体芯片CP1的芯片焊盘DP101与搭载有半导体芯片CP2的芯片焊盘DP102相分离，因此半导体芯片CP2能够经由导电性的芯片键合材料(上述接合材料BD102)搭载到芯片焊盘DP102上。在该情况下，半导体芯片CP2与芯片焊盘DP102经由导电性的芯片键合材料(上述接合材料BD102)而导通，因此不对半导体芯片CP2与芯片焊盘DP102的接合部充入电荷，在半导体芯片CP2与芯片焊盘DP102之间不产生静电放电，因此不发生静电击穿。因此，在上述图33所示的研究例的半导体装置PKG101中，可以不用关注半导体芯片CP2与芯片焊盘DP102之间的耐压。
另外，假定与本实施方式不同，半导体装置PKG不具有半导体芯片CP1、在芯片焊盘DP上不搭载半导体芯片CP1而仅搭载有半导体芯片CP2的情况。在该情况下，半导体芯片CP2能够经由导电性的芯片键合材料(例如银膏)而非经由绝缘性的接合材料BD2搭载到芯片焊盘DP上。在该情况下，半导体芯片CP2与芯片焊盘DP经由导电性的芯片键合材料而导通，因此不对半导体芯片CP2与芯片焊盘DP的接合部充入电荷，在半导体芯片CP2与芯片焊盘DP之间不产生静电放电，因此不发生静电击穿。因此，可以不用关注半导体芯片CP2与芯片焊盘DP之间的耐压。
然而，在本实施方式的情况下，将具有背面电极BE的半导体芯片CP1与半导体芯片CP2一起并排搭载到共用的芯片焊盘DP上。因此，在电连接于半导体芯片CP1的背面电极BE的芯片焊盘DP上搭载半导体芯片CP2，因此半导体芯片CP2用的芯片键合材料(在这里，接合材料BD2)需要不具有导电性而具有绝缘性。在该情况下，半导体芯片CP2与芯片焊盘DP经由绝缘性的芯片键合材料(在这里，接合材料BD2)而被绝缘，因此有可能对半导体芯片CP2与芯片焊盘DP的接合部充入电荷，有可能在半导体芯片CP2与芯片焊盘DP之间产生静电放电而发生静电击穿。
即，当在导电性的芯片焊盘上经由导电性的芯片键合材料搭载有半导体芯片的情况下，在该半导体芯片与芯片焊盘之间没有发生静电击穿的担忧，当在导电性的芯片焊盘上经由绝缘性的芯片键合材料搭载有半导体芯片的情况下，在该半导体芯片与芯片焊盘之间存在发生静电击穿的风险。然而，如上所述，半导体芯片CP2不得不经由绝缘性的芯片键合材料搭载到导电性的芯片焊盘DP上。
因此，为了提高半导体装置PKG的可靠性，期望尽可能提高半导体芯片CP2与芯片焊盘DP之间的耐压，使得在半导体芯片CP2与芯片焊盘DP之间不发生静电击穿。因此，为了防止半导体芯片CP2与芯片焊盘DP之间的静电击穿，期望即使将与在半导体装置PKG的正常动作时供给到半导体芯片CP1的背面电极BE的电压(例如几十V左右)相比相当高的电压(例如2000V以上)施加于半导体芯片CP2与芯片焊盘DP之间，半导体芯片CP2与芯片焊盘DP之间也不发生绝缘击穿。
<关于半导体芯片CP2和接合材料BD2>
图34和图35是将半导体装置PKG的一部分放大而示出的俯视透视图。在图34中，放大地示出经由接合材料BD2搭载于芯片焊盘DP上的半导体芯片CP2，另外，在图35中，放大地示出经由接合材料BD1搭载于芯片焊盘DP上的半导体芯片CP1。但是，在图34和图35中，与上述图3同样地，对密封部MR和导线BW进行透视。因此，在图34中，图示出半导体芯片CP2和接合材料BD2，在图35中，图示出半导体芯片CP1和接合材料BD1。
图36和图37是将半导体装置PKG的一部分放大而示出的立体图，但对密封部MR进行透视。在这里，图36对应于从图34的箭头F1、F2、F3、F4中的任意一个的方向观察半导体芯片CP2时的立体图，图37对应于从图35的箭头H1、H2、H3、H4中的任意一个的方向观察半导体芯片CP1时的立体图。因此，图36示出在正面观察半导体芯片CP2的边SD2的立体图，图37示出在正面观察半导体芯片CP1的边SD1的立体图。
图38和图39是将半导体装置PKG的一部分放大而示出的剖视图。图38对应于图34的E1-E1线、E2-E2线、E3-E3线和E4-E4线中的任意一个的剖视图，图39对应于图35的G1-G1线、G2-G2线、G3-G3线和G4-G4线中的任意一个的剖视图。因此，图38示出沿着半导体芯片CP2的边SD2的剖面，图39示出沿着半导体芯片CP1的边SD1的剖面。
本发明者研究了当在共用的芯片焊盘DP上搭载有半导体芯片CP1和半导体芯片CP2的情况下，由于需要将绝缘性的芯片键合材料用作半导体芯片CP2用的芯片键合材料，从而存在在半导体芯片CP2与芯片焊盘DP之间发生静电击穿的风险，因此提高半导体芯片CP2与芯片焊盘DP之间的耐压。其结果是，为了提高半导体芯片CP2与芯片焊盘DP之间的耐压，发现用绝缘性的接合材料BD2尽可能地覆盖半导体芯片CP2的边SD2是有效的。
在这里，半导体芯片CP2的边(角)SD2对应于半导体芯片CP2的2个侧面交叉而形成的边(角)(参照图34、图36和图38)。半导体芯片CP2具有4个侧面SM5、SM6、SM7、SM8，因此相邻的侧面(SM5、SM6、SM7、SM8)彼此交叉而形成的边SD2也有4个。即，在半导体芯片CP2的边SD2中，存在侧面SM5与侧面SM6交叉而形成的边SD2(SD2a)、侧面SM6与侧面SM7交叉而形成的边SD2(SD2b)、侧面SM7与侧面SM8交叉而形成的边SD2(SD2c)以及侧面SM8与侧面SM5交叉而形成的边SD2(SD2d)。
在这里，在半导体芯片CP2中，针对侧面SM5与侧面SM6交叉而形成的边SD2附加标号SD2a而称为边SD2a，针对侧面SM6与侧面SM7交叉而形成的边SD2附加标号SD2b而称为边SD2b。另外，在半导体芯片CP2中，针对侧面SM7与侧面SM8交叉而形成的边SD2附加标号SD2c而称为边SD2c，针对侧面SM8与侧面SM5交叉而形成的边SD2附加标号SD2d而称为边SD2d。边SD2a存在于侧面SM5与侧面SM6之间，边SD2b存在于侧面SM6与侧面SM7之间，边SD2c存在于侧面SM7与侧面SM8之间，边SD2d存在于侧面SM8与侧面SM5之间。
另外，半导体芯片CP1的边(角)SD1对应于半导体芯片CP1的2个侧面交叉而形成的边(角)(参照图35、图37和图39)。半导体芯片CP1具有4个侧面SM1、SM2、SM3、SM4，因此相邻的侧面(SM1、SM2、SM3、SM4)彼此交叉而形成的边SD1也有4个。即，在半导体芯片CP1的边SD1中，存在侧面SM1与侧面SM2交叉而形成的边SD1(SD1a)、侧面SM2与侧面SM3交叉而形成的边SD1(SD1b)、侧面SM3与侧面SM4交叉而形成的边SD1(SD1c)以及侧面SM4与侧面SM1交叉而形成的边SD1(SD1d)。
在这里，在半导体芯片CP1中，针对侧面SM1与侧面SM2交叉而形成的边SD1附加标号SD1a而称为边SD1a，针对侧面SM2与侧面SM3交叉而形成的边SD1附加标号SD1b而称为边SD1b。另外，在半导体芯片CP1中，针对侧面SM3与侧面SM4交叉而形成的边SD1附加标号SD1c而称为边SD1c，针对侧面SM4与侧面SM1交叉而形成的边SD1附加标号SD1d而称为边SD1d。边SD1a存在于侧面SM1与侧面SM2之间，边SD1b存在于侧面SM2与侧面SM3之间，边SD1c存在于侧面SM3与侧面SM4之间，边SD1d存在于侧面SM4与侧面SM1之间。
根据本发明者的研究可知，在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿的路径不是接合材料BD2中，而主要是接合材料BD2与密封部MR之间的界面(边界面)KM。即，在图38中，半导体芯片CP2与芯片焊盘DP之间的泄漏路径是接合材料BD2与密封部MR之间的界面KM，夹在半导体芯片CP2与芯片焊盘DP之间的接合材料BD2的内部不易变成泄漏路径。因此，如果对半导体芯片CP2与芯片焊盘DP之间施加高电压，则接合材料BD2与密封部MR之间的界面KM变成泄漏路径，容易发生静电击穿那样的绝缘击穿。
另外，在对半导体芯片CP2与芯片焊盘DP之间施加高电压时，在半导体芯片CP2中电场容易集中于半导体芯片CP2中的尖的部分(角部)，具体地说，电场容易集中于半导体芯片CP2的边SD2，特别是，电场容易集中于半导体芯片CP2的边SD2的下端LE。在这里，半导体芯片CP2的边SD2的下端LE在图36和图38中示出，在半导体芯片CP2中，对应于经由边SD2而相邻的2个侧面与背面交叉的点(角部)。即，半导体芯片CP2的边SD2的下端LE对应于半导体芯片CP2的背面的四个角部的前端。
根据这些见解发现，为了提高半导体芯片CP2与芯片焊盘DP之间的耐压，用绝缘性的接合材料BD2尽可能地覆盖半导体芯片CP2的边SD2是有效的。即，可知增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2对于提高半导体芯片CP2与芯片焊盘DP之间的耐压是有效的。以下，关于其理由，更详细地进行说明。
即，如上所述，在对半导体芯片CP2与芯片焊盘DP之间施加高电压时，电场特别集中于半导体芯片CP2的边SD2的下端LE。另外，接合材料BD2与密封部MR之间的界面KM容易变成泄漏路径。因此，如果电场集中的下端LE接近于容易变成泄漏路径的界面KM，则在半导体芯片CP2的边SD2的下端LE与芯片焊盘DP之间，经由接合材料BD2与密封部MR之间的界面KM而发生泄漏，容易发生静电击穿那样的绝缘击穿。因此，使容易变成泄漏路径的界面KM从电场容易集中的半导体芯片CP2的边SD2的下端LE远离，这对于提高半导体芯片CP2与芯片焊盘DP之间的耐压是有效的。
与此相对地，如果增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，则能够增大从半导体芯片CP2的边SD2的下端LE至接合材料BD2与密封部MR之间的界面KM的距离。由此，在对半导体芯片CP2与芯片焊盘DP之间施加高电压时，能够抑制或者防止在半导体芯片CP2的边SD2的下端LE与芯片焊盘DP之间经由接合材料BD2与密封部MR之间的界面KM而发生静电击穿那样的绝缘击穿。因此，能够提高半导体芯片CP2与芯片焊盘DP之间的耐压。因此，能够提高半导体装置PKG的可靠性。
另外，如上所述，如果对半导体芯片CP2与芯片焊盘DP之间施加高电压，则接合材料BD2与密封部MR之间的界面KM变成泄漏路径，容易发生静电击穿那样的绝缘击穿。因此，增大沿着接合材料BD2与密封部MR之间的界面KM的从半导体芯片CP2的边SD2至芯片焊盘DP的距离L3也对于抑制沿着接合材料BD2与密封部MR之间的界面KM发生绝缘击穿、并且提高半导体芯片CP2与芯片焊盘DP之间的耐压是有效的。
与此相对地，如果增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，则能够增大沿着接合材料BD2与密封部MR之间的界面KM的从半导体芯片CP2的边SD2至芯片焊盘DP的距离L3。即，即使改变半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，界面KM与芯片焊盘DP的上表面所形成的角度θ也不怎么变化。因此，为了增大沿着接合材料BD2与密封部MR之间的界面KM的从半导体芯片CP2的边SD2至芯片焊盘DP的距离L3，需要增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2。即，如果增大长度L2，则能够增大沿着界面KM的从半导体芯片CP2的边SD2至芯片焊盘DP的距离L3，因此在对半导体芯片CP2与芯片焊盘DP之间施加高电压时，能够抑制或者防止在半导体芯片CP2与芯片焊盘DP之间经由界面KM而发生静电击穿那样的绝缘击穿。因此，能够提高半导体芯片CP2与芯片焊盘DP之间的耐压。因此，能够提高半导体装置PKG的可靠性。
另外，如上所述，在对半导体芯片CP2与芯片焊盘DP之间施加高电压时，电场容易集中于半导体芯片CP2的边SD2。另外，与构成密封部MR的材料的耐压(每单位距离的绝缘耐压)相比，构成接合材料BD2的材料的耐压(每单位距离的绝缘耐压)较高。这是由于，关于密封部MR，需要考虑密封工序(塑模工序)中的密封部MR的形成难易度来选择材料，考虑耐压而变更密封部MR的材料是困难的，另一方面，关于接合材料BD2，由于不是密封体，因此容易针对接合材料BD2的材料进行钻研，能够选择耐压高的材料。因此，相比于电场容易集中的半导体芯片CP2的边SD2被耐压低的密封部MR覆盖，在被耐压高的接合材料BD2覆盖的情况下，更容易抑制在对半导体芯片CP2与芯片焊盘DP之间施加高电压时在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿。
与此相对地，如果增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，则能够增大电场容易集中的半导体芯片CP2的边SD2中的、被耐压高的接合材料BD2覆盖的部分的比率。由此，能够抑制或者防止在对半导体芯片CP2与芯片焊盘DP之间施加高电压时，在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿。因此，能够提高半导体芯片CP2与芯片焊盘DP之间的耐压。因此，能够提高半导体装置PKG的可靠性。
这样，增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2对于提高半导体芯片CP2与芯片焊盘DP之间的耐压是有效的。
<关于半导体芯片CP1和接合材料BD1>
另一方面，关于半导体芯片CP1，由于经由导电性的接合材料BD1搭载于芯片焊盘DP上，因此半导体芯片CP1的背面电极BE与芯片焊盘DP经由导电性的接合材料BD1而导通，在半导体芯片CP1与芯片焊盘DP之间不会发生静电击穿那样的绝缘击穿。因此，不需要关注半导体芯片CP1与芯片焊盘DP之间的耐压。因此，不需要增大半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1。
另外，作为半导体芯片CP1用的芯片键合材料的接合材料BD1具有导电性。如果导电性的芯片键合材料的一部分附着到半导体芯片CP1的正面，则有可能导致半导体芯片CP1的焊盘电极P1彼此的短路等。这使得半导体装置PKG的可靠性降低，并且使得半导体装置PKG的制造成品率降低。因此，需要尽可能防止导电性的芯片键合材料附着到半导体芯片CP1的正面。
因此，优选减小半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1。这是由于，半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1越大，则导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面的可能性越高。因此，通过减小半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1，能够降低导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面的可能性。由此，能够抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面，因此能够提高半导体装置PKG的可靠性。另外，能够提高半导体装置PKG的制造成品率。
另一方面，关于半导体芯片CP2，使用绝缘性的芯片键合材料。因此，即使芯片键合材料(在这里，接合材料BD2)的一部分附着到半导体芯片CP2的正面，由于该芯片键合材料是绝缘性的，因此也不会导致焊盘电极P2彼此的电短路。因此，绝缘性的芯片键合材料的一部分附着到半导体芯片CP2的正面的情形与导电性的芯片键合材料的一部分附着到半导体芯片CP1的正面的情形相比，不易产生问题。
<关于主要的特征和效果>
因此，在本实施方式中，作为主要特征之一，使半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2大于半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1(即L2>L1)。
即，本实施方式的半导体装置PKG具备具有导电性的芯片焊盘DP(芯片搭载部)、在芯片焊盘DP上经由具有绝缘性的接合材料BD2(第1接合材料)搭载的半导体芯片CP2(第1半导体芯片)以及在芯片焊盘DP上经由具有导电性的接合材料BD1(第2接合材料)搭载的半导体芯片CP1(第2半导体芯片)。半导体装置PKG还具备将芯片焊盘DP的至少一部分和半导体芯片CP1、半导体芯片CP2密封的密封部MR(密封体)。半导体芯片CP1具有背面电极BE，将半导体芯片CP1的背面电极BE经由接合材料BD1而与芯片焊盘DP电连接。并且，半导体芯片CP2的第1侧面与第2侧面交叉而形成的边SD2(第1边)中的被接合材料BD2覆盖的部分的长度L2(第1长度)大于半导体芯片CP1的第3侧面与第4侧面交叉而形成的边SD1(第2边)中的被接合材料BD1覆盖的部分的长度L1(第2长度)(L2>L1)。
在本实施方式中，关于搭载于共用的芯片焊盘DP上的半导体芯片CP1、CP2中的、利用绝缘性的接合材料BD2而搭载的半导体芯片CP2，为了提高半导体芯片CP2与芯片焊盘DP之间的耐压，使长度L2大于长度L1。然后，关于搭载于共用的芯片焊盘DP上的半导体芯片CP1、CP2中的、利用导电性的接合材料BD1而搭载的半导体芯片CP1，为了防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面，使长度L1小于长度L2。由此，能够提高半导体芯片CP2与芯片焊盘DP之间的耐压，因此能够抑制或者防止在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿，另外，能够抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。因此，能够提高半导体装置PKG的综合可靠性。
即，关于半导体芯片CP1、CP2中的半导体芯片CP2，使用绝缘性的芯片键合材料，因此提高与芯片焊盘DP之间的耐压是重要的，关于半导体芯片CP1，使用导电性的芯片键合材料，因此避免导电性的芯片键合材料附着到半导体芯片CP1的正面是重要的。在本实施方式中，通过使半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2大于半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1(L2>L1)，能够满足分别针对半导体芯片CP1、CP2的上述不同要求，能够提高半导体装置PKG的综合可靠性。
在这里，当在共用的芯片焊盘DP上利用导电性的芯片键合材料搭载半导体芯片CP1、并且利用绝缘性的芯片键合材料搭载半导体芯片CP2的情况下，如果未注意到半导体芯片CP2与芯片焊盘DP之间的静电击穿的课题，则无法想到应该设为上述L2>L1的关系这样的本实施方式的技术思想。这是由于，一般想法是无论芯片键合材料是导电性还是绝缘性，都要避免该芯片键合材料附着到半导体芯片的正面。因此，如果未注意到半导体芯片CP2与芯片焊盘DP之间的静电击穿的课题，则在半导体芯片CP2中，尽可能减小边SD2中的被接合材料BD2覆盖的部分的长度L2是理所当然的想法。
然而，本发明者当在共用的芯片焊盘DP上利用导电性的芯片键合材料搭载半导体芯片CP1、并且利用绝缘性的芯片键合材料搭载半导体芯片CP2的情况下，注意到产生半导体芯片CP2与芯片焊盘DP之间的静电击穿的课题，为了应对该课题，增大上述长度L2。另一方面，考虑在半导体芯片CP1与芯片焊盘DP之间不发生静电击穿，进一步地，考虑到与绝缘性的芯片键合材料附着到半导体芯片的正面的情形相比，在导电性的芯片键合材料附着到半导体芯片的正面的情况下，可能产生焊盘电极P1间的短路等大的问题，使上述长度L1减小。
因此，根据分别准备不包括半导体芯片CP2而仅包括半导体芯片CP1的半导体封装体以及不包括半导体芯片CP1而仅包括半导体芯片CP2的半导体封装体那样的状况，无法认识本申请的课题，因此可以说无法想到本实施方式的技术思想。另外，当在共用的芯片焊盘DP上利用导电性的芯片键合材料搭载半导体芯片CP1、并且利用绝缘性的芯片键合材料搭载半导体芯片CP2的情况下，如果未注意到半导体芯片CP2与芯片焊盘DP之间的静电击穿的课题，则也可以说无法想到本实施方式的技术思想。即，研究在共用的芯片焊盘DP上利用导电性的芯片键合材料搭载半导体芯片CP1、并且利用绝缘性的芯片键合材料搭载半导体芯片CP2的情况，注意到半导体芯片CP2与芯片焊盘DP之间的静电击穿的课题，正因为如此，可以说能够想到本实施方式的技术思想。
另外，在半导体芯片CP2的边SD2中，存在4条边SD2a、SD2b、SD2c、SD2d，在半导体芯片CP1的边SD1中，存在4条边SD1a、SD1b、SD1c、SD1d。
在半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d中，如果存在被接合材料BD2覆盖的部分的长度L2小的边，则在该边与芯片焊盘DP之间耐压变低。因此，在半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d中的任一条边中，都期望被接合材料BD2覆盖的部分的长度L2大，由此，能够可靠地提高半导体芯片CP2与芯片焊盘DP之间的耐压。
另外，在半导体芯片CP1的4条边SD1a、SD1b、SD1c、SD1d中，如果存在被接合材料BD1覆盖的部分的长度L1大的边，则由此有可能导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。因此，在半导体芯片CP1的4条边SD1a、SD1b、SD1c、SD1d中的任一条边中，都期望被接合材料BD1覆盖的部分的长度L1小，由此，能够可靠地防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。
因此，假定对半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d中的任意的边SD2与半导体芯片CP1的4条边SD1a、SD1b、SD1c、SD1d中的任意的边SD1进行比较的情况。此时，优选的是，无论选择什么样的SD1、SD2，在该任意的边SD2中的被接合材料BD2覆盖的部分的长度L2与任意的边SD1中的被接合材料BD1覆盖的部分的长度L1之间，L2>L1的关系都必定成立。即，L2>L1的关系优选在半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d和半导体芯片CP1的4条边SD1a、SD1b、SD1c、SD1d的任意组合中都成立。
在这里，在半导体芯片CP2中，将边SD2a中的被接合材料BD2覆盖的部分的长度L2、边SD2b中的被接合材料BD2覆盖的部分的长度L2、边SD2c中的被接合材料BD2覆盖的部分的长度L2以及边SD2d中的被接合材料BD2覆盖的部分的长度L2中的最小的值称为最小值L2min。另外，在半导体芯片CP1中，将边SD1a中的被接合材料BD1覆盖的部分的长度L1、边SD1b中的被接合材料BD1覆盖的部分的长度L1、边SD1c中的被接合材料BD1覆盖的部分的长度L1以及边SD1d中的被接合材料BD1覆盖的部分的长度L1中的最大的值称为最大值L1max。此时，优选最小值L2min大于最大值L1max(即L2min>L1max)。即，优选的是，半导体芯片CP2的边SD2a、SD2b、SD2c、SD2d中的被接合材料BD2覆盖的部分的长度L2的最小值L2min大于半导体芯片CP1的边SD1a、SD1b、SD1c、SD1d中的被接合材料BD1覆盖的部分的长度L1的最大值L1max(L2min>L1max)。
由此，能够可靠地提高半导体芯片CP2与芯片焊盘DP之间的耐压，并且，能够可靠地抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。因此，能够可靠地提高半导体装置PKG的综合可靠性。
另外，如上所述，通过增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，能够提高半导体芯片CP2与芯片焊盘DP之间的耐压。为了可靠地得到该耐压提高效果，半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2优选是半导体芯片CP2的厚度T2的1/2以上(即L2≥T2×1/2)(参照图38)。另外，如果在半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d中的任一条边中，被接合材料BD2覆盖的部分的长度L2都是半导体芯片CP2的厚度T2的1/2以上(即L2≥T2×1/2)，则更为优选。即，如果上述最小值L2min是半导体芯片CP2的厚度T2的1/2以上(即L2min≥T2×1/2)，则更为优选。由此，能够更可靠地提高半导体芯片CP2与芯片焊盘DP之间的耐压，因此能够更可靠地抑制或者防止在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿。因此，能够更可靠地提高半导体装置PKG的可靠性。
另外，如上所述，通过减小半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1，能够降低导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面的可能性。因此，半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1优选低于半导体芯片CP1的厚度T1的1/2(即L1<T1×1/2)，如果是半导体芯片CP1的厚度T1的1/4以下(即L1≤T1×1/4)，则更为优选(参照图39)。另外，如果在半导体芯片CP1的4条边SD1a、SD1b、SD1c、SD1d中的任一条边中，被接合材料BD1覆盖的部分的长度L1都低于半导体芯片CP1的厚度T1的1/2(即L1<T1×1/2)，则更为优选，如果是半导体芯片CP1的厚度T1的1/4以下(即L1≤T1×1/4)，则更为优选。即，如果上述最大值L1max低于半导体芯片CP1的厚度T1的1/2(即L1max<T1×1/2)，则更为优选，如果是半导体芯片CP1的厚度T1的1/4以下(即L1max≤T1×1/4)，则更为优选。由此，能够更可靠地抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。因此，能够更可靠地提高半导体装置PKG的可靠性。另外，能够更可靠地提高半导体装置PKG的制造成品率。此外，半导体芯片CP1具有背面电极BE，因此半导体芯片CP1的厚度T1还包括背面电极BE的厚度。
此外，半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1也可以是零(即L1＝0)。在L1＝0的情况下，半导体芯片CP1的边SD1未被接合材料BD1覆盖。
另外，本实施方式如果应用于接合材料BD2的耐压(每单位距离的耐压)比密封部MR的耐压(每单位距离的耐压)大的情况，则其效果极大。换言之，本实施方式如果应用于密封部MR的耐压(每单位距离的耐压)比接合材料BD2的耐压(每单位距离的耐压)小的情况，则其效果极大。
关于密封部MR，需要考虑密封工序(塑模工序)中的密封部MR的形成难易度来选择材料，考虑耐压而变更密封部MR的材料是困难的，另一方面，关于接合材料BD2，由于不是密封体，因此容易针对接合材料BD2的材料进行钻研，能够选择耐压高的材料。因此，如果着眼于半导体装置PKG的各部件的耐压，则设想密封部MR的耐压(每单位距离的耐压)小于接合材料BD2的耐压(每单位距离的耐压)。密封部MR的耐压(每单位距离的耐压)是例如10～30kV/mm左右，接合材料BD2的耐压(每单位距离的耐压)是例如80～150kV/mm左右。
如果密封部MR的耐压(每单位距离的耐压)小于接合材料BD2的耐压(每单位距离的耐压)，则在接合材料BD2与密封部MR之间的界面KM处容易发生静电击穿那样的绝缘击穿。与此相对地，在本实施方式中，如上所述，通过增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，能够抑制或者防止接合材料BD2与密封部MR之间的界面KM变成泄漏路径，发生静电击穿那样的绝缘击穿。因此，即使密封部MR的耐压小于接合材料BD2的耐压，也能够抑制或者防止在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿，能够提高半导体装置PKG的可靠性。因此，如果在密封部MR的耐压(每单位距离的耐压)小于接合材料BD2的耐压(每单位距离的耐压)的情况下应用本实施方式，则其效果极大。
图40示出了表示本实施方式的效果的一例的表。图40所示的样品A和样品B对应于在半导体装置PKG中改变了接合材料BD2的状态的情况。即，关于样品A和样品B，半导体芯片CP2的厚度T2都是约400μm。然后，在样品A的情况下，半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2是约60μm，反映出长度L2小，上述距离L3也小，上述距离L3是约85μm。另外，在样品B的情况下，半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2是250μm，反映出长度L2大，上述距离L3也大，上述距离L3是约320μm。
在样品A的情况下，半导体芯片CP2与芯片焊盘DP之间的绝缘耐压是约1300V，但在样品B的情况下，即使施加5000V，在半导体芯片CP2与芯片焊盘DP之间也不发生绝缘击穿，半导体芯片CP2与芯片焊盘DP之间的绝缘耐压是5000V以上。
如样品B那样，增大半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2，优选设为半导体芯片CP2的厚度T2的1/2以上(L2≥T2×1/2)，从而能够提高半导体芯片CP2与芯片焊盘DP之间的绝缘耐压，能够提高半导体装置的可靠性。
另外，在将半导体芯片CP2与芯片焊盘DP之间的要求耐压(ESD标准)设为V1、将密封部MR的每单位距离的耐压设为V2、将接合材料BD2的每单位距离的耐压设为V3、将半导体芯片CP2与芯片焊盘DP之间的距离(间隔)设为L4时，优选下式(1)和下式(2)成立：
V2×L3≥V1…式(1)
V3×L4≥V1…式(2)
此外，半导体芯片CP2与芯片焊盘DP之间的距离(间隔)L4也对应于介于芯片焊盘DP与半导体芯片CP2之间的部分的接合材料BD2的厚度。
例如，在要求耐压V1是2000V、密封部MR的每单位距离的耐压V2是约14kV/mm的情况下，优选将距离L3设为约150μm以上。即，增大上述长度L2直至距离L3变成约150μm以上为止即可。由此，为了满足上述式(1)，能够将经由半导体芯片CP2与芯片焊盘DP之间的界面KM的半导体芯片CP2与芯片焊盘DP之间的耐压设为要求耐压V1以上。
另外，例如，在要求耐压V1是2000V、接合材料BD2的每单位距离的耐压V3是约90kV/mm的情况下，优选将距离L4设为约23μm以上。即，优选将介于芯片焊盘DP与半导体芯片CP2之间的部分的接合材料BD2的厚度设为约23μm以上。由此，为了满足上述式(2)，能够将经由半导体芯片CP2与芯片焊盘DP之间的接合材料BD2的半导体芯片CP2与芯片焊盘DP之间的耐压设为要求耐压V1以上。
因此，如果以满足式(1)和式(2)这两者的方式设定距离L3和距离L4，则能够将半导体芯片CP2与芯片焊盘DP之间的耐压设为要求耐压V1以上。
另外，在本实施方式中，使半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2大于半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1(L2>L1)，但为了能够可靠地实现这一点，针对半导体装置PKG的制造工序进行钻研。以下说明这一点。
在上述步骤S2a中，将绝缘性的接合材料BD2供给到芯片焊盘DP上，之后，在上述步骤S2b中，在芯片焊盘DP上经由接合材料BD2搭载半导体芯片CP2。在这里特征点在于，在该步骤S2a中，将接合材料BD2还供给到在步骤S2b中将半导体芯片CP2搭载于芯片焊盘DP上时在俯视图中与半导体芯片CP2的四角重叠的位置(参照图21和图29)。
上述图21和图29中，示出了刚刚进行步骤S2a之后的状态，因此步骤S2b尚未进行。此外，在上述图21的情况下，示出从接合材料供给用的喷嘴将接合材料BD2供给到芯片焊盘DP上的情况，在上述图29的情况下，示出了通过印刷法将接合材料BD2供给到芯片焊盘DP上的情况。另外，在图21和图29中，用虚线表示在步骤S2b中搭载半导体芯片CP2的位置。
在图21的情况下，在步骤S2a中，从喷嘴将接合材料BD2供给到芯片焊盘DP上，因此接合材料BD2局部配置于芯片焊盘DP的上表面上。因此，在从喷嘴供给接合材料BD2的情况下，优选在芯片焊盘DP的上表面上，将接合材料BD2供给(配置)到多个部位，在图21的情况下，在芯片焊盘DP的上表面上，将接合材料BD2供给(配置)到9处。此时，接合材料BD2的一部分从在步骤S2b中搭载半导体芯片CP2的预定的区域(半导体芯片CP2搭载预定区域)鼓出，在步骤S2a中将接合材料BD2还供给(配置)到在俯视图中与之后搭载的半导体芯片CP2的四角重叠的位置。
在这里，半导体芯片CP2搭载预定区域对应于在步骤S2b中将半导体芯片CP2搭载于芯片焊盘DP上时在俯视图中重叠于半导体芯片CP2的区域，在图21和图29中，对应于用虚线包围的区域。
在图29的情况下，在步骤S2a中，通过印刷法将接合材料BD2供给到芯片焊盘DP上，因此接合材料BD2不是局部配置于芯片焊盘DP的上表面上，而是遍布较宽的面积地配置。在图29的情况下，在俯视图中被供给(配置)接合材料BD2的区域包含在步骤S2b中搭载半导体芯片CP2的预定的区域(半导体芯片CP2搭载预定区域)中。因此，接合材料BD2的一部分从半导体芯片CP2搭载预定区域鼓出，在步骤S2a中将接合材料BD2还供给(配置)到在俯视图中与之后搭载的半导体芯片CP2的四角重叠的位置。
图21与图29之间共同之处在于，在俯视图中，用虚线表示的半导体芯片CP2搭载预定区域的四角重叠于在步骤S2a中供给到芯片焊盘DP上的接合材料BD2。并且，在步骤S2b中，在图21和图29中，在用虚线表示的位置处搭载半导体芯片CP2。因此，在步骤S2b中，在在俯视图中与半导体芯片CP2的四角重叠的位置处已经配置有接合材料BD2的状态下，将半导体芯片CP2搭载到芯片焊盘DP上。即，在步骤S2a中将接合材料BD2还预先供给到在步骤S2b中将半导体芯片CP2搭载于芯片焊盘DP上时在俯视图中与半导体芯片CP2的四角重叠的位置。
由此，如果在步骤S2b中将半导体芯片CP2搭载到芯片焊盘DP上，则半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d的各下端LE被埋入到配置于芯片焊盘DP上的接合材料BD2内。然后，半导体芯片CP2的4条边SD2a、SD2b、SD2c、SD2d各自的下部埋入到接合材料BD2内，被该接合材料BD2覆盖，因此能够增大半导体芯片CP2的边SD2a、SD2b、SD2c、SD2d各自中的被接合材料BD2覆盖的部分的长度L2。因此，能够提高半导体芯片CP2与芯片焊盘DP之间的耐压，能够抑制或者防止在半导体芯片CP2与芯片焊盘DP之间发生静电击穿那样的绝缘击穿。
另外，在上述步骤S2c中将导电性的接合材料BD1供给到芯片焊盘DP上，之后，在上述步骤S2d中在芯片焊盘DP上经由接合材料BD1搭载半导体芯片CP1。在这里特征点在于，在该步骤S2c中，不将接合材料BD1供给到在步骤S2d中将半导体芯片CP1搭载于芯片焊盘DP上时在俯视图中与半导体芯片CP1的四角重叠的位置(参照图25和图30)。
在上述图25和图30中，示出了刚刚进行步骤S2c之后的状态，因此步骤S2d尚未进行。此外，在上述图25的情况下，示出从接合材料供给用的喷嘴将接合材料BD1供给到芯片焊盘DP上的情况，在上述图30的情况下，示出了通过印刷法将接合材料BD1供给到芯片焊盘DP上的情况。另外，在图25和图30中，用虚线表示在步骤S2d中搭载半导体芯片CP1的位置。
在图25的情况下，在步骤S2c中，从喷嘴将接合材料BD1供给到芯片焊盘DP上，因此接合材料BD1局部配置于芯片焊盘DP的上表面上。因此，在从喷嘴供给接合材料BD1的情况下，优选在芯片焊盘DP的上表面上，将接合材料BD1供给(配置)到多个部位，在图25的情况下，在芯片焊盘DP的上表面上，将接合材料BD1供给(配置)到5处。此时，使得接合材料BD1不从在步骤S2d中搭载半导体芯片CP1的预定的区域(半导体芯片CP1搭载预定区域)鼓出。即，在俯视图中，被供给(配置)了接合材料BD1的区域包含在半导体芯片CP1搭载预定区域中。换言之，在步骤S2c中，在半导体芯片CP1搭载预定区域的内侧供给(配置)接合材料BD1，在半导体芯片CP1搭载预定区域的外周部不供给(配置)接合材料BD1。因此，在图25的情况下，在步骤S2c中未将接合材料BD1供给(配置)到在俯视图中与之后搭载的半导体芯片CP1的四角重叠的位置。
在这里，半导体芯片CP1搭载预定区域对应于当在步骤S2d中将半导体芯片CP1搭载于芯片焊盘DP上时在俯视图中重叠于半导体芯片CP1的区域，在图25和图30中，对应于被虚线包围的区域。
在图30的情况下，在步骤S2c中，通过印刷法将接合材料BD1供给到芯片焊盘DP上，因此接合材料BD1不是局部配置于芯片焊盘DP的上表面上，而是遍布较宽的面积地配置。当在步骤S2c中通过印刷法将接合材料BD1供给(配置)到芯片焊盘DP上时，使得接合材料BD1不从在步骤S2d中搭载半导体芯片CP1的预定的区域(半导体芯片CP1搭载预定区域)鼓出。即，在俯视图中，被供给(配置)了接合材料BD1的区域包含在半导体芯片CP1搭载预定区域中。换言之，在步骤S2c中，在半导体芯片CP1搭载预定区域的内侧供给(配置)接合材料BD1，在半导体芯片CP1搭载预定区域的外周部不供给(配置)接合材料BD1。因此，在图30的情况下，也是在步骤S2c中未将接合材料BD1供给(配置)到在俯视图中与之后搭载的半导体芯片CP1的四角重叠的位置。
在图25与图30之间共同之处在于，在俯视图中，用虚线表示的半导体芯片CP1搭载预定区域的四角未重叠于在步骤S2c中供给到芯片焊盘DP上的接合材料BD1。并且，在步骤S2d中，在图25和图30中，在用虚线表示的位置处搭载半导体芯片CP1。因此，在步骤S2d中，在俯视图中与半导体芯片CP1的四角重叠的位置处未配置接合材料BD1的状态下，将半导体芯片CP1搭载到芯片焊盘DP上。即，在步骤S2c中不将接合材料BD1供给到在步骤S2d中将半导体芯片CP1搭载到芯片焊盘DP上时在俯视图中与半导体芯片CP1的四角重叠的位置。并且，如果使得在步骤S2c中在芯片焊盘DP上供给(配置)了接合材料BD2的区域包含在半导体芯片CP2搭载预定区域中，则更为优选。
由此，如果在步骤S2d中将半导体芯片CP1搭载到芯片焊盘DP上，则接合材料BD1不易涂覆到半导体芯片CP1的侧面SM1、SM2、SM3、SM4、边SD1a、SD1b、SD1c、SD1d上，半导体芯片CP1的侧面SM1、SM2、SM3、SM4、边SD1a、SD1b、SD1c、SD1d不易被接合材料BD1覆盖。因此，能够减小半导体芯片CP1的边SD1a、SD1b、SD1c、SD1d各自中的被接合材料BD1覆盖的部分的长度L1，能够抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。
这样，在本实施方式中，在步骤S2a中将接合材料BD2还供给到在步骤S2b中将半导体芯片CP2搭载于芯片焊盘DP上时在俯视图中与半导体芯片CP2的四角重叠的位置。由此，能够增大半导体芯片CP2的边SD2a、SD2b、SD2c、SD2d各自中的被接合材料BD2覆盖的部分的长度L2。另外，在步骤S2c中不将接合材料BD1供给到在步骤S2d中将半导体芯片CP1搭载于芯片焊盘DP上时在俯视图中与半导体芯片CP1的四角重叠的位置。在步骤S2c中在芯片焊盘DP上供给(配置)了接合材料BD2的区域如果包含于当在步骤S2b中将半导体芯片CP2搭载于芯片焊盘DP上时在俯视图中重叠于半导体芯片CP2的区域(即半导体芯片CP2搭载预定区域)中，则更为优选。由此，能够减小半导体芯片CP1的边SD1a、SD1b、SD1c、SD1d各自中的被接合材料BD1覆盖的部分的长度L1。因此，能够容易且可靠地实现半导体芯片CP2的边SD2中的被接合材料BD2覆盖的部分的长度L2大于半导体芯片CP1的边SD1中的被接合材料BD1覆盖的部分的长度L1(L2>L1)的构造。
另外，在本实施方式接合材料BD1和接合材料BD2双方使用膏型接合材料的情况下，效果特别大。即，在作为导电性的接合材料BD1而使用导电性膏型接合材料、并且作为绝缘性的接合材料BD2而使用绝缘性膏型接合材料的情况下，效果特别大。
即，在接合材料BD1、BD2都是膏型接合材料的情况下，接合材料BD1、BD2均具有容易涂覆到半导体芯片的侧面上的性质。因此，与本实施方式不同，如果针对半导体装置的制造工序不做任何钻研，则接合材料BD1的涂覆量与接合材料BD2的涂覆量为相同程度，因此上述长度L1与上述长度L2相同(即L1＝L2)。与本实施方式不同，在L1＝L2的情况下，成为长度L1、L2这两者都小的状态或者长度L1、L2这两者都大的状态。如果长度L1、L2这两者都小，则如上所述，由于长度L2小，从而半导体芯片CP2与芯片焊盘DP之间的耐压变低，担忧半导体芯片CP2与芯片焊盘DP之间的静电击穿，另一方面，如果长度L1、L2这两者都大，则如上所述，由于长度L1大，从而担忧导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。这些将使半导体装置的综合可靠性降低。
与此相对地，在本实施方式中，在接合材料BD1、BD2都是膏型接合材料的情况下，接合材料BD1、BD2均具有容易涂覆到半导体芯片的侧面上的性质，但通过针对制造工序进行钻研，关于绝缘性的接合材料BD2，使涂覆量增大，关于导电性的接合材料BD1，抑制涂覆，使涂覆量减小。由此，使上述长度L2大于上述长度L1(L2>L1)。因此，能够增大上述长度L2并且减小上述长度L1。关于半导体芯片CP2，优选能够将上述长度L2设为半导体芯片CP2的厚度T2的1/2以上，关于半导体芯片CP1，优选能够使上述长度L1低于半导体芯片CP1的厚度T1的1/2，更为优选的是，能够将上述长度L1设为半导体芯片CP1的厚度T1的1/4以下。由此，如上所述，由于长度L2大，从而半导体芯片CP2与芯片焊盘DP之间的耐压变高，能够抑制或者防止半导体芯片CP2与芯片焊盘DP之间的静电击穿，另一方面，由于长度L1小，从而能够抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。因此，能够提高半导体装置的综合可靠性。
这样，在将容易涂覆到半导体芯片的侧面上的膏型接合材料用作接合材料BD1、BD2的情况下，应用本实施方式的效果极大。
另外，在导电性的接合材料BD1是银(Ag)膏等导电性膏型接合材料的情况下，接合材料BD1容易涂覆到半导体芯片CP1的侧面SM1、SM2、SM3、SM4、边SD1a、SD1b、SD1c、SD1d上，因此存在导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面的可能性。因此，在导电性的接合材料BD1是银(Ag)膏等导电性膏型接合材料的情况下，抑制接合材料BD1涂覆到半导体芯片CP1的侧面SM1、SM2、SM3、SM4、边SD1a、SD1b、SD1c、SD1d上是特别重要的。因此，在接合材料BD1是导电性膏型接合材料的情况下，在步骤S2c中不将接合材料BD1供给到在步骤S2d中将半导体芯片CP1搭载于芯片焊盘DP上时在俯视图中与半导体芯片CP1的四角重叠的位置，这是极为重要的。另外，优选的是，当在步骤S2c中将接合材料BD1供给到芯片焊盘DP上时，使得接合材料BD1不从半导体芯片CP1搭载预定区域鼓出，并使得被供给(配置)了接合材料BD1的区域包含在半导体芯片CP1搭载预定区域中。通过这样做，即使接合材料BD2是容易涂覆到半导体芯片CP1的侧面上的导电性膏型接合材料，也能够抑制该接合材料BD2涂覆到半导体芯片CP1的侧面SM1、SM2、SM3、SM4、边SD1a、SD1b、SD1c、SD1d上。由此，能够可靠地抑制或者防止导电性的接合材料BD1的一部分附着到半导体芯片CP1的正面。
此外，也有作为导电性的接合材料BD1而使用焊锡材料的想法。但是，在使用焊锡材料的情况下，需要设置焊锡回流后的焊剂清洗工序。这意味着组装工序数(制造工序数)的增加。另外，为了确保半导体装置PKG的耐回流性，还需要采用熔点比安装时的回流温度高的富含铅的高熔点焊锡。这意味着与半导体装置PKG的无铅化背道而驰。
如果考虑这些，则作为导电性的接合材料BD1，相比焊锡材料，更优选使用银(Ag)膏等导电性膏型接合材料。通过使用银(Ag)膏等导电性膏型接合材料，与使用焊锡材料的情况下相比，能够实现还抑制组装工序数(制造工序数)并且对环境也友好的半导体装置PKG。
以上，基于其实施方式具体说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，能够在不脱离其主旨的范围内进行各种变更，这自不待言。
标号说明
1 半导体基板
3 p型的半导体区域
4 n+型的半导体区域
5 p+型的半导体区域
6 槽
7 栅极绝缘膜
8 栅极电极
9、11 层间绝缘膜
10、12 插销
13 保护膜
14 开口部
BAT 电源
BD1、BD2 接合材料
BE 背面电极
BW 导线
CLC 控制电路
CP1、CP2 半导体芯片
DP 芯片焊盘
GM 镀银层
KM 界面
LD 引脚
LE 下端
LF 引脚框架
LOD 负载
M1、M2 布线
M1S、M2S 源极布线
MR 密封部
MRa 上表面
MRb 下表面
MRc1、MRc2、MRc3、MRc4 侧面
P1、P2 焊盘电极
P1S 源极用焊盘电极
PKG 半导体装置
Q1 功率MOSFET
Q2 感测MOSFET
REG 调节器
SM1、SM2、SM3、SM4、SM5、SM6、SM7、SM8 侧面
SD1、SD1a、SD1b、SD1c、SD1d 边
SD2、SD2a、SD2b、SD2c、SD2d 边
TL 悬空引脚。

Claims (20)

1.一种半导体装置，具备：
芯片搭载部，具有导电性；
第1半导体芯片，经由具有绝缘性的第1接合材料搭载于所述芯片搭载部上；
第2半导体芯片，经由具有导电性的第2接合材料搭载于所述芯片搭载部上；以及
密封体，将所述芯片搭载部的至少一部分和所述第1半导体芯片、所述第2半导体芯片密封，
所述半导体装置的特征在于，
所述第2半导体芯片具有背面电极，将所述第2半导体芯片的所述背面电极经由所述第2接合材料而与所述芯片搭载部电连接，
所述第1半导体芯片的第1侧面与第2侧面交叉而形成的第1边中的被所述第1接合材料覆盖的部分的第1长度大于所述第2半导体芯片的第3侧面与第4侧面交叉而形成的第2边中的被所述第2接合材料覆盖的部分的第2长度。
2.根据权利要求1所述的半导体装置，还具有：
多根引脚；以及
多根导线，
所述密封体将所述多根引脚各自的一部分和所述多根导线密封，
所述多根导线包括多根第1导线和多根第2导线，所述多根第1导线将所述第1半导体芯片的多个第1焊盘电极与所述多根引脚中的多根第1引脚电连接，所述多根第2导线将所述第2半导体芯片的多个第2焊盘电极与所述多根引脚中的多根第2引脚电连接。
3.根据权利要求1所述的半导体装置，其中，
所述第1长度是所述第1半导体芯片的厚度的1/2以上。
4.根据权利要求3所述的半导体装置，其中，
所述第2长度低于所述第2半导体芯片的厚度的1/2。
5.根据权利要求4所述的半导体装置，其中，
所述第2长度是所述第2半导体芯片的厚度的1/4以下。
6.根据权利要求1所述的半导体装置，其中，
所述第1接合材料的耐压比所述密封体的耐压大。
7.根据权利要求1所述的半导体装置，其中，
所述第1接合材料是绝缘性膏型接合材料。
8.根据权利要求7所述的半导体装置，其中，
所述第2接合材料是导电性膏型接合材料。
9.根据权利要求1所述的半导体装置，其中，
所述第2半导体芯片包括功率晶体管，
所述第1半导体芯片控制所述第2半导体芯片。
10.根据权利要求1所述的半导体装置，其中，
在所述芯片搭载部的上表面的一部分形成有镀银层，
所述第2半导体芯片经由所述第2接合材料搭载于所述芯片搭载部的所述镀银层上，
所述第1半导体芯片经由所述第1接合材料搭载于未形成有所述镀银层的区域的所述芯片搭载部上。
11.一种半导体装置的制造方法，具有以下工序：
(a)工序，在具有导电性的芯片搭载部上经由具有绝缘性的第1接合材料搭载第1半导体芯片，并经由具有导电性的第2接合材料搭载第2半导体芯片；以及
(b)工序，形成将所述芯片搭载部的至少一部分和所述第1半导体芯片、所述第2半导体芯片密封的密封体，
在所述(a)工序中，将所述第1半导体芯片和所述第2半导体芯片并排配置于所述芯片搭载部上，
所述第2半导体芯片具有背面电极，将所述第2半导体芯片的所述背面电极经由所述第2接合材料而与所述芯片搭载部电连接，
所述第1半导体芯片的第1侧面与第2侧面交叉而形成的第1边中的被所述第1接合材料覆盖的部分的第1长度大于所述第2半导体芯片的第3侧面与第4侧面交叉而形成的第2边中的被所述第2接合材料覆盖的部分的第2长度。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述(a)工序包括：
(a1)工序，将所述第1接合材料供给到所述芯片搭载部上；
(a2)工序，在所述(a1)工序后，在所述芯片搭载部上经由所述第1接合材料搭载所述第1半导体芯片；
(a3)工序，将所述第2接合材料供给到所述芯片搭载部上；以及
(a4)工序，在所述(a3)工序后，在所述芯片搭载部上经由所述第2接合材料搭载所述第2半导体芯片。
13.根据权利要求12所述的半导体装置的制造方法，其中，
所述(a3)工序在所述(a2)工序之后进行。
14.根据权利要求13所述的半导体装置的制造方法，其中，
所述(a)工序还包括：
(a5)工序，在所述(a4)工序后，使所述第1接合材料和所述第2接合材料固化。
15.根据权利要求13所述的半导体装置的制造方法，其中，
所述(a)工序还包括：
(a6)工序，在所述(a2)工序后，使所述第1接合材料固化；以及
(a7)工序，在所述(a4)工序后，使所述第2接合材料固化。
16.根据权利要求12所述的半导体装置的制造方法，其中，
在所述(a1)工序中，
将所述第1接合材料还供给到在所述(a2)工序中将所述第1半导体芯片搭载于所述芯片搭载部上时在俯视图中与所述第1半导体芯片的四角重叠的位置。
17.根据权利要求12所述的半导体装置的制造方法，其中，
在所述(a3)工序中，
不将所述第2接合材料供给到在所述(a4)工序中将所述第2半导体芯片搭载于所述芯片搭载部上时在俯视图中与所述第2半导体芯片的四角重叠的位置。
18.根据权利要求17所述的半导体装置的制造方法，其中，
在所述(a3)工序中所述芯片搭载部上的被供给了所述第2接合材料的区域包含于在所述(a4)工序中将所述第2半导体芯片搭载于所述芯片搭载部上时在俯视图中重叠于所述第2半导体芯片的区域中。
19.根据权利要求11所述的半导体装置的制造方法，其中，
所述第1接合材料是绝缘性膏型接合材料。
20.根据权利要求19所述的半导体装置的制造方法，其中，
所述第2接合材料是导电性膏型接合材料。
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