JP2015015335A - 半導体装置 - Google Patents
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Abstract
【課題】電力変換を行うなどの半導体装置のように発熱量の多い大型且つ薄型の半導体素子の組立時の割れを防止し、接合信頼性を向上させるタブ構造を有する半導体装置を提供する。
【解決手段】金属基板3と、金属基板3上に配置された半導体素子1とを備え、金属基板3と半導体素子1の接合部における接合材2の厚みが半導体素子1の中心から外周部にいくほど厚くなるように、金属基板3に凹凸を設けて、熱応力を緩和できると共に、良好な熱伝導を可能とする構成とした。
【選択図】図1
【解決手段】金属基板3と、金属基板3上に配置された半導体素子1とを備え、金属基板3と半導体素子1の接合部における接合材2の厚みが半導体素子1の中心から外周部にいくほど厚くなるように、金属基板3に凹凸を設けて、熱応力を緩和できると共に、良好な熱伝導を可能とする構成とした。
【選択図】図1
Description
本発明は、電力の制御や変換などを行う半導体装置に関する。
近年、地球温暖化や原油価格高騰などにより、省エネルギーに関する開発機運が世界中で広まりつつある。中でも太陽光発電など再生可能エネルギーの利用技術は省エネ社会のキーテクノロジーといわれている。このような再生可能エネルギーの利用技術において、パワー半導体装置は、発電された電力を使用できる電力に変換する装置であり、発電用途以外にも電動機を動かすためのインバータ装置や照明器具への電力供給遮断装置など、さまざまな用途に使用されている。
図11と12は、特許文献1に示された従来の半導体装置に関する図である。図11は、従来の半導体装置の断面図であり、図12は、従来の半導体装置の平面図である。
図11、図12に示すように、従来の半導体装置における半導体素子11は、一方の電極がはんだ材料12により金属部材13に接合され、反対側の電極が金属材質のワイヤー14により接続されることで、素子の両電極が外部端子と接合されている。このとき、この半導体装置は、はんだ接合であるが故に、後工程などの熱ではんだ材料12が再溶融して位置ズレや傾きが生じて、後の電極接合が出来なく可能性がある。そのため、特許文献1では、これを回避するために、半導体素子11の周囲に溝15を設けて、はんだが流れることを防止している。
また、近年、半導体素子は、1つの素子で大電力を流せるようにするために、大型化してきている。さらに、半導体装置は、損失を減らすために、電流が流れている時の抵抗値を減らすべく素子の薄型化が進んできている。また、大電流化に伴う素子の発熱量も大きくなるため、より多くの熱を素子から接合された金属部に伝え、且つ発熱時の熱応力に耐える構造体が望まれている。
しかしながら、本発明者らが検討した結果、半導体素子の大型化により、半導体素子の自己発熱による熱応力が大きくなることがわかった。さらには、その応力は半導体素子の端部で最も大きくなるため、その応力を緩和するために接合材料の厚みを厚くする必要が出てくることがわかった。ところが、接合材料の厚みを厚くすると上部からの荷重に対して変形しやすくなり、半導体素子が薄型化していると、次工程のワイヤーボンディングなどの接合時の衝撃で半導体素子が割れるという不具合が発生する可能性がある。また、半導体素子で発生する熱を効率良く金属基板に熱伝導させるには、接合材料の厚みを薄くする必要がある。したがって、従来の半導体装置の構成では、熱応力を緩和すべく接合材料の厚みを厚くすると共に、半導体素子の割れを回避して良好な熱伝導を可能とすることは困難であった。
前記課題を解決するために、本発明の半導体装置は、基板と、前記基板に接合材を介して接合された半導体素子と、前記半導体素子上に接合された導電路形成配線と、を備え、前記導電路形成配線の接合部の投影面を含む領域における前記半導体素子と前記基板との距離は、前記半導体素子の外周部における前記半導体素子と前記基板との距離より短いことを特徴とする。
本発明により、熱応力を緩和できると共に、良好な熱伝導を可能とする構成を有する半導体装置を提供することが出来る。
以下、本発明の実施の形態について、図面を用いて説明する。なお、以下の説明において、同じ構成には同じ符号を付けて、適宜説明を省略している。
(実施の形態1)
図1は、本発明の実施の形態1にかかる半導体装置の内部構成を示す概略断面図である。
図1は、本発明の実施の形態1にかかる半導体装置の内部構成を示す概略断面図である。
図1に示す半導体素子1は、はんだ材料からなる接合材2を介して、その裏面電極と銅材質などからなる金属基板3とが接合されている。また、半導体素子1は、金やアルミなどの材質で構成されたワイヤー4によって、金属基板3と接合された反対面に位置する電極とが接続されている。また、これらの構成は、エポキシ樹脂などからなる封止樹脂5に封止されることによって保護されている。なお、ワイヤー4は、導電路形成配線の一例であり、代わりに同じ材質のリボンを用いることもできる。また、本発明の半導体装置は、例えば、パワー半導体装置である。また、金属基板3は、基板の一例であり、例えばリードフレームである。
図2は、図1における金属基板3と半導体素子1の接合部分の断面図である。図3は、図1における金属基板3と半導体素子1の接合部分の平面図である。本実施の形態では、半導体素子1にワイヤー4が2本接続される状態で説明する。
本実施の形態の半導体装置では、図2に示すように、金属基板3上に、金属プレス加工やエッチング加工により凸部10を設け、ワイヤー4が接合される部分の直下に配置していることを特徴とする。すなわち、本実施の形態の半導体装置の金属基板3は、ワイヤー4の接合部の投影面を含む領域に、凸部10が形成されたことを特徴とする。さらに言い換えれば、本実施の形態の半導体装置は、ワイヤー4の接合部の投影面を含む領域における金属基板3と半導体素子1との距離(接合材2の厚さ)が、半導体素子1の外周部の投影面における金属基板3と半導体素子1との距離(接合材2の厚さ)よりも、短いことを特徴とする。この凸部10は、図3に示すように、少なくともワイヤー4が半導体素子1の電極に接合している部分と同等かそれ以上の平面領域を有する形状である。なお、ワイヤー4のボンディング位置精度とボンディング後のワイヤー4の変形を考慮すると、ワイヤー4の径およびワイヤー4の接合長さに対して、凸部10の平面領域の大きさを数十ミクロンから数百ミクロン大きくすることが望ましい。凸部10は、例えば、金属基板3に形成された突起である。
また、金属基板3に対する凸部10の高さは、ワイヤー4の太さや半導体素子1の形状で異なるが、例えば、外形サイズが5mmで厚みが70μmの半導体素子に250μmのワイヤーを接合する場合、凸部10の高さは40μmとすることが好ましい。凸部10の金属基板3に対する高さを40μmとすることで、ワイヤー4の下の接合材2の厚みを10μmとし、半導体素子1の外周部の接合材2の厚みを50μmとすることができる。厚みが70μmの半導体素子1に太さが250μmのワイヤー4を接合させたときに半導体素子1が割れないようにするためには、接合材2の厚みは10μm以下が望ましいことが、発明者らの実験により判明している。また、同じ条件で外形サイズが5mmの半導体素子1にワイヤー4を接合させた場合、半導体素子1の外周部における接合材2の厚みを50μm以上とすることで、接合材2にクラックが発生しないことも発明者らの実験と数値解析により判明している。これらの実験等の結果に基づいて、本実施の形態では、ワイヤー4の下における接合材2の厚みが10μm以下となり、半導体素子1の外周部における接合材2の厚みが50μm以上となる構成を実現するために、金属基板3のワイヤー4の下に該当する箇所に、凸部10を設けている。
本実施の形態の半導体装置は、凸部10を備えることによって、半導体素子1のワイヤー4が接合される直下の接合材2の厚みを薄くすることができる。そして、やわらかいはんだ材などからなる接合材2の厚みが薄くなることで、次工程のワイヤーボンディングによる衝撃や荷重による半導体素子1の縦方向の変形量を抑制することで割れを防止することができる。なお、本実施の形態の半導体装置は、図2等に示すようにワイヤー4に対応する中央部にのみ凸部10を形成しているため、半導体素子1の外周部(端部)においては、接合材2の厚みを大きくすることができる。そのため、半導体素子1の外周部においては、半導体素子1から発生する熱によって半導体素子1及び金属基板3の熱膨張差に基づいて発生する半導体素子1端部の応力を、緩和することができる。
続いて、本実施の形態における半導体装置の製造方法を説明する。
先ず、凸部10を形成した金属基板3を用意する。金属基板3には、マスク版を用いたエッチングによるやプレス金型を用いた加工により、凸部10を形成することができる。
次に、接合材2を金属基板3に塗布する。なお、このとき、接合材2と金属基板3の濡れ性および接合力を確保するために、あらかじめ金属基板3上に銀めっきなどの表面処理を施しておくことが好ましい。
次に、接合材2上に、半導体素子1をダイボンド装置などで載置し、押圧部を用いて一定荷重を加えて押圧する。この押圧部を用いた押圧により、接合材2を半導体素子1外周部に向けて押し出し、凸部10とそれ以外の箇所で異なる、所望の接合材2の厚みを確保する。この時、接合材2を流動させることによって、金属基板3に形成された凸部10の隙間に接合材2が充填され、空隙など接合阻害となる要因を排除することができる。
次に、接合材2をリフローなどで加熱して溶融させることで、金属基板3や半導体素子1の電極と拡散接合させる。
次に、半導体素子1と金属基板3とをワイヤー4によるワイヤーボンド工程において接合するが、ワイヤー4を超音波接合させる凸部10上における接合材2の厚みを薄くしているため、超音波や荷重による衝撃に対して半導体素子1の割れを防止することができる。そして、トランスファーモールド法などによる樹脂封止を行うことで、半導体装置が完成する。
(実施の形態2)
図4は、本発明の実施の形態2にかかる半導体装置の内部構成の要部を示す断面図で、図5は図4に対応する平面図である。
図4は、本発明の実施の形態2にかかる半導体装置の内部構成の要部を示す断面図で、図5は図4に対応する平面図である。
本実施の形態では、前述の実施の形態1の半導体装置の金属基板3の代わりに、凸部8を設けた金属基板23を用いること以外は、前述の実施の形態の構成と同様であるため、説明は省略している。金属基板23上の凸部8は、マスク版とエッチングによる形成の他、プレス金型による加工により形成することができる。図5に示すように、本実施の形態では、半導体素子1中心部直下に円形状の凸部8を設けることで、前述の実施の形態1で示したワイヤー4一本一本の下に凸部を形成するのではなく、2本以上のワイヤーによる半導体素子1との接合部をまとめて凸部8を形成することにより、接合材2の塗布時の気泡かみ込みを、さらに抑制することができる。
更に、本実施の形態の変形例として、図6に示す断面図と図7に示す平面図のように、金属基板24の表面から傾斜させるように半導体素子1中心部直下に凸部9を設けることにより、接合材2の塗布時の流れをさらに良くして、段差部にボイドが残りにくくすることができる。
(実施の形態3)
図8〜図10は、本発明の実施の形態3にかかる半導体装置の内部構成の要部を示す図である。
図8〜図10は、本発明の実施の形態3にかかる半導体装置の内部構成の要部を示す図である。
本実施の形態では、前述の実施の形態1、2のように凸部8〜10を形成するのではなく、金属基板25に凹部6を半導体素子1の外形より内側に形成することで、ワイヤー4が接合される部分の直下より半導体素子1の端部直下の接合材2の厚みを大きくすることを特徴とする。金属基板25の凹部6の深さは、例えば40μmとすることで、ワイヤー4直下の接合材2の厚みを10μmとし、半導体素子1の外周部直下の接合材2の厚みを50μmとすることができる。そのため、前述の実施の形態1と同様に、半導体素子1のワイヤーボンディングによる割れ防止と接合材2の応力によるクラック発生を防止することができる。なお、この凹部6の領域は、平面的に外側で半導体素子1の外形部より大きく、内側でワイヤー4が半導体素子1と接合される領域よりも大きいことが必要である。具体的には、半導体素子1を配置する精度が100μm程度であることを考慮して、凹部6の外側寸法を半導体素子1の外形サイズより100μm大きくし、ワイヤーボンディング位置精度を考慮して、凹部6の内側寸法をワイヤー4の接合部分の直下より数十μmから数百μm大きくすることが望ましい。
また、本実施の形態の変形例として、図10に示すように、最も熱応力が大きくなる半導体素子1の4隅であるコーナー部にのみ凹部7を設けた金属基板26を用いることによって、クラックなどによる信頼性低下要因を排除することもできる。
以上の実施の形態1〜3では、接合材にはんだ材料を用いる場合について説明した。しかし、接合材としては、はんだ材料に限らず、銀ペースト材料や焼結させることにより金属と同等の組成となるナノ粒子を含んだペーストなども、使用することができる。また、凸部又は凹部を設ける金属基板は、リードフレームのみならず、セラミック基板などの絶縁材質上に形成された金属配線も使用することができる。また、半導体素子1は、パワーデバイスで代表的な素子であるIGBTの他、ダイオードも適用可能である。
上記の通り、本発明はパワー半導体装置の信頼性を改善するものであり、例えば様々な発電の電力変換を行うパワーコンディショナや、電気自動車、家電など各種モータ駆動制御用のみならず、LEDやレーザーダイオードなど高発熱体の実装など、幅広い用途に利用できるものである。
1 半導体素子
2 接合材
3、23、24、25、26 金属基板
4 ワイヤー
5 封止樹脂
6、7 凹部
8、9、10 凸部
2 接合材
3、23、24、25、26 金属基板
4 ワイヤー
5 封止樹脂
6、7 凹部
8、9、10 凸部
Claims (8)
- 基板と、
前記基板に接合材を介して接合された半導体素子と、
前記半導体素子上に接合された導電路形成配線と、を備え、
前記導電路形成配線の接合部の投影面を含む領域における前記半導体素子と前記基板との距離は、前記半導体素子の外周部における前記半導体素子と前記基板との距離より短い、
半導体装置。 - 前記基板は、前記半導体素子の投影面の外周部を含む領域に凹部が形成された、
請求項1記載の半導体装置。 - 前記凹部は、前記半導体素子の投影面の外周部に沿って、前記半導体素子の全週に形成された、
請求項2記載の半導体装置。 - 前記凹部は、前記半導体素子の4隅に形成された、
請求項2記載の半導体装置。 - 前記基板は、前記導電路形成配線の接合部の投影面を含む領域に凸部が形成された、
請求項1記載の半導体装置。 - 前記凸部は、前記半導体素子の中心部に向かって傾斜した形状である、
請求項5記載の半導体装置。 - 前記接合材が、はんだ材料である、
請求項1から6いずれか1項記載の半導体装置。 - 前記接合材が、導電粒子を含む樹脂成分または金属ナノ粒子の焼結した材料である、
請求項1から6いずれか1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013140449A JP2015015335A (ja) | 2013-07-04 | 2013-07-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013140449A JP2015015335A (ja) | 2013-07-04 | 2013-07-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015015335A true JP2015015335A (ja) | 2015-01-22 |
Family
ID=52436872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013140449A Pending JP2015015335A (ja) | 2013-07-04 | 2013-07-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015015335A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2014141399A1 (ja) * | 2013-03-13 | 2017-02-16 | トヨタ自動車株式会社 | 半導体装置 |
JP2017084921A (ja) * | 2015-10-27 | 2017-05-18 | 三菱マテリアル株式会社 | パワーモジュール |
JP2019197795A (ja) * | 2018-05-09 | 2019-11-14 | 株式会社デンソー | 半導体装置およびその製造方法 |
DE102019218546A1 (de) | 2018-12-05 | 2020-06-10 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
-
2013
- 2013-07-04 JP JP2013140449A patent/JP2015015335A/ja active Pending
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JP7127349B2 (ja) | 2018-05-09 | 2022-08-30 | 株式会社デンソー | 半導体装置およびその製造方法 |
DE102019218546A1 (de) | 2018-12-05 | 2020-06-10 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
US11031324B2 (en) | 2018-12-05 | 2021-06-08 | Mitsubishi Electric Corporation | Semiconductor device |
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