JPH01155633A - 半導体装置 - Google Patents

半導体装置

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JPH01155633A
JPH01155633A JP31416787A JP31416787A JPH01155633A JP H01155633 A JPH01155633 A JP H01155633A JP 31416787 A JP31416787 A JP 31416787A JP 31416787 A JP31416787 A JP 31416787A JP H01155633 A JPH01155633 A JP H01155633A
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conductor
terminals
semiconductor device
board
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Kazuji Yamada
一二 山田
Tasao Soga
太佐男 曽我
Tadahiko Mitsuyoshi
忠彦 三吉
Hironori Kodama
弘則 児玉
Tadao Kushima
九嶋　忠雄
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Hitachi Ltd
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Hitachi Ltd
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子と基板との接続に係り、特に、接続
部に熱応力等が加わる接続部の適用に好適なフレキシブ
ル接続板に関する。
〔従来の技術〕
例えば、シリコンを用いたＬ８工は集積度の増大に伴い
、チップの大形化、端子数の増加が顕著である。これに
伴い、種々の接続法が試みられている。その一つに、電
子情報通信学会創立７０周年記念総合全国大会（昭６２
年）予稿集１ｉ４５９（２−２６５頁）がある。半導体
チップと配線基板間に半田バンプのついたポリイミドフ
ィルムを入れ、バンプを直列に多段接続する方法が提示
されている。この方法により、接続の信頼性が大幅に向
上したと報告されている。
〔発明が解決しようとする問題点〕
一般に、大形−８工は消費電力も多いため放熱を考慮す
る必要がある。また、素子の保護のためにも気密シール
することが好ましい。この２つの条件を満足させるため
には、配線基板上にキャップを設けてチップを封止する
と共に、チップの裏面（配線基板に面した面と逆の面）
を前記キャップに金属的に接続する必要がある。このよ
うに剛性の高い構造にすると、キャップの周辺リング部
と主に接続のための多段半田の線膨張係数の差により、
多段半田パ／グの段積み方向に熱応力が発生し、接続の
信頼性が著しく低下する現象が生ずる。
本発明の目的は、接続部を柔構造とすることにより、放
熱及び素子の保護も可能な接続法を採用した半導体装置
を提供することにある。
〔問題点を解決するための手段〕
本発明を概説すれば、本発明は半導体装置に関する発明
であって、半導体チップ表面のほぼ全面にわ念って外部
接続端子が配置されたチップと、そのチップを固定し、
かつ電気的接続をとるため、チップの端子に＃１ぼ対応
した位置に端子を有する基板とを向い合せて接続する半
導体装置において、両者の端子が、その間に配置した有
機膜中に形成された導体を介して柔構造に接続されてい
ることを特徴とする。
前記目的は、半導体チップと配線基板の間に、金属箔状
導体を有する有機膜を入れ、導体の剛性を弱くすること
によって、チップと基板間の接続を柔構造で実施するこ
とで達成される。
基本的には、半導体テップの外部端子と配線基板の端子
の位置をずらせることによって、端子・端子間に、上記
薄板状金属を入れることで達成できる。なお、該両者の
端子の位置が、チップの表面の鉛直線上からみたとき、
両者の導体の接合領域と重なら表いように配置されてい
るのが好ましい。
また、該導体の少なくとも一端が、電気的に接続された
少なくとも２枚の部材からなシ、チップ側の接続手段と
基板側の接続手段が、それぞれの導体に接続されている
のが好ましい。
更に、該チップ裏面が、熱良導体を介して封止用キャッ
プに固着されているのが好ましい。
そして、該テップを接続する基板が、プリント基板であ
るのが好ましい。
更にまた、該有機膜中に、電気回路部品を形成し、端子
間に接続してもよい。
例えば、導体を有する有機膜に接続されるデバイスが論
理デバイスで、信号を高速に伝達しなければならない場
合がある。そのとき、信号線に定在波が立ったりしない
ように、信号線終端に信号線の特性インピーダンスに実
質的に等しい抵抗をある端子間に接続する必要がある。
そのときに、その抵抗を有機膜中に形成することは、各
種の点で有効である。第１に、抵抗の検査をあらかじめ
接続前にできること、第２に、スペースを有効に活用で
きること、第Ｓに、デバイスに最も近い点に抵抗を接続
することができるため、終端抵抗の効果が最もよく効く
こと等である。
また、有機膜中に形成するのは、上記のような抵抗に限
らず、容量でも可で、更に一般の電気回路で使用される
部品を搭載してもよい。
本発明においては、金属箔状導体がチップと配線基板の
端子間の接続をする。中央部のみ有機膜で支持されてい
るため剛性が小さく、両者の間隔の変動、平面方向の変
位も吸収する作用を持つ。
有機膜は前記金属薄膜の高精度の位置決めに使われる。
〔実施例〕
以下、本発明を実施例によシ更に具体的に説明するが、
本発明はこれら実施例に限定されない。
実施例１ 本発明の１実施例を第１図に示す。すなわち、第１図は
本発明を説明するカットモデル図であシ、符号１は半導
体チップ、２は配線基板、３は導体付有機膜、４は導体
、５はフリンジ部、６は半田ボール、７は基板上の端子
電極、８は有機膜の打抜部を意味する。半導体チップ１
の外部端子２個のみについて図示されている。チップ端
子と配線基板２の端子の接続について、１つの端子に着
目し、実施例の接続法を説明する。実際には半導体、基
板にメタライズ層等があるけれども、本発明の本質には
関係ないため、省略して簡略化しである。
チップ端子は半田ボール６＆と接続される。このとき同
時に、有機膜中に形成された導体４ａにも接続される。
導体４ａの周辺８ａは有機膜が除去されている。この導
体４ａは４ｂと一体構造で、フリンジ部５ａで有機膜に
固定されている。有機膜のはりの部分は幅が狭くねじシ
に対する剛性は小さくしである。次に、導体４ｂと基板
上の端子電極７とは半田ボール６ｂで接続される。この
ようにして、チップと基板の端子は接続される。便宜上
上記説明では半田ボール６ａ及び６ｂは別に接続される
ように述べたが、同時に接続されてもよい。
この構造によれば、デツプと基板が接続されてから、両
者の位置関係が熱などの外乱によって変化したとき、半
田ボール６ａ　、及び６ｂ並びに金属導体４ａ及び４′
ｂ更には有機膜の導体固定部（フリンジ部）　　５ａで
変位を吸収する。このため、従来例のごとく、半田ボー
ルが一列に多段になっていると両者の位置の変化を吸収
する部分が半田のみとなるため、本発明では寿命が著し
く向上した。
実施例２ 本発明の変型実施例の断面図を第２図に示す。
第２図において、符号１〜Ｂは第１図と同義であり、９
はテップ１の表面につけられた絶縁膜、１０はメタライ
ズ層を意味する。第１図との違いは可動導体部４ａ、４
ｂ、ａｔ３．　ｄｉ　　の半田ボールが接続されない面
は有機膜５ａ、５ｂ％５ａ％５（ｌがつけられ念ままに
なっている。この構造では、半田ボール部の変位が大き
くなったとしても、導体裏面が絶縁されているため不必
要な回路とのシートを防ぐことができる効果がある。
実施例３ 他の実施例を第Ｓ図に示す。ｗｃ１図に示した実施例と
の違いは、チップ側を接続する半田ボール６＆が銅又は
金あるいはそれらに対応した金属バンプ６＆′を介して
メタライズ層１０ａＫ熱圧着で一括ボンデイングされて
いるところである。
６ｂ半田ポ一ル部を熱圧着で一括ボンデイングし、６　
ａ１部を半日ボールとしても成シ立つ。
実施例４ 端子接続導体箔４の形状は、半導体チップと基板端子を
接続する時の剛性に強く係わる。ボンディングが十分行
える剛性がありかつ端子間ずれを吸収できる剛性が好ま
しい。−例を第４−１図及び第４−２図に細線導体形状
の平面図として示した。各図において符号１１は補強導
体、１２は端子間接続細線導体部を意味する。
第４−１図は端子間変位ずれを吸収しやすくした導体箔
形状を示す。端子間を接続する端子間接続細線導体部１
２の実質長を長くしたものである。
この形状とすることで、平面内の端子間変位を吸収しや
すくすると同時に、紙面と垂直方向変位の吸収も大幅に
改善できる。
第４−２図は半田ボール付時の剛性を上げ九構造である
。端子間接続細線導体部１２とは反対側になる面に補強
導体１１ａ及び１１ｂを追加した構造である。
これらの構造選択はチップ実装材料によってかわる。
実施例５ 第５図に放熱実装を考慮した実施例を示した。
すなわち第５図はパッケージに適用した例を示す断面図
であり、符号１５はキャップ、１４は半田、１５は半田
材料、１６はチップ封止空間を意味する。第Ｓ図におい
ては、ギャップ１５とテップ１が半田等の良熱伝導材料
で接続されている。キャップと配線基板２の接合は半田
材料１５で行われる。このとき内部空間は真空又は不活
性ガス又はＨｅ　　ガスが封入される。
チップ発熱があると、チップ裏面（図の半田１４に接合
された側）を通シ、キャップ１５に伝熱される。ギャッ
プに放熱フィンが付けてあれば、なお放熱がよくなる。
この構造では、キャップ１３のフレーム部１５ａの熱膨
張のため温度差が生ずると高さ方向に変位が生ずる。チ
ップ１は半田１４でキャツ゛プ１Ｓに固着されている九
め、フレーム１５ｍの動きに応じて上下する。もし、チ
ップの端子が直接配線基板に接続されてｉると前記変位
をすべて半田で吸収しなければならなくなり、接続信頼
性が著しく低下する原因となる。しかし本発明の構造に
よれば、チップ側バンプと基板側バンプが導体４を介し
て接続されているため、変位はその導体で吸収されバン
プまではほとんど伝達されない。したがって、熱抵抗が
小さく、接続の信頼性が高い実装法を提供する。図のよ
うに導体が高さ方向に変位していると図中の左右の変位
に対し剛性が低るため、接続の信頼性が一層向上する。
実施例６ 第６図は、プリント基板１９に直接チップ１を接続した
例〔いわゆるＯ　ＯＢ　（０ｈｌｐ　Ｏｎ　Ｂｏａｒｄ
　）　）を示す断面図である。第６図において符号１７
はヤング率が低い樹脂、１９はプリント基板、２０は銅
接続体を意味する。２０ａ、ｂはプリント基板中に形成
されたスルーホール周辺に１形成された銅接続体である
。チップ保護はヤング率が低い樹脂１７でフーティング
することＫよってなされる。
この実施例ではプリント基板に直接チップを接続できる
ことから実装が非常に簡易になる特徴がある。
実施例７ 第７図は、２層の導体を用いた例の断面図であり、符号
２１は接続部を意味する。第７図において半田バンプは
は埋同じ軸上にあるけれどもそれぞれのバンプは導体ｊ
ａ、　４ｂ、４Ｃ，４ｄで、かつ、４ａ、４１３の接続
部２１ａ、　４ａ、　ａｅＬの接続部２１１）で示した
２枚の導体を接合した部分を通してチップと基板が接続
される。この例ではバンプが同軸上にあシ、フリップテ
ップしやすくなっている。
〔発明の効果〕
本発明によれば、半導体チップの端子接続が柔構造のた
め、接続の信頼性が著しく向上する。
【図面の簡単な説明】
第１図は本発明を説明するカットモデル図、第２図、第
Ｓ図、第５図〜第７図は本発明の一実施例を示す平面図
、第４−１図及び第４−２図は細線導体形状を示す平面
図である。 １：半導体チップ、２：配線基板、５＝導体付有機膜、
４：導体、５：フリンジ部、６：半田ボール、７：基板
上の端子電極、８：有機膜の打抜部、９：テップの表面
につけられた絶縁膜、１０：メタライズ層、１１：補強
導体、１２：端子間接続細線導体部、１５：キャップ、
１４：半田、１５：半田材料、１６：テップ封止空間、
１７：ヤング率が低い樹脂、１９ニブリント基板、２０
：銅接続体 特許出願人　　株式会社日立製作所 代　埋入　中　本　　　、宏 同　　　　　井　　　上　　　　　　昭第１図 第　２　図 第３図 第４−７図 第１１−２図

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップ表面のほぼ全面にわたつて外部接続端
    子が配置されたチップと、そのチップを固定し、かつ電
    気的接続をとるため、チップの端子にほぼ対応した位置
    に端子を有する基板とを向い合せて接続する半導体装置
    において、両者の端子が、その間に配置した有機膜中に
    形成された導体を介して柔構造に接続されていることを
    特徴とする半導体装置。 ２、該両者の端子の位置が、チップの表面の鉛直線上か
    らみたとき、両者の導体の接合領域と重ならないように
    配置されている特許請求の範囲第１項記載の半導体装置
    。 ３、該導体の少なくとも一端が、電気的に接続された少
    なくとも２枚の部材からなり、チップ側の接続手段と基
    板側の接続手段が、それぞれの導体に接続されている特
    許請求の範囲第１項記載の半導体装置。 ４、該チップ裏面が、熱良導体を介して封止用キャップ
    に固着されている特許請求の範囲第１項記載の半導体装
    置。 ５、該チップを接続する基板が、プリント基板である特
    許請求の範囲第１項〜第４項のいずれか１項に記載の半
    導体装置。 ６、該有機膜中に、電気回路部品を形成し、端子間に接
    続されている特許請求の範囲第１項記載の半導体装置。
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Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04164341A (ja) * 1990-10-29 1992-06-10 Nec Corp 半導体集積回路の実装方法
US5347162A (en) * 1989-08-28 1994-09-13 Lsi Logic Corporation Preformed planar structures employing embedded conductors
US5483100A (en) * 1992-06-02 1996-01-09 Amkor Electronics, Inc. Integrated circuit package with via interconnections formed in a substrate
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
JPH0855881A (ja) * 1994-07-07 1996-02-27 Tessera Inc マイクロエレクトロニクス素子の実装構造及びその製造方法
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US5834799A (en) * 1989-08-28 1998-11-10 Lsi Logic Optically transmissive preformed planar structures
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
WO1999016130A1 (en) * 1997-09-22 1999-04-01 Cray Research, Inc. Demountable, compliant area array interconnect
US5915170A (en) * 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
US5959354A (en) * 1994-07-07 1999-09-28 Tessera, Inc. Connection components with rows of lead bond sections
US6054773A (en) * 1997-03-28 2000-04-25 Sony Corporation Semiconductor device and method of manufacturing the same
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6169328B1 (en) 1994-09-20 2001-01-02 Tessera, Inc Semiconductor chip assembly
US6265765B1 (en) 1994-07-07 2001-07-24 Tessera, Inc. Fan-out semiconductor chip assembly
EP1019989A4 (en) * 1997-07-16 2001-07-25 Gen Dynamics Inf Systems Inc INTERMEDIATE PIECES FOR LGA HOUSING
US6361959B1 (en) 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
US6429112B1 (en) 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US6441473B1 (en) * 1997-09-12 2002-08-27 Agere Systems Guardian Corp. Flip chip semiconductor device
WO2003100856A1 (en) * 2002-05-24 2003-12-04 Northrop Grumman Corporation Compliant component for supporting electrical interface component
US6664625B2 (en) * 2002-03-05 2003-12-16 Fujitsu Limited Mounting structure of a semiconductor device
WO2004004004A2 (en) * 2002-07-01 2004-01-08 Molex Incorporated Forming contact arrays on substrates
US6686015B2 (en) 1996-12-13 2004-02-03 Tessera, Inc. Transferable resilient element for packaging of a semiconductor chip and method therefor
US6822320B2 (en) * 1998-07-10 2004-11-23 Tessera, Inc. Microelectronic connection components utilizing conductive cores and polymeric coatings
US6828668B2 (en) 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US6836011B2 (en) 2001-09-07 2004-12-28 Nec Electronics Corporation Semiconductor chip mounting structure with movable connection electrodes
US6870272B2 (en) 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
JP2005528235A (ja) * 2002-05-31 2005-09-22 ノースロップ グラマン コーポレーション 集積回路構成部分に接続されるダイ
US7112879B2 (en) 1995-10-31 2006-09-26 Tessera, Inc. Microelectronic assemblies having compliant layers
US7149422B2 (en) 2001-01-10 2006-12-12 Ip Holdings, Inc. Motion detector camera

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110441A (ja) * 1984-11-02 1986-05-28 ケルンフオルシユングスツエントルム・カールスルーエ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング マイクロエレクトロニツク素子を電気的に接続するための変形可能のマルチ結合の製法
JPS62177934A (ja) * 1986-01-31 1987-08-04 Fuji Electric Co Ltd 半導体装置の実装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110441A (ja) * 1984-11-02 1986-05-28 ケルンフオルシユングスツエントルム・カールスルーエ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング マイクロエレクトロニツク素子を電気的に接続するための変形可能のマルチ結合の製法
JPS62177934A (ja) * 1986-01-31 1987-08-04 Fuji Electric Co Ltd 半導体装置の実装方法

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834799A (en) * 1989-08-28 1998-11-10 Lsi Logic Optically transmissive preformed planar structures
US5347162A (en) * 1989-08-28 1994-09-13 Lsi Logic Corporation Preformed planar structures employing embedded conductors
US5410805A (en) * 1989-08-28 1995-05-02 Lsi Logic Corporation Method and apparatus for isolation of flux materials in "flip-chip" manufacturing
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
JPH04164341A (ja) * 1990-10-29 1992-06-10 Nec Corp 半導体集積回路の実装方法
US5483100A (en) * 1992-06-02 1996-01-09 Amkor Electronics, Inc. Integrated circuit package with via interconnections formed in a substrate
US5801441A (en) * 1994-07-07 1998-09-01 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US7166914B2 (en) 1994-07-07 2007-01-23 Tessera, Inc. Semiconductor package with heat sink
US6429112B1 (en) 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6635553B1 (en) 1994-07-07 2003-10-21 Iessera, Inc. Microelectronic assemblies with multiple leads
JPH0855881A (ja) * 1994-07-07 1996-02-27 Tessera Inc マイクロエレクトロニクス素子の実装構造及びその製造方法
US6361959B1 (en) 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
US5913109A (en) * 1994-07-07 1999-06-15 Tessera, Inc. Fixtures and methods for lead bonding and deformation
US6265765B1 (en) 1994-07-07 2001-07-24 Tessera, Inc. Fan-out semiconductor chip assembly
US5959354A (en) * 1994-07-07 1999-09-28 Tessera, Inc. Connection components with rows of lead bond sections
US6194291B1 (en) 1994-07-07 2001-02-27 Tessera, Inc. Microelectronic assemblies with multiple leads
US6828668B2 (en) 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US6104087A (en) * 1994-07-07 2000-08-15 Tessera, Inc. Microelectronic assemblies with multiple leads
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US6133639A (en) * 1994-09-20 2000-10-17 Tessera, Inc. Compliant interface for semiconductor chip and method therefor
US6870272B2 (en) 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6169328B1 (en) 1994-09-20 2001-01-02 Tessera, Inc Semiconductor chip assembly
US5915170A (en) * 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
US6723584B2 (en) 1994-09-20 2004-04-20 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6525429B1 (en) 1994-09-20 2003-02-25 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6521480B1 (en) 1994-09-20 2003-02-18 Tessera, Inc. Method for making a semiconductor chip package
EP0853816A4 (en) * 1995-09-22 1999-12-22 Tessera Inc CONNECTION OF MULTIPLE MICROELECTRONIC ELEMENTS BY CONDUCTOR DEFORMATION
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US7112879B2 (en) 1995-10-31 2006-09-26 Tessera, Inc. Microelectronic assemblies having compliant layers
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
US6686015B2 (en) 1996-12-13 2004-02-03 Tessera, Inc. Transferable resilient element for packaging of a semiconductor chip and method therefor
US6054773A (en) * 1997-03-28 2000-04-25 Sony Corporation Semiconductor device and method of manufacturing the same
EP1019989A4 (en) * 1997-07-16 2001-07-25 Gen Dynamics Inf Systems Inc INTERMEDIATE PIECES FOR LGA HOUSING
US6441473B1 (en) * 1997-09-12 2002-08-27 Agere Systems Guardian Corp. Flip chip semiconductor device
US6830999B2 (en) * 1997-09-12 2004-12-14 Agere Systems Inc. Method of fabricating flip chip semiconductor device utilizing polymer layer for reducing thermal expansion coefficient differential
WO1999016130A1 (en) * 1997-09-22 1999-04-01 Cray Research, Inc. Demountable, compliant area array interconnect
US6142789A (en) * 1997-09-22 2000-11-07 Silicon Graphics, Inc. Demateable, compliant, area array interconnect
US6822320B2 (en) * 1998-07-10 2004-11-23 Tessera, Inc. Microelectronic connection components utilizing conductive cores and polymeric coatings
US7149422B2 (en) 2001-01-10 2006-12-12 Ip Holdings, Inc. Motion detector camera
US6836011B2 (en) 2001-09-07 2004-12-28 Nec Electronics Corporation Semiconductor chip mounting structure with movable connection electrodes
US7064015B2 (en) 2001-09-07 2006-06-20 Nec Electronics Corporation Semiconductor device and manufacturing method of the same
US6664625B2 (en) * 2002-03-05 2003-12-16 Fujitsu Limited Mounting structure of a semiconductor device
JP2005527980A (ja) * 2002-05-24 2005-09-15 ノースロップ グラマン コーポレーション 電気的インターフェース部品を支持するための追従部品
US7002225B2 (en) * 2002-05-24 2006-02-21 Northrup Grumman Corporation Compliant component for supporting electrical interface component
WO2003100856A1 (en) * 2002-05-24 2003-12-04 Northrop Grumman Corporation Compliant component for supporting electrical interface component
JP2005528235A (ja) * 2002-05-31 2005-09-22 ノースロップ グラマン コーポレーション 集積回路構成部分に接続されるダイ
WO2004004004A3 (en) * 2002-07-01 2004-12-16 Molex Inc Forming contact arrays on substrates
WO2004004004A2 (en) * 2002-07-01 2004-01-08 Molex Incorporated Forming contact arrays on substrates
CN100459114C (zh) * 2002-07-01 2009-02-04 莫列斯公司 在衬底上形成接点阵列的电气装置

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