CN107068642A - 半导体模块 - Google Patents

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Abstract

本发明的半导体模块能够均匀地产生焦耳热，且能够抑制可靠性降低。半导体模块具有：表面上设有栅极电极的多个半导体芯片(400)、输入来自外部的控制信号的栅极端子以及印刷电路板(500)。印刷电路板(500)具有栅极配线层(510)，该栅极配线层(510)将输入栅极端子的控制信号进行分路，并与多个半导体芯片(400)各自的栅极电极导通，并且，栅极配线层(510)的剖面积随着从栅极电极靠近栅极端子而变大。

Description

半导体模块
【技术领域】
本发明涉及半导体模块。
【背景技术】
半导体模块包含多个功率半导体元件，并被用作功率转换装置或者开关装置。例如半导体模块，包含IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal OxideSemiconductor Field Effect Transistor)等的半导体元件并列连接，能够作为开关装置发挥作用。
例如，半导体模块具备：具有绝缘板和分别形成于该绝缘板的表面和背面上的铜箔的绝缘电路板、和配置于绝缘电路板的表面的铜箔上的多个半导体芯片。半导体模块还具有印刷电路板，该印刷电路板的表面和背面上分别形成有图案化的金属层(配线层)，并且与绝缘电路板相对而配置。上述印刷电路板上形成有导电柱，该导电柱与该配线层电连接，并且经由该配线层而与各半导体芯片的栅极电极和源极电极分别导通(例如参照专利文献1)。
在上述半导体模块中，与导电柱电连接的配线层分叉后与各半导体芯片的栅极电极电连接。因此，从外部附加于导电柱上的控制信号，经由该配线层被分别输入各半导体芯片的栅极电极中。
【现有技术文献】
【专利文献】
专利文献1：国际公开第2014/185050号
【发明内容】
【发明所要解决的技术问题】
但是，上述半导体模块的导通控制信号的配线层，从输入控制信号的导电柱至各半导体芯片的栅极电极的配线宽度相同。因此，输入控制信号的导电柱附近的配线层中的电荷密度，高于半导体芯片附近分叉的配线层的电荷密度，电荷密度根据配线层的位置而产生偏差。因此，尤其在以高频进行开关动作的情况下，电荷的移动明显，不同配线层位置处产生的焦耳热不均匀，从而因为热老化而导致可靠性降低。
本发明是鉴于上述问题而完成的，其目的在于提供一种能够抑制不同配线层位置处产生的焦耳热不均匀的半导体模块。
【解决问题的技术方案】
本发明的一个观点所提供的半导体模块具有：表面上设有栅极电极的多个半导体芯片；输入来自外部的控制信号的栅极端子；具有将输入所述栅极端子的所述控制信号进行分导，并导通至多个所述半导体芯片各自的所述栅极电极的栅极配线层的印刷电路板；并且，所述栅极配线层的剖面积随着从所述栅极电极靠近所述栅极端子而变大。
【发明效果】
根据本发明公开的技术，半导体模块能够均匀地产生焦耳热，从而能够抑制可靠性降低。
【附图说明】
图1是第1实施方式的半导体模块的俯视图。
图2是第1实施方式的半导体模块的剖视图。
图3是表示第1实施方式的半导体模块的构成的图(其一)。
图4是表示第1实施方式的半导体模块的构成的图(其二)。
图5是表示第1实施方式的半导体模块的构成的图(其三)。
图6是表示第1实施方式的半导体模块的构成的图(其四)。
图7是表示第1实施方式的半导体模块的构成的图(其五)。
图8是表示第1实施方式的半导体模块的构成的图(其六)。
图9是表示第2实施方式的半导体模块的构成的图。
图10是第2实施方式的半导体模块的印刷电路板的俯视图(表面)。
图11是第2实施方式的半导体模块的印刷电路板的俯视图(背面)。
图12是第2实施方式的半导体模块的印刷电路板的剖视图。
图13是用于说明第3实施方式的半导体模块的印刷电路板的图。
【具体实施方式】
以下，使用附图对实施方式进行说明。
[第1实施方式]
使用图1和图2对第1实施方式的半导体模块进行说明。
图1是第1实施方式的半导体模块的俯视图。
图2是第1实施方式的半导体模块的剖视图。
其中，图2中的(A)是图1的点划线Y1-Y1处的剖视图，图2中的(B)是图1的点划线X1-X1处的剖视图。
如图1和图2所示，非绝缘型的半导体模块100具备漏极板200、配置于漏极板200的表面上的层叠电路板310、以及包含MOSFET的半导体芯片400。
此外，在漏极板200的背面上，形成有横切漏极板200的槽部201、202。此时，半导体芯片400配置于与槽部201、202的外侧对应的漏极板200的表面上。
另外，层叠电路板310由绝缘板311、金属板312、栅极电路板313a以及电路板313b层叠而成。
另外，半导体模块100具有作为电连接半导体芯片400与层叠电路板310的连接部件的印刷电路板500及导电柱501～504。进而，栅极电路板313a上配置有栅极端子330，电路板313b上配置有一对源极端子320。此外，栅极端子330经由栅极支柱部620与栅极触头610连接。另外，栅极触头610由具有导电性的弹性部件构成。
上述半导体模块100的结构的各侧部收容在壳体700中，上部被具有开口601和孔602的盖子600覆盖。此时，栅极触头610和源极端子320从开口601露出，孔602的位置与源极端子320的螺纹孔322的位置对准。
进而，半导体模块100的漏极板200的背面配置有冷却装置800。冷却装置800由热传导出色的金属构成，例如铝、金、银、铜等。上述冷却装置800中内置有冷却管813、823。冷却管813、823中从注水口注入冷却水，并从排水口排出冷却水。冷却管813、823位于半导体芯片400的下部，有助于半导体芯片400的冷却。
在上述半导体模块100中，外部电源(省略图示)的正极连接在冷却装置800的背面，外部电极的负极连接在源极端子320的接触面323上。另外，在半导体模块100中，外部控制端子(省略图示)与栅极触头610连接，从外部控制端子向栅极触头610输入控制信号。
以下，使用图3～图8对上述半导体模块100的各构成详细进行说明。
图3～图8是表示第1实施方式的半导体模块的构成的图。
其中，图3中的(B)是图3的(A)中的点划线Y3-Y3处的剖视图。图5中的(A)是从图4的箭头A观察时的图，图5中的(B)是从图4的箭头B观察时的图。
另外，图7表示形成于印刷电路板500的表面上的栅极配线层510，图8表示形成于印刷电路板500的背面上的源极配线层540。
如图3所示，漏极板200由具有导电性的例如铜等构成。在漏极板200的背面上，形成有横切漏极板200的槽部201、202。
另外，层叠电路板310经由焊锡(省略图示)配置于与槽部201、202之间对应的漏极板200表面的中央部区域中。层叠电路板310具有绝缘板311、金属板312、配置于绝缘板311表面的中心部处的栅极电路板313a、以及将栅极电路板313a包围的电路板313b。
半导体芯片400包含例如作为宽带隙半导体的碳化硅构成的功率MOSFET。半导体芯片400的背面(漏极板200侧)为漏极电极400b，表面为源极电极400b/栅极电极400a。上述半导体芯片400在漏极板200的表面外周边缘部处，例如呈直线状地排列成1列10个。而且，半导体芯片400利用焊锡(省略图示)固定在漏极板200上，漏极板200与漏极电极400c被电连接。
另外，半导体芯片400配置于与漏极板200的各槽部201、202的外侧对应的位置处。而且，从各槽部201、202至外侧的漏极板200的背侧涂敷有复合物(省略图示)，从而冷却效率提高。
接着，如图4和图5所示，一对源极端子320分别配置于层叠电路板310的电路板313b上，且与层叠电路板310的电路板313b电连接。源极端子320呈长方体状，且具备：具有螺纹孔322的阶梯面321和与外部接线端子连接的接触面323。
另外，栅极端子330经由焊锡(省略图示)配置于层叠电路板310的栅极电路板313a上，且与层叠电路板310的栅极电路板313a电连接。栅极端子330上形成有与上述栅极支柱部620嵌合的嵌合孔331。
另外，上述一对源极端子320与栅极端子330相对于层叠电路板310呈一条直线状配置。
接着，如图6至图8所示，半导体芯片400与层叠电路板310(栅极电路板313a和电路板313b(参照图3))之间通过连接部件(印刷电路板500和导电柱501～504)电连接。
如图7所示，印刷电路板500的栅极配线层510形成于绝缘板530的表面上。上述栅极配线层510将导电柱502与导电柱504之间电连接。另外，导电柱504与栅极电路板313a电连接，导电柱502与半导体芯片400(MOSFET)的栅极电极400a电连接。即，栅极端子330与半导体芯片400的栅极电极400a经由栅极配线层510电连接。另外，上述栅极配线层510通过配线部511a、511b、511c、511d、511e、配线部512a、512b、512c、512d、512e、配线部513a、513b以及配线部514构成。
另外，如图7所示，印刷电路板500的源极配线层521、522形成于绝缘板530的表面上。进而，如图8所示，源极配线层540形成于绝缘板530的背面上。上述源极配线层521、522、540将导电柱501与导电柱503之间电连接。另外，导电柱503与电路板313b电连接，导电柱501与半导体芯片400(MOSFET)的源极电极400b电连接。即，源极端子320与半导体芯片400的源极电极400b经由源极配线层521、522电连接。
相对于上述半导体模块100的内部结构，如图1和图2所示，利用壳体700将其周围包围。而且，从上部安装盖子600，使源极端子320和栅极端子330从盖子600的开口601露出，使盖子600的孔602的位置与源极端子320的螺纹孔322的位置对准。另外，使安装有栅极触头610的栅极支柱部620与栅极端子330的嵌合孔331嵌合。由此，得到半导体模块100。进而，在漏极板200的背面上安装冷却装置800。
由此，得到半导体模块100。
接着，再次使用图7对形成于半导体模块100的印刷电路板500上的栅极配线层510进行说明。
如图7所示，栅极配线层510将通过导电柱504连接的栅极电路板313a与通过导电柱502连接的各半导体芯片400的栅极电极400a之间电连接。与栅极电路板313a连接的栅极配线层510，朝向各半导体芯片400的栅极电极400a反复分叉，并分别与各栅极电极400a电连接。
另外，上述栅极配线层510从各半导体芯片400的栅极电极400a至栅极电路板313a的厚度均匀。
另一方面，栅极配线层510的配线部511a、511b、511c、511d、511e分别电连接于邻接的一对半导体芯片400的栅极电极400a之间。上述配线部511a、511b、511c、511d、511e的宽度为宽度w1。
另外，栅极配线层510的配线部512a在配线部511a处朝向半导体芯片400的栅极电极400a分叉，其宽度大于配线部511a的宽度w1，成为与分叉后的配线部511a的宽度w1相加后的宽度w2(＝w1*2)。配线部512b、512c、512d、512e同样在配线部511b、511c、511d、511e处分别朝向半导体芯片400的栅极电极400a分叉，其宽度大于配线部511b、511c、511d、511e的宽度w1，成为与分叉后的配线部511b、511c、511d、511e的宽度w1相加后的宽度w2(＝w1*2)。
另外，栅极配线层510的配线部513a分叉为配线部512a、512b。上述配线部513a的宽度大于配线部512a、512b的宽度w2，成为与分叉后的配线部512a、512b的宽度w2相加后的宽度w3(＝w2*2＝w1*4)。配线部513b也同样分叉为配线部512d、512e，其宽度大于配线部512d、512e的宽度w2，成为与分叉后的配线部512d、512e的宽度w2相加后的宽度w3(＝w2*2＝w1*4)。
另外，栅极配线层510的配线部514分别分叉为配线部513a、512c、513b。上述配线部514的宽度每当配线部513a、512c、513b进行分叉而变窄。即，配线部514的图7中右侧呈与配线部513b相同的宽度w3。另外，配线部514的图7中左侧截止配线部512c分叉为止的宽度为与配线部513a、512c的宽度相加的宽度(w3+w2＝w1*6)。进而，配线部514在配线部512c分叉后的宽度变为与配线部513a相同的宽度w3。
此外，配线部512c是从配线部514分叉出的配线部，进而在配线部511c处朝向半导体芯片400的栅极电极400a分叉，并分别与半导体芯片400的栅极电极400a电连接。上述配线部512c与配线部512a、512b、512d、512e同样在配线部511c与配线部514之间倾斜延伸，且将配线部511c与配线部514之间连接。由此，配线部512c被构成为与配线部512a、512b、512d、512e等长的配线。因此，配线部512c能够将从导电柱504施加的控制信号以与配线部512a、512b、512d、512e相同的定时导通至半导体芯片400的栅极电极400a。
因此，在栅极配线层510中，从导电柱504分别输入的控制信号经由配线部514分叉为配线部513a(宽度w3＝w1*4)、配线部512c(宽度w2＝w1*2)以及配线部513b(宽度w3＝w1*4)。
导通配线部513a的控制信号分叉为配线部512a、512b(宽度w2＝w1*2)，进而在配线部511a、511b(宽度w1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
另一方面，导通配线部512c的控制信号也在配线部511c(宽度w1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
导通配线部513b的控制信号分叉为配线部512d、512e(宽度w2＝w1*2)，进而在配线部511d、511e(宽度w1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
由此，形成于印刷电路板500的绝缘板530的表面上的栅极配线层510与栅极电路板313a电连接，相对于多个半导体芯片400的栅极电极400a反复进行分叉，且与多个半导体芯片400的栅极电极电连接。另外，在栅极配线层510中，例如将配线部511a设为宽度w1时，配线部512a的宽度w2为与从配线部512a分为半导体芯片400的栅极电极400a的两路的配线部511a的宽度w1相加后的宽度(w1*2)。即，当配线部分为两路时，分叉后的配线部的宽度变为原配线部的宽度的一半。由此，栅极配线层510的配线部的宽度每当配线部随着从各半导体芯片400的栅极电极400a靠近栅极电路板131a而合并时，导通控制信号的配线部的剖面积变大。即，在第1实施方式中，配线部的宽度变大。由此，导通栅极配线层510的电荷密度均匀而不受栅极配线层510的位置影响。因此，栅极配线层510中产生的焦耳热也变均匀，能够抑制栅极配线层510中焦耳热异常变高这样的情况。因此，能够抑制半导体模块100的可靠性降低，从而能够实现长寿命化。
另外，如上所述，能够使栅极配线层510的各配线部的宽度达到最佳，因而能够将源极配线层521、522(图7)扩大至最大。因此，源极配线层521、522的输出功率也能够增加至最大。此外，配线部511a的宽度优选为0.1mm以上且1.65mm以下。
[第2实施方式]
在第2实施方式中，例举印刷电路板的栅极配线层的宽度固定而厚度不同的情况为例进行说明。
首先，使用图9对第2实施方式的半导体模块的半导体进行说明。
图9是表示第2实施方式的半导体模块的结构的图。
第2实施方式的半导体模块除了印刷电路板500之外的其他结构与第1实施方式的半导体模块100相同。但是，如图9所示，第2实施方式的半导体模块中半导体芯片400的配置方向与第1实施方式的半导体模块100中半导体芯片400的配置方向(参照图3)不同。
接着，使用图10和图11对第2实施方式的半导体模块所具备的印刷电路板进行说明。
图10是第2实施方式的半导体模块的印刷电路板的俯视图(表面)。
图11是第2实施方式的半导体模块的印刷电路板的俯视图(背面)。
第2实施方式的半导体模块中所利用的印刷电路板900(以及导电柱901～904)，与第1实施方式同样将半导体芯片400与层叠电路板310(栅极电路板313a和电路板313b)之间电连接。
如图10所示，印刷电路板900的栅极配线层910形成于绝缘板930的表面上。上述栅极配线层910将导电柱902与导电柱904之间电连接。另外，导电柱904与栅极电路板313a电连接，导电柱902与半导体芯片400(MOSFET)的栅极电极400a电连接。即，栅极端子330与半导体芯片400的栅极电极400a经由栅极配线层910电连接。另外，上述栅极配线层910由配线部911a、911b、911c、911d、911e、配线部912a、912b、912c、912d、912e、配线部913a、913c、配线部914b以及配线部915构成。
另外，如图10所示，源极配线层921、922、923形成于印刷电路板900的绝缘板930的表面上，如图11所示，源极配线层941、942、943形成于印刷电路板900的绝缘板930的背面上。
上述源极配线层921、922、923、941、942、943将导电柱903与导电柱901之间电连接。另外，导电柱903与电路板313b电连接，导电柱901与半导体芯片400(MOSFET)的源极电极400b电连接。即，电路板313b与半导体芯片400的源极电极400b经由源极配线层921、922、923、941、942、943电连接。
上述第2实施方式的半导体模块与第1实施方式同样,如图1和图2所示，利用壳体700将其周围包围。而且，从上部安装盖子600，使源极端子320和栅极端子330从盖子600的开口601露出，使盖子600的孔602的位置与源极端子320的螺纹孔322的位置对准。另外，使安装有栅极触头610的栅极支柱部620与栅极端子330的嵌合孔331嵌合。由此，得到第2实施方式的半导体模块。进而，如图2所示,在漏极板200的背面上安装冷却装置800。
接着，再次使用图10和图12对形成于第2实施方式的半导体模块的印刷电路板900上的栅极配线层910进行说明。
图12是第2实施方式的半导体模块的印刷电路板的剖视图。
此外,图12中的(A)表示图10的点划线X2-X2处的剖视图，图12中的(B)表示图10的点划线X3-X3处的剖视图，图12中的(C)表示图10的点划线X4-X4处的剖视图，图12中的(D)表示图10的点划线X5-X5处的剖视图。
如图10所示，印刷电路板900的栅极配线层910将通过导电柱904连接的栅极电路板313a与通过导电柱902连接的各半导体芯片400的栅极电极400a之间电连接。与栅极电路板313a连接的栅极配线层910朝向各半导体芯片400的栅极电极400a反复分叉，并分别与各栅极电极400a电连接。
另外，上述栅极配线层910从各半导体芯片400的栅极电极400a至栅极电路板313a为止的宽度均匀。
另一方面，栅极配线层910的配线部911a、911b、911c、911d、911e分别电连接于邻接的一对半导体芯片400的栅极电极400a之间。如图12中的(A)所示，上述配线部911a、911b、911c、911d、911e的厚度为厚度t1。
另外，配线部912a在配线部911a处朝向半导体芯片400的栅极电极400a进行分叉，如图12中的(B)所示，其厚度t2大于配线部911a的厚度t1，成为与分叉后的配线部911a的厚度t1相加后的厚度t2(＝t1*2)。配线部912b、912c、912d、912e同样也分别在配线部911b、911c、911d、911e处朝向半导体芯片400的栅极电极400a进行分叉，其厚度大于配线部911b、911c、911d、911e的厚度t1，成为与分叉后的配线部911b、911c、911d、911e的厚度t1相加后的厚度t2(＝t1*2)。
另外，配线部913a分为配线部912a、912b。如图12中的(C)所示，上述配线部913a的厚度大于配线部912a、912b的厚度t2，成为与分叉后的配线部912a、912b的厚度t2相加后的厚度t3(＝t2*2＝t1*4)。配线部913b同样也分为配线部912d、912e，其厚度大于配线部912d、912e的厚度t2，成为与分叉后的配线部912d、912e的厚度t2相加后的厚度t3(＝t2*2＝t1*4)。
此外，配线部912c在点划线X4-X4附近未分叉，从配线部911c开始延伸而未分叉，其厚度t2(＝t1*2)保持不变。
进而，配线部914b分为配线部912c、913c。如图12中的(D)所示，上述配线部914b的厚度大于配线部912c、913c的厚度，成为分叉后的配线部912c的厚度t2与配线部913c的厚度t3相加后的厚度t4(＝t2+t3＝t1*6)。
此外，配线部915通过导电柱904与栅极电路板313a电连接。上述配线部915在图10中的上部侧和下部侧分别与厚度不同的配线部913a、914b连接。因此，配线部915在图10中上部侧呈与配线部913a相同的厚度t3，在图10中下部侧呈与配线部914b相同的厚度t4。
因此，在栅极配线层910中，从导电柱904分别输入的控制信号经由配线部915分叉至配线部913a(厚度t3＝t1*4)和配线部914b(厚度t4＝t1*6).
导通配线部913a的控制信号分叉为配线部912a、912b(厚度t2＝t1*2)，进而在配线部911a、911b(厚度t1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
另一方面，导通配线部914b的控制信号也分为配线部912c(厚度t2＝t1*2)和配线部913c(厚度t3＝t1*4)。
导通配线部912c的控制信号在配线部911c(厚度t1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
导通配线部913c的控制信号分叉为配线部912d、912e(厚度t2＝t1*2)，进而在配线部911d、911e(厚度t1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
由此，形成于印刷电路板900的表面上的栅极配线层910与栅极电路板313a电连接，相对于多个半导体芯片400的栅极电极400a反复进行分叉，且与多个半导体芯片400的栅极电极电连接。另外，在栅极配线层910中，例如将配线部911a设为厚度t1时，配线部912a的厚度t2为与从配线部912a分叉后的配线部911a的厚度t1相加后的厚度(t1*2)。即，当配线部分为两路时，分叉后的配线部的厚度变为原配线部的厚度的一半。由此，栅极配线层910的配线部的厚度每当配线部随着从各半导体芯片400的栅极电极400a靠近栅极电路板131a而合并时，导通控制信号的配线部的剖面积变大。即，在第2实施方式中，配线部的厚度变大。由此，导通栅极配线层910的电荷密度变均匀，而不受栅极配线层910的位置影响。因此，栅极配线层910中产生的焦耳热也变均匀，能够抑制栅极配线层910中焦耳热异常变高这样的情况。因此，能够抑制第2实施方式的半导体模块的可靠性降低，从而能够实现长寿命化。此外，配线部911a的厚度t1优选为0.1mm以上且1.65mm以下。
[第3实施方式]
在第3实施方式中，例举从多个位置附加控制信号，且栅极配线层的厚度固定而宽度变化的情况为例进行说明。
使用图13对第3实施方式的印刷电路板进行说明。
图13是用于说明第3实施方式的半导体模块的印刷电路板的图。
另外，图13中的(A)表示形成于印刷电路板1000的表面上的栅极配线层1010，图13中的(B)表示形成于印刷电路板1000的背面上的源极配线层1040。
另外，第3实施方式的半导体模块除了印刷电路板500和栅极电路板313a之外的其他构成也与第1实施方式的半导体模块100相同。在第3实施方式的半导体模块中，如下所述，与印刷电路板1000的导电柱1004a、1004b相对应地，在两个位置处设有栅极电路板(省略图示)，且以将该栅极电路板包围的方式设有电路板313b。另外，在第3实施方式的半导体模块中，配置有四个半导体芯片400。
上述第3实施方式的半导体模块中所利用的印刷电路板1000(以及导电柱1001～1003、1004a、1004b)，与第1实施方式同样地将半导体芯片400与层叠电路板310(栅极电路板和电路板313b)之间电连接。
如图13中的(A)所示，栅极配线层1010形成于印刷电路板1000的绝缘板1030的表面上。上述栅极配线层1010将导电柱1004a、1004b与导电柱1002之间电连接。另外，导电柱1004a、1004b分别与两个位置处的栅极电路板电连接，导电柱1002与半导体芯片400(MOSFET)的栅极电极400a电连接。
另外，如图13中的(A)所示，源极配线层1021、1022形成于印刷电路板1000的表面上。如图13中的(B)所示，源极配线层1040形成于印刷电路板1000的背面上。上述源极配线层1021、1022、1040将导电柱1001与导电柱1003之间电连接。另外，导电柱1003与电路板313b电连接，导电柱1001与半导体芯片400(MOSFET)的源极电极400b电连接。
接着，使用图13的(A)对形成于第3实施方式的半导体模块的印刷电路板1000上的栅极配线层1010进行说明。
如图13中的(A)所示，栅极配线层1010将通过导电柱1004a、1004b分别连接的两个位置处的栅极电路板与通过导电柱1002连接的各半导体芯片400的栅极电极400a之间电连接。分别连接于栅极电路板上的栅极配线层1010分别朝向各半导体芯片400的栅极电极400a反复进行分叉，并分别与各栅极电极400a电连接。
另外，上述栅极配线层1010从各半导体芯片400的栅极电极400a(导电柱1002)至栅极电路板(导电柱1004a、1004b)的厚度均匀。
另一方面，栅极配线层1010的配线部1011a、1011b分别与邻接的一对半导体芯片400的栅极电极400a电连接。另外，配线部1011a、1011b的宽度全部为宽度w1。
另外，配线部1012a在配线部1011a处朝向邻接的一对半导体芯片400的栅极电极400a分叉，并分别与半导体芯片400的栅极电极400a电连接。上述配线部1012a的宽度w2大于配线部1011a的宽度w1，成为与配线部1011a的宽度w1相加后的宽度(w2＝w1*2)。配线部1012b同样也在配线部1011b处朝向邻接的一对半导体芯片400的栅极电极400a分叉，并分别与半导体芯片400的栅极电极400a电连接。另外，上述配线部1012b的宽度w2为与配线部1011b的宽度w1相加后的宽度(w2＝w1*2)。
另外，配线部1013分别分为配线部1012a、1012b。上述配线部1013的宽度w3大于配线部1012a、1012b，成为与配线部1012a、1012b的宽度w2相加后的宽度(w3＝w2*2＝w1*4)。
另外，配线部1014a、1014b从配线部1013分叉，并分别与导电柱1004a、1004b电连接。上述配线部1014a、1014b的宽度w4大于配线部1013的宽度，成为配线部1013的宽度w3的一半宽度(w4＝w3*1/2＝w1*2)。
由此，在栅极配线层1010中，从导电柱1004a、1004b分别输入的控制信号导通配线部1014a、1014b，并在配线部1013处合并。因此，配线部1013的宽度w3(＝w1*4)变为与配线部1014a、1014b的各宽度w4(＝w1*2)相加后的宽度。进而，导通配线部1013的控制信号分别分为配线部1012a、1012b。因此，配线部1012a、1012b的宽度w2(＝w1*2)变为配线部1013的宽度w3(＝w1*4)的一半宽度。而且，分别导通配线部1012a、1012b的控制信号分别在配线部1011a、1011b处朝向两个方向进行分叉，并输入半导体芯片400的栅极电极400a中。因此，配线部1011a、1011b的宽度w1变为配线部1012a、1012b的宽度w2(w1*2)的一半。
由此，形成于印刷电路板1000的表面上的栅极配线层1010与两个栅极电路板(导电柱1004a、1004b)电连接，相对于多个半导体芯片400的栅极电极(导电柱1002)反复进行分叉，且与多个半导体芯片400的栅极电极400a电连接。即，栅极配线层1010将两个位置处的栅极电路板(导电柱1004a、1004b)与多个半导体芯片400的栅极电极400a(导电柱1002)之间分别电连接。另外，在栅极配线层1010中，例如将配线部1011a设为宽度w1时，配线部1012a的宽度w2为与从配线部1012a分叉后的配线部1011a的宽度w1相加后的宽度(w1*2)。即，当配线部分为两路时，分叉后的配线部的宽度变为原配线部的宽度的一半。另外，配线部1013(其宽度w3(＝w1*4))在分叉为分别与导电柱1004a、1004b电连接的配线部1014a、1014b时，配线部1014a、1014b的宽度w4(＝w1*2)变为配线部1013的宽度w3的一半宽度。
因此，在栅极配线层1010中，从导电柱1004a、1004b分别输入的控制信号导通配线部1014a、1014b(宽度w4＝w1*2)。
分别导通配线部1014a、1014b的控制信号在配线部1013(宽度w3＝w1*4)处合并。
导通配线部1013的控制信号分叉为配线部1012a、1012b(宽度w2＝w1*2)，进而在配线部1011a、1011b(宽度w1)处分为两路，并分别输入半导体芯片400的栅极电极400a中。
由此，栅极配线层1010的配线部的宽度每当配线部随着从各半导体芯片400的栅极电极400a靠近栅极电路板而合并时，控制信号导通的配线部的剖面积变大,在分别分叉为多个栅极电路板时,配线部的剖面积变小。即，在第3实施方式中，配线部的宽度变大又变小。由此，导通栅极配线层1010的电荷密度变均匀，而不受栅极配线层1010的位置影响。因此，栅极配线层1010中产生的焦耳热也变均匀，能够抑制栅极配线层1010中焦耳热异常变高这样的情况。因此，能够抑制第3实施方式的半导体模块的可靠性降低，从而能够实现长寿命化。此外，配线部1011a的宽度优选为0.1mm以上且1.65mm以下。
在第3实施方式中,例举如第1实施方式那样使栅极配线层1010的宽度不同的情况为例进行了说明,但是,并不限于该情况,也可以如第2实施方式那样使栅极配线层1010的厚度不同。
【符号说明】
100 半导体模块
200 漏极板
201、202 槽部
310 层叠电路板
311 绝缘板
312 金属板
313a 栅极电路板
313b 电路板
320 源极端子
321 阶梯面
322 螺纹孔
323 接触面
330 栅极端子
331 嵌合孔
400 半导体芯片
500 印刷电路板
501、502、503、504 导电柱
510 栅极配线层
511a、511b、511c、511d、511e、512a、512b、512c、512d、512e、513a、513b、514配线部
521、522、540 源极配线层
600 盖子
601 开口
602 孔
700 壳体
800 冷却装置
813、823 冷却管

Claims (8)

1.一种半导体模块，其特征在于，具有：
多个半导体芯片，表面上设有栅极电极，
栅极端子，输入来自外部的控制信号，
印刷基板，具有栅极布线层，所述栅极布线层对输入所述栅极端子的所述控制信号进行分路，并导通至多个所述半导体芯片各自的所述栅极电极，并且，所述栅极布线层的剖面积随着从所述栅极电极靠近所述栅极端子而变大。
2.如权利要求1所述的半导体模块，其特征在于，
所述半导体模块还具有由导体构成的漏极板、和层叠绝缘板和电路板而构成的层叠基板，
所述半导体芯片在表面上还设有源极电极，并且在背面还设有漏极电极，
将来自外部的电流输入所述漏极板的背面，
所述漏极板的表面上配置有多个所述半导体芯片和所述层叠基板，
所述漏极板与所述漏极电极电连接，
所述栅极布线层与所述栅极端子经由所述电路板电连接。
3.如权利要求2所述的半导体模块，其特征在于，
所述电路板上配置有所述栅极端子。
4.如权利要求1至3中任一项所述的半导体模块，其特征在于，
所述栅极布线层的各分路的所述剖面积随着从所述栅极电极靠近所述栅极端子而变大。
5.如权利要求1至4中任一项所述的半导体模块，其特征在于，
所述栅极布线层中，导通所述控制信号的路径的厚度，随着从所述栅极电极靠近所述栅极端子而变厚。
6.如权利要求1至4中任一项所述的半导体模块，其特征在于，
所述栅极布线层中，导通所述控制信号的路径的宽度，随着从所述栅极电极靠近所述栅极端子而变宽。
7.如权利要求5所述的半导体模块，其特征在于，
所述栅极布线层中，靠近所述栅极电极处的导通所述控制信号的路径的厚度在0.1mm以上且1.65mm以下。
8.如权利要求6所述的半导体模块，其特征在于，
所述栅极布线层中，靠近所述栅极电极处的导通所述控制信号的路径的宽度在0.1mm以上且1.65mm以下。
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