DE10229625A1

DE10229625A1 - Halbleitervorrichtung

Info

Publication number: DE10229625A1
Application number: DE2002129625
Authority: DE
Inventors: Kiyoshi Arai; Toshiyuki Furuie
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-01
Filing date: 2002-07-02
Publication date: 2003-05-22
Anticipated expiration: 2022-07-03
Also published as: DE10229625B4; JP3701228B2; JP2003142689A

Abstract

Die vorliegende Erfindung hat sich zum Ziel gesetzt, eine Temperaturverteilung auf einer Schaltungsplatte eines Halbleitereinrichtungsmoduls gleichmäßig zu machen, die Ausbildung des Moduls durch Eliminieren eines Kollektorstrom-Ungleichgewichts zu vereinfachen sowie das Auftreten von fehlerhaften Transistorzuständen aufgrund einer Stromkonzentration zu verhindern. Zu diesem Zweck sind Verbundtransistoren (CT10-CT30) parallel auf einem Leitermuster (P9) angeordnet. Die Verbundtransistoren (CT10-CT30) weisen Gate-Anschlußflächen (GP) auf, die in einer Reihe angeordnet sind und in Richtung auf ein Leitermuster (P91) mit einer kurzen Beabstandung von diesem gelegen sind.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung und insbesondere auf einen Halbleitereinrichtungsmodul, der in einem Leistungs-Inverter verwendbar ist.
Fig. 13 zeigt eine Schaltungskonfiguration eines Halbleitereinrichtungsmoduls 80, der Halbbrückenschaltungen beinhaltet. In Fig. 13 sind Leistungstransistoren T1 und T3, wie zum Beispiel IGBTs (Bipolartransistoren mit isoliertem Gate), in Totempole-Weise zwischen einen Kollektoranschluß C1 und einen Emitteranschluß E2 geschaltet, so daß ein Halbbrücken-Inverter gebildet ist. Die Transistoren T1 und T3 sind umgekehrt parallel zu Dioden zum Zirkulieren von Strom (Freilaufdioden) D1 bzw. D3 geschaltet.
Ein Verbindungspunkt der Transistoren T1 und T3 ist mit einem Ausgangsanschluß OT und mit einem Steueremitteranschluß CE1 verbunden. Der Emitter des Transistors T3 ist mit dem Emitteranschluß E2 und mit einem Steueremitteranschluß CE2 verbunden.
Zwischen den Kollektoranschluß T1 und den Emitteranschluß E2 sind Leistungstransistoren T2 und T4 in Totempole-Weise geschaltet, und zwar umgekehrt parallel zu Freilaufdioden D2 bzw. D4.
Ein Verbindungspunkt der Transistoren T2 und T4 ist mit dem Ausgangsanschluß OT und dem Steueremitteranschluß CE1 verbunden. Der Emitter des Transistors T4 ist mit dem Emitteranschluß E2 und mit dem Steueremitteranschluß CE2 verbunden.
Die Steueremitteranschlüsse CE1 und CE2 werden zum Ansteuern der Transistoren T1 bis T4 verwendet; zum Beispiel kann der Transistor T1 durch Anlegen einer Gate-Emitter-Spannung (von beispielsweise 15 V) zwischen dem Steueremitteranschluß CE1 und einem Gate-Anschluß G1 angesteuert werden.
Die Gates der Transistoren T1 und T2 sind mit dem Gate-Anschluß G1 zusammengeschaltet, so daß die Transistoren T1 und T2 parallel arbeiten. Die Gates der Transistoren T3 und T4 sind mit einem Gate-Anschluß G2 zusammengeschaltet, so daß die Transistoren T3 und T4 parallel arbeiten.
Bei den Transistoren T1 und T2 handelt es sich um Einrichtungen, die zwischen einem Potential an dem Ausgangsanschluß OT als Bezugspotential und dem Kollektorpotential schalten. Bei den Transistoren T3 und T4 handelt es sich um Einrichtungen, die zwischen dem Massepotential als Bezugspotential und dem Potential an dem Ausgangsanschluß OT schalten.
Die Transistoren, die auf der Basis des gleichen Potentials arbeiten, werden somit hier als Transistoren des gleichen Arms bezeichnet. Bei dem vorliegenden Beispiel können die Transistoren T1 und T2 sowie die Transistoren T3 und T4 auch als Transistoren eines P-Arms bzw. als Transistoren eines N-Arms bezeichnet werden.
Fig. 14 zeigt einen Auslegungsplan eines Bausteins des Halbleitereinrichtungsmoduls 80. In Fig. 14 sind Leitermuster P10 und P30 mit rechteckiger Formgebung in einer horizontalen Ebene parallel auf einer rechteckigen Schaltungsplatte BS angeordnet. Ferner ist ein Leitermuster P20 mit L-förmiger Gestalt in einer horizontalen Ebene derart angeordnet, daß es sich in etwa halb um den Außenumfang des Leitermusters P10 herum erstreckt, und außerdem ist ein Leitermuster P40 mit L-förmiger Gestalt in einer horizontalen Ebene derart angeordnet, daß es sich in etwa halb um den Außenumfang des Leitermusters P30 herum erstreckt. Hierbei sind die Leitermuster P20 und P40 rotationssymmetrisch angeordnet.
Auf dem Leitermuster P10 sind die Transistoren T1 und T2 rotationssymmetrisch versetzt angeordnet, und die Freilaufdioden D1 und D2 sind den Transistoren T1 und T2 jeweils benachbart rotationssymmetrisch versetzt angeordnet.
In entsprechender Weise sind auch auf dem Leitermuster P30 die Transistoren T3 und T4 rotationssymmetrisch versetzt angeordnet, und es sind die Freilaufdioden D3 und D4 den Transistoren T3 und T4 jeweils benachbart rotationssymmetrisch versetzt angeordnet.
Der Kollektoranschluß C1 und der Emitteranschluß E2 befinden sich außerhalb von der einen Längsseite der Schaltplatte BS. Der Kollektoranschluß C1 ist dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P10 befindet, und der Emitteranschluß E2 ist dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P30 befindet.
Der Ausgangsanschluß OT ist entlang der anderen Längsseite der Schaltungsplatte BS angeordnet. Der Ausgangsanschluß OT ist entlang der Längsseite derart angeordnet, daß er dem Bereich entspricht, der sich über die Leitermuster P10 und P30 hinweg erstreckt.
Der Steueremitteranschluß CE1 und der Gate-Anschluß G1 befinden sich außerhalb der einen kurzen Seite der Schaltungsplatte BS, auf der sich das Leitermuster P10 befindet, während der Steueremitteranschluß CE2 und der Gate-Anschluß G2 außerhalb von der anderen kurzen Seite der Schaltungsplatte BS vorgesehen sind, auf der sich das Leitermuster P30 befindet.
Der Kollektoranschluß C1 ist mit dem Leitermuster P10 über Leitungsdrähte WR, beispielsweise aus Aluminium, elektrisch verbunden. Die Kollektoren der Transistoren T1 und T2 sowie die Kathoden der Freilaufdioden D1 und D2 befinden sich auf der Seite der unteren Oberfläche derselben, so daß sie dem Leitermuster P10 zugewandt gegenüber liegen, während sich die Emitter der Transistoren T1 und T2 sowie die Anoden der Dioden D1 und D2 auf der Seite der oberen Oberfläche derselben befinden.
Die Emitter der Transistoren T1 und T2 sowie die Anoden der Freilaufdioden D1 und D2 sind mit dem Ausgangsanschluß OT über Leitungsdrähte WR elektrisch verbunden. Die Gates der Transistoren T1 und T2 sind mit dem Leitermuster P20 über Leitungsdrähte WR elektrisch verbunden, so daß sie über das Leitermuster P20 mit dem Gate-Anschluß G1 elektrisch verbunden sind. Der Emitter des Transistors T1 ist auch mit dem Steueremitteranschluß CE1 über einen Leitungsdraht WR elektrisch verbunden.
Der Ausgangsanschluß OT ist mit dem Leitermuster P30 über Leitungsdrähte WR, beispielsweise aus Aluminium, elektrisch verbunden. Die Kollektoren der Transistoren T3 und T4 sowie die Kathoden der Freilaufdioden D3 und D4 sind auf der Seite der unteren Oberfläche derselben vorgesehen, so daß sie dem Leitermuster P30 zugewandt gegenüberliegen, während die Emitter der Transistoren T3 und T4 und die Anoden der Freilaufdioden D3 und D4 auf der Seite der oberen Oberfläche derselben vorgesehen sind.
Die Emitter der Transistoren T3 und T4 sowie die Anoden der Freilaufdioden D3 und D4 sind über Leitungsdrähte WR mit dem Emitteranschluß E2 elektrisch verbunden. Die Gates der Transistoren T3 und T4 sind mit dem Leitermuster P40 über Leitungsdrähte WR elektrisch verbunden, so daß sie durch das Leitungsmuster P40 mit dem Gate-Anschluß G2 elektrisch verbunden sind. Der Emitter des Transistors T4 ist ebenfalls über einen Leitungsdraht WR mit dem Steueremitteranschluß CE2 elektrisch verbunden.
Der Halbleitereinrichtungsmodul 80 weist somit eine Vielzahl von IGBTs an einem einzigen Arm auf, wobei die IGBTs des gleichen Arms, d. h. die Transistoren T1 und T2 sowie die Transistoren T3 und T4, auf den Leitermustern P10 bzw. P30 jeweils rotationssymmetrisch versetzt angeordnet sind.
Dies ist durch die Tatsache bedingt, daß der proportionale Anteil des Leistungsverlustes zwischen dem IGBT und der Freilaufdiode verschieden ist.
Fig. 15 zeigt ein Beispiel von Simulationsresultaten für den Leistungsverlust in dem IGBT und in der Freilaufdiode.
In Fig. 15 ist entlang der horizontalen Achse der Strom (A) aufgetragen, der durch den Arm fließt, während der Leistungsverlust (W) entlang der vertikalen Achse aufgetragen ist. Die Eigenschaften des IGBT sind in einer dicken durchgehenden Linie dargestellt, während die der Freilaufdiode (FWDi) durch die dünne durchgehende Linie dargestellt sind.
Wie aus Fig. 15 ersichtlich, beträgt der Leistungsverlust in dem IGBT bei seinem Maximum das Sechsfache des Leistungsverlusts in der Freilaufdiode. Der IGBT, der einen höheren Leistungsverlust hervorruft, d. h. mehr Wärme erzeugt, bildet somit eine Wärmeerzeugungsquelle.
Der Grund hierfür besteht darin, daß der Transistor in einem Inverter zwar in erster Linie zur Leistungsumwandlung beiträgt, jedoch die mit dem Transistor ein Paar bildende Diode nur während einer Leerlaufperiode des Transistors Kreisstrom, bzw. Strom in einem geschlossenen Stromkreis leitet, woraus ein geringer Leistungsverlust resultiert.
Anstatt einer parallelen Anordnung der IGBTs zum Zusammenfassen der Wärmeerzeugungsquellen werden die IGBTs somit durch abwechselndes Anordnen der IGBTs und der Freilaufdioden versetzt, um die Wärmeerzeugungsquellen zu verteilen und eine Temperaturverteilung auf der Schaltungsplatte BS gleichmäßig zu machen.
Solche abwechselnden Anordnungen der IGBTs und der Freilaufdioden führen jedoch zu einer Situation, in der die Leitermuster keine äquivalente positionsmäßige Beziehung an jedem Chip aufweisen können, und somit ist eine Zwischenverbindungs-Induktivität jedes Chips, der aufgrund des Drahtbondvorgangs eine unterschiedliche Drahtlänge aufweist, nicht einmal in dem gleichen Arm gleichmäßig.
Fig. 16 zeigt anhand eines Beispiels ein Ersatzschaltbild des P-Arms. Wie in Fig. 16 gezeigt, ist eine Zwischenverbindungs-Induktivität WL zwischen jedem der Transistoren T1 und T2, jeder der Freilaufdioden D1 und D2 sowie jedem der Anschlüsse (C1, E1, G1 und OT) vorhanden.
Es sind zum Beispiel nur zwei Induktivitäten WL zwischen dem Kollektor des Transistors T1 und dem Kollektoranschluß C1 vorhanden, während drei Induktivitäten WL zwischen dem Kollektor des Transistors T2 und dem Kollektoranschluß C1 vorhanden sind.
Dies führt zu einem ungleichmäßigen Fließen von Kollektorstrom durch die Transistoren T1 und T2, die beim Schalten parallel arbeiten, so daß eine Lokalisierung des Leistungsverlusts an einen bestimmten Transistor hervorgerufen wird.
Es versteht sich von selbst, daß die vorliegende Zwischenverbindungsinduktivität nicht nur die Induktivität der Leitungsdrähte, sondern auch die Induktivität jeder beliebigen anderen Komponente beinhaltet, die einen Stromweg bildet, wie zum Beispiel die Induktivität der Leitermuster.
Fig. 17 veranschaulicht die Eigenschaften des Kollektorstroms, der bei Schaltvorgängen durch die Transistoren T1 und T2 fließt.
In Fig. 17 ist entlang der horizontalen Achse die Zeit (µs) aufgetragen, während entlang der vertikalen Achse der Kollektorstrom Ic (A) aufgetragen ist. Die Eigenschaften des Transistors T1 sind durch die dünne durchgezogene Linie dargestellt, während die des Transistors T2 durch die dicke durchgezogene Linie dargestellt sind.
Wie aus Fig. 17 ersichtlich ist, hat der Kollektorstrom des Transistors T1 einen höheren Maximalwert als der des Transistors T2, was zu einem Ungleichgewicht beim Kollektorstrom zwischen den Transistoren T1 und T2 führt.
Das Auftreten eines solchen Kollektorstrom-Ungleichgewichts zwischen den Transistoren des gleichen Arms führt zu folgenden Problemen.
Bei der Ausbildung eines Moduls kann die Strombelastbarkeit des Moduls nicht einfach auf einen Wert gesetzt werden, der sich durch Multiplizieren der Strombelastbarkeit eines Transistors für die gleiche Anzahl von parallel geschalteten Transistoren in dem Modul ergibt, sondern sie muß aufgrund des zu erwartenden Stromungleichgewichts auf einen niedrigeren Wert als diesen gesetzt werden.
Wenn bei einem Inverter ein Zwischenphasen-Kurzschluß auftritt, besteht bei dem Kollektorstrom-Ungleichgewicht die Gefahr, daß eine Stromkonzentration an einem bestimmten Transistor hervorgerufen wird und dadurch Fehlerzustände verursacht werden.
Eine Aufgabe der vorliegenden Erfindung besteht darin, die Temperaturverteilung auf einer Schaltungsplatte eines Halbleitereinrichtungsmoduls gleichmäßig zu gestalten, die Ausbildung des Moduls durch Eliminieren eines Kollektorstrom- Ungleichgewichts zwischen Transistoren zu vereinfachen sowie das Auftreten von Fehlerzuständen in Transistoren aufgrund einer Stromkonzentration zu verhindern.
Gelöst wird diese Aufgabe durch eine Halbleitereinrichtung gemäß Anspruch 1.
Gemäß der Erfindung wird eine Halbleitereinrichtung angegeben, die eine Schaltungsplatte, eine Vielzahl von Verbundtransistoren, einen Kollektoranschluß und einen Emitteranschluß aufweist. Die Schaltungsplatte weist ein Leitermuster auf, und die Vielzahl der Verbundtransistoren befindet sich auf einer Hauptfläche des Leitermusters, wobei jeder Verbundtransistor die Struktur sowohl eines Transistors als auch einer Diode aufweist, die elektrisch in umgekehrter paralleler Relation zueinander stehen. Der Kollektoranschluß und der Emitteranschluß sind um die Schaltungsplatte herum bzw. außerhalb von dieser vorgesehen.
Die Vielzahl von Verbundtransistoren weisen jeweils eine erste Hauptelektrode, die sich auf der einen Hauptfläche des Verbundtransistors befindet und sowohl einem Kollektor des Transistors als auch einer Kathode der Diode entspricht, sowie eine zweite Hauptelektrode auf, die sich auf der der einen Hauptfläche entgegengesetzten, anderen Hauptfläche des Verbundtransistors befindet und sowohl einem Emitter des Transistors als auch einer Anode der Diode entspricht.
Die erste Hauptelektrode ist auf der Hauptfläche des Leitermusters flächig angeordnet, wobei das Leitermuster und der Kollektoranschluß sowie die zweite Hauptelektrode und der Emitteranschluß über Leitungsdrähte elektrisch miteinander verbunden sind, wobei die Vielzahl der Verbundtransistoren derart angeordnet ist, daß Zwischenverbindungs-Induktivitäten zwischen den ersten Hauptelektroden und dem Kollektoranschluß sowie zwischen den zweiten Hauptelektroden und dem Emitteranschluß gleichmäßig gemacht werden.
Bei der Halbleitereinrichtung gemäß der vorliegenden Erfindung kann eine lokale Konzentration einer Temperaturverteilung aufgrund eines Unterschieds in dem proportionalen Anteil des Leistungsverlusts zwischen dem Transistor und der Diode verhindert werden, indem eine Vielzahl von Verbundtransistoren verwendet wird, die jeweils sowohl die Struktur des Transistors als auch der Diode aufweisen, die elektrisch in umgekehrt paralleler Relation zueinander stehen, wie dies auch bei separat vorgesehenen Transistoren und Dioden der Fall ist.
Somit braucht die Vielzahl der Verbundtransistoren nicht versetzt auf der Schaltungsplatte vorgesehen zu werden, sondern sie kann derart angeordnet werden, daß ihre jeweiligen Zwischenverbindungs-Induktivitäten zwischen den ersten Hauptelektroden und dem Kollektoranschluß sowie zwischen den zweiten Hauptelektroden und dem Emitteranschluß gleichmäßig werden.
Dies verhindert das Auftreten eines Hauptstrom-Ungleichgewichts und umgeht die Notwendigkeit für eine zusätzliche Berücksichtigung beispielsweise einer Absenkung der Strombelastbarkeit in Erwartung eines Strom-Ungleichgewichts, so daß sich die Ausbildung der Halbleitereinrichtung vereinfacht.
Vorzugsweise sind bei der Halbleitereinrichtung die Vielzahl von Verbundtransistoren Verbundtransistoren des gleichen Arms, die auf der Basis eines gemeinsamen Potentials arbeiten und einander elektrisch parallel geschaltet sind.
Aufgrund der Tatsache, daß bei der Halbleitereinrichtung gemäß der vorliegenden Erfindung die Vielzahl von Verbundtransistoren Verbundtransistoren des gleichen Arms sind, die auf der Basis eines gemeinsamen Potentials arbeiten und einander elektrisch parallel geschaltet sind, läßt sich das Auftreten eines Hauptstrom- Ungleichgewichts zwischen Elementen in dem gleichen Arm verhindern.
Vorzugsweise weist die Vielzahl der Verbundtransistoren bei der erfindungsgemäßen Halbleitereinrichtung einen Verbundtransistor eines ersten Arms, der auf der Basis eines ersten Potentials arbeitet, sowie einen Verbundtransistor eines zweiten Arms auf, der auf der Basis eines zweiten Potentials arbeitet, das niedriger ist als das erste Potential; der Verbundtransistor des ersten Arms und der Verbundtransistor des zweiten Arms bilden bei Verbindung derselben in Reihe eine Inverterschaltung, und eine Auslegung des Kollektoranschlusses und des Emitteranschlusses für den Verbundtransistor des ersten Arms sowie eine Auslegung des Kollektoranschlusses und des Emitteranschlusses für den Verbundtransistor des zweiten Arms sind relativ zueinander symmetrisch vorgesehen.
Aufgrund der Tatsache, daß bei der Halbleitereinrichtung gemäß der vorliegenden Erfindung die Auslegung des Kollektoranschlusses und des Emitteranschlusses für den Verbundtransistor des ersten Arms sowie die Auslegung des Kollektoranschlusses und des Emitteranschlusses für den Verbundtransistor des zweiten Arms in symmetrischer Weise relativ zueinander vorgesehen sind, läßt sich verhindern, daß die Verbundtransistoren des ersten und des zweiten Arms ungleichmäßige Zwischenverbindungs-Induktivitäten aufweisen und ein Hauptstrom- Ungleichgewicht entsteht, so daß das Auftreten von Fehlerzuständen aufgrund einer Stromkonzentration an einem speziellen Transistor selbst bei einem Zwischenphasen-Kurzschluß verhindert wird.
Vorzugsweise besitzen bei der Halbleitereinrichtung die Vielzahl der Verbundtransistoren weiterhin jeweils eine Gate-Anschlußfläche, die sich an einem Rand der zweiten Hauptelektrode befindet und von der zweiten Hauptelektrode elektrisch isoliert ist, und er ist die Vielzahl von Verbundtransistoren derart vorgesehen, daß ihre Gate-Anschlußflächen in einer Reihe angeordnet sind.
Da bei der erfindungsgemäßen Halbleitereinrichtung die Vielzahl der Verbundtransistoren derart vorgesehen ist, daß ihre jeweiligen Gate-Anschlußflächen in einer Reihe angeordnet sind, lassen sich in einfacher Weise eine gleichmäßige Distanz zwischen jeder Gate-Anschlußfläche und dem damit elektrisch verbundenen Leitermuster sowie eine gleichmäßige Zwischenverbindungs-Induktivität erzielen.
Bei der erfindungsgemäßen Halbleitereinrichtung ist die Vielzahl von Verbundtransistoren vorzugsweise derart angeordnet, daß ihre Gate-Anschlußflächen symmetrisch angeordnet sind.
Durch diese symmetrische Anordnung der jeweiligen Gate-Anschlußflächen der Verbundtransistoren der erfindungsgemäßen Halbleitereinrichtung ist eine einfache Bestimmung der Lage des mit den Gate-Anschlußflächen elektrisch verbundenen Leitermusters möglich, so daß in einfacher Weise eine gleichmäßige Zwischenverbindungs-Induktivität erzielt wird.
Vorzugsweise besitzt die Vielzahl von Verbundtransistoren der erfindungsgemäßen Halbleitereinrichtung weiterhin jeweils eine Diode für die Temperaturerfassung, die sich auf der zweiten Hauptelektrode befindet.
Da bei der erfindungsgemäßen Halbleitereinrichtung die Vielzahl von Verbundtransistoren jeweils eine Diode für die Temperaturerfassung auf der zweiten Hauptelektrode aufweist, ermöglichen die Verbundtransistoren eine Temperaturerfassung.
Dies reduziert die Anzahl von Dioden für die Temperaturerfassung sowie die Anzahl von Leitungsdrähten, Anschlüssen und Leitermustern im Vergleich zu getrennt vorgesehenen Transistoren und Dioden, so daß sich die Konfiguration der Halbleitereinrichtung noch weiter vereinfacht.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbeispiels der Erfindung unter Bezugnahme auf die Zeichnungen noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 ein Schaltbild zur Erläuterung einer Schaltungskonfiguration eines Halbleitereinrichtungsmoduls gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 einen Auslegungsplan eines Bausteins des Halbleitereinrichtungsmoduls gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 3 eine Querschnittsdarstellung eines Verbundtransistors mit eingebauter Freilaufdiode;
Fig. 4 einen Konfigurationsplan des Verbundtransistors mit eingebauter Freilaufdiode;
Fig. 5 ein Schaltbild zur Erläuterung einer Schaltungskonfiguration eines weiteren Halbleitereinrichtungsmoduls gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 6 einen Auslegungsplan eines Bausteins des Halbleitereinrichtungsmoduls gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 7 eine Schaltungskonfiguration einer Halbleitereinrichtung mit Halbbrückenschaltungen;
Fig. 8 einen Auslegungsplan eines Bausteins der Halbleitereinrichtung mit Halbbrückenschaltungen;
Fig. 9 ein Blockdiagramm zur Erläuterung einer Konfiguration einer Temperaturerfassungseinrichtung;
Fig. 10 einen Auslegungsplan eines Bausteins eines Halbleitereinrichtungsmoduls, der Verbundtransistoren aufweist, die jeweils mit einer Temperaturerfassungsdiode ausgestattet sind;
Fig. 11 eine Darstellung zur Erläuterung der Plazierung der Temperaturerfassungsdiode auf dem Verbundtransistor;
Fig. 12 eine Darstellung einer Modifizierung des Verbundtransistors;
Fig. 13 ein Schaltbild zur Erläuterung einer Schaltungskonfiguration eines herkömmlichen Halbleitereinrichtungsmoduls;
Fig. 14 einen Auslegungsplan eines Bausteins des herkömmlichen Halbleitereinrichtungsmoduls;
Fig. 15 eine Darstellung eines Beispiels von Simulationsresultaten für den Leistungsverlust in dem IGBT und in der Freilaufdiode;
Fig. 16 eine schematische Darstellung einer Zwischenverbindungs-Induktivität jedes Chips; und
Fig. 17 eine Darstellung der Eigenschaften des Kollektorstroms, der bei Schaltvorgängen durch zwei Transistoren fließt, bei denen Zwischenverbindungs-Induktivitäten nicht gleichmäßig sind.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf bevorzugte Ausführungsformen ausführlich beschrieben.

1. Vorrichtungskonfiguration

Fig. 1 zeigt eine Schaltungskonfiguration eines bevorzugten Ausführungsbeispiels einer Halbleitereinrichtung gemäß der vorliegenden Erfindung, wobei es sich um einen Halbleitereinrichtungsmodul 100 handelt, der eine Vielzahl von Verbundtransistoren CT10, CT20 und CT30 aufweist, die einander in dem gleichen Arm elektrisch parallel geschaltet sind.
Bei den Verbundtransistoren CT10, CT20 und CT30 handelt es sich um Leistungstransistoren, wie zum Beispiel IGBTs mit eingebauten Freilaufdioden, die umgekehrt parallel zu den Leistungstransistoren geschaltet sind.
In Fig. 1 sind die Verbundtransistoren CT10 bis CT30 zwischen einem Kollektoranschluß C1 und einem Emitteranschluß E1 elektrisch parallel geschaltet. Die Gates der Verbundtransistoren CT10 bis CT30 sind mit einem Gate-Anschluß G1 zusammengeschaltet, so daß die Verbundtransistoren CT10 bis CT30 parallel arbeiten.
Die Emitter der Verbundtransistoren CT10 bis CT30 sind mit dem Emitteranschluß E1 sowie mit einem Steueremitteranschluß CE1 verbunden.
Der Steueremitteranschluß CE1 wird zum Ansteuern der Verbundtransistoren CT10 bis CT30 verwendet; zum Beispiel können die Verbundtransistoren CT10 bis CT30 durch Anlegen einer Gate-Emitter-Spannung (von beispielsweise 15 V) zwischen dem Steueremitteranschluß CE1 und dem Gate-Anschluß G1 angesteuert werden.
Fig. 2 zeigt einen Auslegungsplan eines Bausteins des Halbleitereinrichtungsmoduls 100. In Fig. 2 befindet sich auf einer Schaltungsplatte BS1 mit rechteckiger Gestalt in einer horizontalen Ebene ein Leitermuster P9 mit ähnlicher Formgebung wie die Schaltungsplatte BS1.
Außerdem ist ein in einer horizontalen Ebene L-förmiges Leitermuster P91 vorgesehen, das sich entlang des Außenumfangs des Leitermusters P9 erstreckt. Dabei ist das Leitermuster P91 derart angeordnet, daß sich seine Hauptachse längs der einen langen Seite der Schaltungsplatte BS1 erstreckt.
Auf dem Leitermuster P9 sind die Verbundtransistoren CT10 bis CT30 parallel zueinander angeordnet. Die Verbundtransistoren CT10 bis CT30 besitzen eine rechteckige Formgebung in einer horizontalen Ebene und weisen jeweils eine Gate-Anschlußfläche GP an einem Rand auf ihrer oberen Hauptfläche auf.
Die Verbundtransistoren CT10 bis CT30 sind derart angeordnet, daß ihre Gate-Anschlußflächen GP parallel zu der Hauptachse des Leitermusters P91 ausgefluchtet sind sowie in Richtung auf das Leitermuster P91 mit einer kurzen Distanz von diesem angeordnet sind.
Der Kollektoranschluß C1 befindet sich außerhalb der einen langen Seite der Schaltungsplatte BS1, auf der sich die Hauptachse des Leitermusters P91 befindet. Der Kollektoranschluß C1 ist dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P9 befindet.
Der Emitteranschluß E1 befindet sich außerhalb von bzw. an der Außenseite von der anderen langen Seite der Schaltungsplatte BS1. Der Emitteranschluß E1 ist dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P9 befindet.
Der Steueremitteranschluß CE1 und der Gate-Anschluß G1 befinden sich außerhalb der einen kurzen Seite der Schaltungsplatte BS1, auf der sich die Nebenachse des Leitermusters P91 befindet.
Der Kollektoranschluß C1 ist mit dem Leitermuster P9 über Leitungsdrähte WR beispielsweise aus Aluminium elektrisch verbunden. Die Kollektoren der Verbundtransistoren CT10 bis CT30 (einschließlich der Kathoden der eingebauten Freilaufdioden) befinden sich auf der Seite der unteren Oberfläche derselben, so daß sie dem Leitermuster P9 zugewandt gegenüberliegen, während sich ihre Emitter (einschließlich der Anoden der eingebauten Freilaufdioden) auf der Seite ihrer oberen Oberfläche befinden.
Die Emitter der Verbundtransistoren CT10 bis CT30 sind über Leitungsdrähte WR mit dem Emitteranschluß E1 elektrisch verbunden, ihre Gate-Anschlußflächen GP sind über Leitungsdrähte WR mit dem Leitermuster P91 elektrisch verbunden, und das Leitermuster P91 ist über einen Leitungsdraht WR mit dem Gate- Anschluß G1 elektrisch verbunden. Der Emitter des Verbundtransistors CT10 ist ferner über einen Leitungsdraht WR mit dem Steueremitteranschluß CE1 elektrisch verbunden.
Der Kollektoranschluß C1 und der Emitteranschluß E1 erstrecken sich an der Schaltungsplatte BS1 über ein nicht gezeigtes isolierendes Gehäuse hinaus, das die Schaltungsplatte BS1 umschließend vorgesehen ist, und sind mit externen Vorrichtungen verbunden. Dasselbe gilt für die anderen Anschlüsse, wie zum Beispiel den Steueremitteranschluß CT1 und den Gate-Anschluß G1.
Unter Bezugnahme auf die Fig. 3 und 4 wird nun eine Konfiguration eines Verbundtransistors mit eingebauter Freilaufdiode beschrieben.
Fig. 3 zeigt eine Querschnittskonfiguration eines Verbundtransistors CT mit eingebauter Freilaufdiode. Wie in Fig. 3 gezeigt, weist der Verbundtransistor CT einen p-leitenden Basisbereich 8, der in der oberen Hauptfläche eines n-leitenden Siliziumsubstrats 1 ausgebildet ist, sowie eine Vielzahl von Graben-Gate-Elektroden 11 auf, die den p-leitenden Basisbereich 8 in Tiefenrichtung durchsetzend parallel zueinander ausgebildet sind.
In der Oberfläche des p-leitenden Basisbereichs 8 sind zwischen jeder der Gate- Elektroden 11 p-leitende Halbleiterbereiche 12 in selektiver Weise ausgebildet, die eine relativ hohe Konzentration an p-leitenden Dotierstoffen enthalten. Die p- leitenden Halbleiterbereiche 12 sind zur Herstellung guter elektrischer Verbindungen zwischen dem p-leitenden Basisbereich 8 und den Emitterelektroden 19 vorgesehen.
Ferner sind n-leitende Emitterbereiche 9, die eine relativ hohe Konzentration an n-leitenden Dotierstoffen enthalten, die p-leitenden Halbleiterbereiche 12 zwischen sich schließend ausgebildet. Die n-leitenden Emitterbereiche 9 sind derart konfiguriert, daß sie mit einer nicht gezeigten Gate-Isolierschicht in Berührung treten, die in den Oberflächen der Gate-Elektroden 11 ausgebildet ist. Auf diese Weise bildet das Siliziumsubstrat 1 eine n-leitende Basisschicht des IGBT.
Die Emitterelektroden 19 sind derart ausgebildet, daß sie sich auf einem Teil der Oberflächen der n-leitenden Emitterbereiche 9 erstrecken.
Ein Bereich, der den p-leitenden Basisbereich 8, die n-leitenden Emitterbereiche 9, sowie die Gate-Elektroden 11 beinhaltet, wird im folgenden als "Zellenbereich 2TC" bezeichnet.
Ferner sind eine Vielzahl p-leitender Halbleiterbereiche 28 mit Floating-Potential konzentrisch um den Zellenbereich 2TC ausgebildet und bilden einen Feldentlastungsringbereich 2TG. Die Strukturen des Zellenbereichs 2TC und des Feldentlastungsringbereichs 2TG werden allgemein als Emitterstruktur 2 bezeichnet.
Eine n-leitende Pufferschicht 3 ist auf der gesamten unteren Hauptfläche des Siliziumsubstrats 1 ausgebildet. In der Hauptfläche der n-leitenden Pufferschicht 3 ist eine p-leitende Kollektorschicht 4 selektiv derart ausgebildet, daß sie im großen und ganzen dem Bereich entspricht, in dem der p-leitende Basisbereich 8 (d. h. der Zellenbereich 2TC) ausgebildet ist, und n-leitende Kathodenbereiche 6 sind in einer Distanz von der p-leitenden Kollektorschicht 4 selektiv derart ausgebildet, daß sie die p-leitende Kollektorschicht 4 umschließen.
Ferner ist eine Kollektorelektrode 5 in Kontakt mit der n-leitenden Pufferschicht 3, der p-leitenden Kollektorschicht 4 und den n-leitenden Kathodenbereichen 6 ausgebildet.
Im Betrieb des Verbundtransistors CT sind zwei Stromwege (a) und (b) vorhanden. Bei dem Stromweg (a) handelt es sich um den Weg des Stroms, den dieser durch eine Freilaufdiode nimmt, die aus Emitterelektroden 19, den p-leitenden Halbleiterbereichen 12, dem p-leitenden Basisbereich 8, dem Siliziumsubstrat 1 (n-leitende Basisschicht), der n-leitenden Pufferschicht 3, den n-leitenden Kathodenbereichen 6 sowie der Kollektorelektrode 15 gebildet ist.
Bei dem Stromweg (b) handelt es sich um den Stromfließweg durch einen IGBT, der aus der Kollektorelektrode 5, der p-leitenden Kollektorschicht 4, der n-leitenden Pufferschicht 3, der n-leitenden Basisschicht 1, dem p-leitenden Basisbereich 8, den n-leitenden Emitterbereichen 9 sowie den Emitterelektroden 19 gebildet ist.
Bei dem Verbundtransistor CT mit einer derartigen Konfiguration wird dann, wenn sich die Gate-Elektrode 11 auf einem Aus-Potential befindet und eine positive Spannung an die Kollektorelektrode 5 (in bezug auf die Emitterelektrode) angelegt wird, die Spannung an einem pn-Übergang zwischen dem p-leitenden Basisbereich 8 und der n-leitenden Basisschicht 1 aufrecht erhalten, und der Strom wird durch eine Verarmungsschicht abgesperrt.
Wenn sich andererseits die Gate-Elektrode 11 auf einem Ein-Potential befindet und eine positive Spannung an die Kollektorelektrode 5 angelegt wird, so fließt der Strom den Stromweg (b) entlang, und der Transistor arbeitet als IGBT.
Beim Anlegen einer negativen Spannung an die Kollektorelektrode 5 fließt kein Strom den Stromweg (b) entlang, sondern dieser fließt aufgrund eines pn-Übergangs, der durch die p-leitende Kollektorschicht 4 und die n-leitende Pufferschicht 3 gebildet ist, den Stromweg (a) entlang; der Transistor arbeitet somit als Diode.
In Fig. 4 ist ein Konfigurationsplan des Verbundtransistors CT bei Betrachtung desselben von der Seite der Emitterelektrode in Fig. 4 dargestellt. Wie in Fig. 4 gezeigt, ist der Verbundtransistor CT auf einem rechteckigen Substrat ausgebildet, wobei der rechteckige Feldentlastungsringbereich den rechteckigen Zellenbereich 2TC umschließt. Ferner ist ein n-leitender Halbleiterbereich 27 mit floatendem Potential den Feldentlastungsringbereich umschließend ausgebildet.
Der Zellenbereich 2TC weist eine Vielzahl von Gate-Leitungen GL auf, die parallel zueinander angeordnet sind, und die Ränder der Gate-Leitungen GL sind mit einem Gate-Ringbereich GR verbunden, der den äußeren Rand des Zellenbereichs 2TC bildet. Somit liegen die Gate-Leitungen GL alle auf einem gemeinsamen Potential. Ferner sind die Gate-Anschlußflächen GP selektiv vorgesehen, um elektrische Verbindungen zwischen den Gate-Leitungen GL und externen Vorrichtungen herzustellen.
Ein Spalt zwischen den jeweiligen Gate-Leitungen GL ist mit der Emitterelektrode 19 bedeckt, die wiederum von einer oberen Emitterelektrode 190 überdeckt ist, um eine elektrische Verbindung zwischen jeder der Emitterelektroden 19 herzustellen. In Fig. 4 ist ein Teil der oberen Emitterelektrode 190 aus Gründen der Klarheit weggelassen.
Die Querschnittskonfiguration des in Fig. 3 gezeigten Verbundtransistors CT entspricht einem Querschnitt entlang der Linie A-A der Fig. 4, und bei den in Fig. 3 dargestellten Gate-Elektroden 11 handelt es sich nur um einige der Vielzahl von Gate-Elektroden 11, die vertikal entlang der Länge der Gate-Leitungen GL angeordnet sind.
Der Konfigurationsplan der in Fig. 2 gezeigten Verbundtransistoren CT10 bis CT30 ist geringfügig verschieden von dem der Fig. 4, jedoch handelt es sich im wesentlichen um den gleichen insofern, als die Diode und der IGBT abwechselnd in einem einzigen Chip arbeiten. Durch Leistungsverlust erzeugte Wärme erhöht somit die Chiptemperaturen insgesamt, so daß es somit niemals zu einer ungleichmäßigen Temperaturverteilung kommt.
Durch einfaches Anordnen der Verbundtransistoren CT10 bis CT30 in etwa in dem Zentrum der Schaltungsplatte BS1, wie dies in Fig. 2 gezeigt ist, läßt sich somit eine ungleichmäßige Temperaturverteilung auf der Schaltungsplatte BS1 verhindern.

2. Funktions- und Wirkungsweise

Wie vorstehend beschrieben, kann durch die Verwendung der Verbundtransistoren CT10 bis CT30 jeweils mit eingebauter Freilaufdiode als IGBTs der Halbleitereinrichtungsmodul 100 eine ungleichmäßige Temperaturverteilung aufgrund einer Differenz in dem proportionalen Anteil des Leistungsverlustes in den IGBTs und in den Freilaufdioden verhindern, so daß die Notwendigkeit einer versetzten Anordnung der IGBTs auf der Schaltungsplatte umgangen wird.
Somit kann jeder Chip derart angeordnet werden, daß er eine äquivalente positionsmäßige Beziehung zu jedem Leitermuster aufweist; somit wird die Zwischenverbindungs-Induktivität jedes Chips wenigstens im dem gleichen Arm gleichmäßig.
Zum Beispiel sind in Fig. 2 die Längen der Leitungsdrähte WR, die den Emitteranschluß E1 und die Emitter der Verbundtransistoren CT10 bis CT30 elektrisch verbinden, gleich, und die Längen der Stromwege von dem Kollektoranschluß C1 durch die Leitungsdrähte WR und das Leitermuster P9 zu jedem der Verbundtransistoren CT10 bis CT30 sind ebenfalls gleich.
Solche gleichmäßigen Zwischenverbindungs-Induktivitäten verhindern das Auftreten eines Kollektorstrom-Ungleichgewichts zwischen jedem Transistor wenigstens in dem gleichen Arm und vermeiden die Notwendigkeit einer zusätzlichen Berücksichtigung beispielsweise einer Absenkung der Strombelastbarkeit des Moduls in Erwartung eines Strom-Ungleichgewichts, so daß die Ausbildung des Moduls vereinfacht wird.
Ferner verhindert die Verwendung der vorstehend beschriebenen Verbundtransistoren in einem Inverter selbst bei Auftreten eines Zwischenphasen-Kurzschlusses das Auftreten von Fehlerzuständen aufgrund einer Stromkonzentration an einem bestimmten Transistor.

3. Exemplarische Anwendung bei einem Inverter

Im folgenden wird ein aus Verbundtransistoren gebildeter Inverter unter Bezugnahme auf die Fig. 5 und 6 erläutert.
Fig. 5 zeigt eine Schaltungskonfiguration eines Halbleitereinrichtungsmoduls 200 mit Halbbrückenschaltungen. In Fig. 5 sind Verbundtransistoren CT1 und CT3 in Totempole-Weise zwischen den Kollektoranschluß C1 und den Emitteranschluß E2 geschaltet, so daß eine Halbbrückenschaltung gebildet ist.
Ein Verbindungspunkt der Verbundtransistoren CT1 und CT3 ist mit dem Ausgangsanschluß OT und mit dem Steueremitteranschluß CE1 verbunden. Der Emitter des Verbundtransistors CT3 ist mit dem Emitteranschluß E2 und mit dem Steueremitteranschluß CE2 verbunden.
Ferner sind Verbundtransistoren CT2 und CT4 in Totempole-Weise zwischen den Kollektoranschluß C1 und den Emitteranschluß E2 geschaltet, so daß ein Halbbrückeninverter gebildet ist.
Ein Verbindungspunkt der Verbundtransistoren CT2 und CT4 ist mit dem Ausgangsanschluß OT und mit dem Steueremitteranschluß CE1 verbunden. Der Emitter des Verbundtransistors CT4 ist mit dem Emitteranschluß E2 und dem Steueremitteranschluß CE2 verbunden.
Die Verbundtransistoren CT1 und CT2 können auch als Transistoren des P-Arms bezeichnet werden, und die Verbundtransistoren CT3 und CT4 können als Transistoren des N-Arms bezeichnet werden.
Der Ausgangsanschluß OT ist sowohl ein Emitteranschluß für die Verbundtransistoren des P-Arms als auch ein Kollektoranschluß für die Verbundtransistoren des N-Arms.
Die Gates der Verbundtransistoren CT1 und CT2 sind mit dem Gate-Anschluß G1 zusammengeschaltet, so daß die Verbundtransistoren CT1 und CT2 parallel arbeiten. Die Gates der Verbundtransistoren CT3 und CT4 sind mit dem Gate-Anschluß G2 zusammengeschaltet, so daß die Verbundtransistoren CT3 und CT4 parallel arbeiten.
Die Verbundtransistoren CT1 und CT2 sind Einrichtungen, die zwischen einem Potential an dem Ausgangsanschluß als Bezugspotential und dem Kollektorpotential schalten. Die Verbundtransistoren CT3 und CT4 sind Einrichtungen, die zwischen dem Massepotential als Bezugspotential und dem Potential an dem Ausgangsanschluß OT schalten.
Fig. 6 zeigt einen Auslegungsplan eines Bausteins des Halbleitereinrichtungsmoduls 200. In Fig. 6 sind Leitermuster P1 und P2 mit rechteckiger Formgebung in einer horizontalen Ebene auf einer rechteckigen Schaltungsplatte BS2 parallel zueinander angeordnet.
Ein in der horizontalen Ebene C-förmiges Leitermuster P11 ist derart angeordnet, daß es sich in etwa halb um den Außenumfang des Leitermusters P1 herum erstreckt, und ein in der horizontalen Ebene C-förmiges Leitermuster P21 ist derart ausgebildet, daß es sich in etwa halb um den Außenumfang des Leitermusters P2 herum erstreckt. Dabei sind die Leitermuster P11 und P21 rotationssymmetrisch angeordnet.
Auf dem Leitermuster P1 sind die Verbundtransistoren CT1 und CT2 parallel zueinander angeordnet. Die Verbundtransistoren CT1 und CT2 besitzen in der horizontalen Ebene eine rechteckige Gestalt und weisen jeweils eine Gate-Anschlußfläche GP an einem Rand an einer langen Seite ihrer oberen Hauptfläche auf.
Die Verbundtransistoren CT1 und CT2 sind derart angeordnet, daß sich ihre Gate-Anschlußflächen GP jeweils in der Nähe von einem Endes des C-förmigen Leitermusters P11 befinden und sich ihre jeweiligen Längsseiten, an denen die Gate-Anschlußflächen GP nicht ausgebildet sind, einander gegenüberliegen.
In ähnlicher Weise sind auf dem Leitermuster P2 die Verbundtransistoren CT3 und CT4 parallel zueinander angeordnet. Die Verbundtransistoren CT3 und CT4 weisen in der horizontalen Ebene einr rechteckige Gestalt auf und besitzen jeweils eine Gate-Anschlußfläche GP an einem Rand an der einen Längsseite ihrer oberen Hauptfläche.
Die Verbundtransistoren CT3 und CT4 sind derart angeordnet, daß sich ihre Gate-Anschlußflächen GP jeweils in der Nähe von einem Ende des C-förmigen Leitermusters P21 befinden und ihre jeweiligen Längsseiten, an denen die Gate-Anschlußflächen GP nicht ausgebildet sind, einander gegenüberliegen.
Der Kollektoranschluß C1 und der Emitteranschluß E2 befinden sich außerhalb der einen langen Seite der Schaltungsplatte BS2. Der Kollektoranschluß C1 ist dabei dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P1 befindet, und der Emitteranschluß E2 ist dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P2 befindet.
Der Ausgangsanschluß OT befindet sich außerhalb von der anderen langen Seite der Schaltungsplatte BS2. Der Ausgangsanschluß OT ist entlang dieser Längsseite dem Bereich entsprechend ausgebildet, der sich über die Länge der Leitermuster P1 und P2 erstreckt.
Der Steueremitteranschluß CE1 und der Gate-Anschluß G1 befinden sich außerhalb von der einen kurzen Seite der Schaltungsplatte BS2, auf der sich das Leitermuster P1 befindet, während sich der Steueremitteranschluß CE2 und der Gate-Anschluß G2 außerhalb von der anderen kurzen Seite der Schaltungsplatte BS2 befinden, auf der das Leitermuster P2 angeordnet ist.
Der Kollektoranschluß C1, der Emitteranschluß E1 und der Ausgangsanschluß OT erstrecken sich an der Schaltungsplatte BS2 über ein nicht gezeigtes isolierendes Gehäuse hinaus, das die Schaltungsplatte BS2 umschließend vorgesehen ist, und sind mit externen Vorrichtungen verbunden. Das gleiche gilt für die anderen Anschlüsse.
Der Kollektoranschluß C1 ist über Leitungsdrähte WR beispielsweise aus Aluminium mit dem Leitermuster P1 elektrisch verbunden. Die Kollektoren der Verbundtransistoren CT1 und CT2 (einschließlich der Kathoden der eingebauten Freilaufdioden) befinden sich auf der Seite der unteren Oberfläche derselben und sind dem Leitermuster P1 zugewandt gegenüberliegend angeordnet, während sich die Emitter (einschließlich der Anoden der eingebauten Freilaufdioden) auf der Seite ihrer oberen Oberfläche befinden.
Die Emitter der Verbundtransistoren CT1 und CT2 sind über Leitungsdrähte WR mit dem Ausgangsanschluß OT elektrisch verbunden. Die Gates der Verbundtransistoren CT1 und CT2 sind über Leitungsdrähte WR mit dem Leitermuster P11 elektrisch verbunden, so daß sie durch das Leitermuster P11 mit dem Gate-Anschluß G1 elektrisch verbunden sind. Der Emitter des Verbundtransistors CT1 ist ferner über einen Leitungsdraht WR mit dem Steueremitteranschluß CE1 elektrisch verbunden.
Der Ausgangsanschluß OT ist mit dem Leitermuster P2 über Leitungsdrähte WR beispielsweise aus Aluminium elektrisch verbunden. Die Kollektoren der Verbundtransistoren CT3 und CT4 (einschließlich der Kathoden der eingebauten Freilaufdioden) sind auf der Seite der unteren Oberfläche derselben ausgebildet und dem Leitermuster P2 zugewandt gegenüberliegend angeordnet, während ihre Emitter (einschließlich der Anoden der eingebauten Freilaufdioden) auf der Seite ihrer oberen Oberfläche vorgesehen sind.
Die Emitter der Verbundtransistoren CT3 und CT4 sind über Leitungsdrähte WR mit dem Emitteranschluß E2 elektrisch verbunden. Die Gates der Verbundtransistoren CT3 und CT4 sind über Leitungsdrähte WR mit dem Leitermuster P21 elektrisch verbunden, so daß sie durch das Leitermuster P21 mit dem Gate- Anschluß G2 elektrisch verbunden sind. Der Emitter des Verbundtransistors CT4 ist ferner über einen Leitungsdraht WR mit dem Steueremitteranschluß CE2 elektrisch verbunden.
Auf diese Weise kann bei den Invertern, die aus den Verbundtransistoren gebildet sind, jeder Chip derart positioniert werden, daß er eine äquivalente positionsmäßige Beziehung zu jedem Leitermuster aufweist; die Zwischenverbindungs-Induktivität jedes Chips zumindest in demselben Arm wird somit gleichmäßig.

4. Weitere Vorteile der Verwendung von Verbundtransistoren

Während das vorstehend beschriebene bevorzugte Ausführungsbeispiel zeigt, daß die Verwendung der Verbundtransistoren den Effekt hat, daß eine ungleichmäßige Temperaturverteilung auf der Schaltungsplatte verhindert wird, bringt die Verwendung der Verbundtransistoren auch den Vorteil einer weiteren Vereinfachung der Konfiguration des Moduls mit sich.
Fig. 7 zeigt eine Schaltungskonfiguration eines Halbleitereinrichtungsmoduls 90 mit einer Halbbrückenschaltung. In Fig. 7 sind Schaltungstransistoren T11 und T12, wie zum Beispiel IGBTs, in Totempole-Weise zwischen den Kollektoranschluß C1 und den Emitteranschluß E2 geschaltet, so daß eine Halbbrückenschaltung gebildet ist. Die Transistoren T11 und T12 sind umgekehrt parallel zu den Freilaufdioden D11 bzw. D12 geschaltet.
Ein Verbindungspunkt der Transistoren T11 und T12 ist mit dem Ausgangsanschluß OT und mit dem Steueremitteranschluß CE1 verbunden. Der Emitter des Transistors T12 ist mit dem Emitteranschluß E2 und mit dem Steueremitteranschluß CE2 verbunden.
Die Transistoren T11 und T12 sind mit Temperaturerfassungsdioden X1 bzw. X3 ausgestattet. Die Kathode und die Anode der Temperaturerfassungsdiode X1 sind mit einem Kathodenanschluß K1 bzw. einem Anodenanschluß A1 verbunden, während die Kathode und die Anode der Temperaturerfassungsdiode X3 mit einem Kathodenanschluß K3 bzw. einem Anodenanschluß A3 verbunden sind.
Die Freilaufdioden D11 und D12 sind mit Temperaturerfassungsdioden X2 bzw. X4 ausgestattet. Die Kathode und die Anode der Temperaturerfassungsdiode X2 sind mit einem Kathodenanschluß K2 bzw. einem Anodenanschluß A2 verbunden, während die Kathode und die Anode der Temperaturerfassungsdiode X4 mit einem Kathodenanschluß K4 bzw. einem Anodenanschluß A4 verbunden sind.
Die Temperaturerfassungsdioden X1 bis X4 dienen zum Erfassen von Temperaturanstiegen, die in Verbindung mit anormalen Betriebszuständen der IGBTs und der Freilaufdioden entstehen, sowie zum Zurückführen von solcher Information zu einem Steuersystem für die IGBTs und die Freilaufdioden, um dadurch das Auftreten von ernsthaften Fehlerzuständen zu verhindern.
Fig. 8 zeigt einen Auslegungsplan eines Bausteins des Halbleitereinrichtungsmoduls 90. In Fig. 8 sind Leitermuster P50 und P60 mit rechteckiger Formgebung in einer horizontalen Ebene parallel zueinander auf einer rechteckigen Schaltungsplatte BS3 angeordnet.
Ein in der horizontalen Ebene L-förmiges Leitermuster P51 erstreckt sich längs des Außenumfangs des Leitermusters P50, und ein Leitermuster P56 ist mit der Hauptachse des Leitermusters P51 ausgefluchtet vorgesehen. Ferner sind Leitermuster P52, P53, P54 und P55 in einer Linie innenseitig von der Hauptachse des Leitermusters P51 vorgesehen.
Ein in der horizontalen Ebene L-förmiges Leitermuster P61 ist entlang des Außenumfangs des Leitermusters P60 vorgesehen, und ein Leitermuster P66 ist mit der Hauptachse des Leitermusters P61 ausgefluchtet vorgesehen. Ferner sind Leitermuster P62, P63, P64 und P65 in einer Linie innenseitig von der Hauptachse des Leitermusters P61 angeordnet.
Dabei sind die Leitermuster P51 bis P56 sowie die Leitermuster P61 bis P66 jeweils rotationssymmetrisch zueinander angeordnet.
Der Transistor T11 und die Freilaufdiode D11 befinden sich auf dem Leitermuster P50, und die Temperaturerfassungsdioden X1 und X2 sind auf der oberen Hauptfläche des Transistors T11 bzw. der Freilaufdiode D11 angeordnet.
In ähnlicher Weise sind der Transistor T12 und die Freilaufdiode D12 auf dem Leitermuster P60 vorgesehen, und die Temperaturerfassungsdioden X3 und X4 sind auf der oberen Hauptfläche des Transistors T12 bzw. der Freilaufdiode D12 angeordnet.
Die Transistoren T11 und T12 sind zueinander versetzt angeordnet, wobei dies auch für die Freilaufdioden D11 und D12 gilt.
Der Kollektoranschluß C1 und der Emitteranschluß E2 befinden sich außerhalb von einer Seite der Schaltungsplatte BS3. Der Kollektoranschluß C1 ist dabei dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P50 befindet, und der Emitteranschluß E2 ist dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P60 befindet.
Der Ausgangsanschluß OT ist außerhalb von derjenigen Seite der Schaltungsplatte BS3 angeordnet, die der Seite gegenüberliegt, auf der der Kollektoranschluß C1 und der Emitteranschluß C2 vorgesehen sind. Der Ausgangsanschluß OT ist dabei entlang der Seite entsprechend einem Bereich vorgesehen, der sich über die Leitermuster P50 und P50 erstreckt.
Bei Betrachtung von dem Ende des Kollektoranschlusses C1 her sind der Gate- Anschluß G1, der Kathodenanschluß K1, der Anodenanschluß A1, der Steueremitteranschluß CE1, der Kathodenanschluß K2 und der Anodenanschluß A2 in dieser Reihenfolge an der Außenseite von einer Seite der Schaltungsplatte BS3 entlang von einer Längsseite des Leitermusters P50 vorgesehen.
Bei Betrachtung von dem Ende des Emitteranschlusses E2 her sind der Anodenanschluß A4, der Kathodenanschluß K4, der Steueremitteranschluß CE2, der Anodenanschluß A3, der Kathodenanschluß K3 und der Gate-Anschluß G2 in dieser Reihenfolge außerhalb von einer Seite der Schaltungsplatte BS3 entlang von einer Längsseite des Leitermusters P60 angeordnet.
Der Kollektoranschluß C1 ist über Leitungsdrähte WR beispielsweise aus Aluminium mit dem Leitermuster P50 verbunden. Der Emitter des Transistors T11 und die Anode der Freilaufdiode D11 sind über Leitungsdrähte WR mit dem Ausgangsanschluß OT elektrisch verbunden.
Das Gate des Transistors T11 ist über Leitungsdrähte WR mit dem Leitermuster P51 elektrisch verbunden, so daß es durch das Leitermuster P51 mit dem Gate- Anschluß G1 elektrisch verbunden ist. Der Emitter des Transistors T11 ist über das Leitermuster P56 auch mit dem Steueremitteranschluß CE1 elektrisch verbunden.
Die Kathode und die Anode der Temperaturerfassungsdiode X1 auf dem Transistor T11 sind durch die Leitermuster P52 und P53 mit dem Kathodenanschluß K1 bzw. dem Anodenanschluß A1 elektrisch verbunden. Die Kathode und die Anode der Temperaturerfassungsdiode X2 auf der Freilaufdiode D11 sind durch die Leitermuster P54 und P55 mit dem Kathodenanschluß K2 bzw. dem Anodenanschluß A2 elektrisch verbunden.
Der Ausgangsanschluß OT ist über Leitungsdrähte WR, beispielsweise aus Aluminium, mit dem Leitermuster P60 elektrisch verbunden. Der Emitter des Transistors T12 und die Anode der Freilaufdiode D12 sind über Leitungsdrähte WR mit dem Emitteranschluß E2 elektrisch verbunden.
Das Gate des Transistors T12 ist über einen Leitungsdraht WR mit dem Leitermuster P61 elektrisch verbunden, so daß es durch das Leitermuster P61 mit dem Gate-Anschluß G2 elektrisch verbunden ist. Der Emitter des Transistors T12 ist durch das Leitermuster P66 auch mit dem Steueremitteranschluß CE2 elektrisch verbunden.
Die Kathode und die Anode der Temperaturerfassungsdiode X3 auf dem Transistor T12 sind durch die Leitermuster P62 und P63 mit dem Kathodenanschluß K3 bzw. dem Anodenanschluß A3 elektrisch verbunden. Die Kathode und die Anode der Temperaturerfassungsdiode X4 auf der Freilaufdiode D12 sind durch die Leitermuster P64 und P65 mit dem Kathodenanschluß K4 bzw. dem Anodenanschluß A4 elektrisch verbunden.
Bei dem Halbleitereinrichtungsmodul 90 sind somit der Transistor T11 und die Freilaufdiode D11 separat auf dem Leitermuster P50 vorgesehen, und die Temperaturerfassungsdioden X1 und X2 befinden sich auf der oberen Hauptfläche des Transistors T11 bzw. der Freilaufdiode D11. Ferner sind der Transistor T12 und die Freilaufdiode D12 separat auf dem Leitermuster P60 vorgesehen, und die Temperaturerfassungsdioden X3 und X4 befinden sich auf der oberen Hauptfläche des Transistors T12 bzw. der Freilaufdiode D12.
Dies macht einen Leitungsdraht, ein Leitermuster sowie einen Anschluß für jede der Temperaturerfassungsdioden X1 bis X4 erforderlich, so daß die Konfiguration des Moduls komplizierter wird.
Ferner erfordert dies auch eine der Anzahl von Temperaturerfassungsdioden entsprechende Anzahl von Detektionseinrichtungen. Eine solche Steigerung der Anzahl von Temperaturerfassungsdioden führt zu einer Erhöhung der Anzahl von Erfassungseinrichtungen, so daß viel Platz für solche Erfassungseinrichtungen erforderlich wird.
Fig. 9 zeigt ein Beispiel einer Erfassungseinrichtung, die an den Temperaturerfassungsdioden X1 und X2 angebracht ist. Wie in Fig. 9 gezeigt, sind die Anoden und die Kathoden der Temperaturerfassungsdioden X1 und X2 mit einem Verstärker F3 bzw. F4 verbunden, und die Ausgänge der Verstärker F3 und F4 sind auf Erfassungsschaltungen F5 bzw. F6 geführt.
Die Eingänge der Verstärker F3 und F4 sind jeweils mit Konstantstromversorgungen F1 und F2 verbunden, die Konstantstrom auf der Basis einer Energieversorgungsspannung VD zuführen.
Die Erfassungsschaltungen F5 und F6 haben die Funktion, Rauschen aus den Ausgangssignalen der Verstärker F3 und F4 zu entfernen und ein vorbestimmtes Signal bei einem vorbestimmten Schwellenwert abzugeben. Die Ausgangssignale der Erfassungsschaltungen F5 und F6 werden einem ODER-Gatter F7 zugeführt, so daß wenigstens eine der Temperaturerfassungsdioden X1 und X2 bei Erfassung von Temperaturanomalitäten beispielsweise ein Alarmsignal erzeugt.
Auf diese Weise sind verschiedene Komponenten für die Temperaturerfassung erforderlich, und es ist in angemessener Weise Platz für diese Komponenten notwendig, selbst wenn diese außerhalb des Moduls vorgesehen sind.
Die Verwendung der Verbundtransistoren kann jedoch die Anzahl der Temperaturerfassungsdioden reduzieren und somit die Konfiguration des Moduls weiter vereinfachen.
Fig. 10 zeigt einen Auslegungsplan eines Bausteins eines Halbleitereinrichtungsmoduls 300, der Verbundtransistoren aufweist, die jeweils mit einer Temperaturerfassungsdiode ausgestattet sind.
In Fig. 10 sind Leitermuster P3 und P4 mit rechteckiger Formgebung in einer horizontalen Ebene parallel zueinander auf einer rechteckigen Schaltungsplatte BS4 angeordnet. Ferner sind Leitermuster P31, P32, P33 und P34 entlang der einen Längsseite des Außenumfangs des Leitermusters P3 ausgefluchtet vorgesehen.
Ferner sind Leitermuster P41, 42, P43 und P44 längs der einen Längsseite des Außenumfangs des Leitermusters P4 ausgefluchtet vorgesehen.
Ein Verbundtransistor CT5 befindet sich auf dem Leitermuster P3, und eine Temperaturerfassungsdiode X10 ist auf der oberen Hauptfläche des Verbundtransistors CT5 angeordnet.
Der Verbundtransistor CT5 weist in der horizontalen Ebene eine rechteckige Gestalt auf und besitzt eine Gate-Anschlußfläche GP an einem Rand entlang der einen Längsseite der oberen Hauptfläche.
Der Verbundtransistor CT5 ist derart angeordnet, daß seine Gate-Anschlußfläche GP in unmittelbarer Nähe zu dem Leitermuster P33 angeordnet ist.
Ein Verbundtransistor CT6 ist auf dem Leitermuster P4 angeordnet, und eine Temperaturerfassungsdiode X20 befindet sich auf der oberen Hauptfläche des Verbundtransistors CT6. Der Verbundtransistor CT6 besitzt eine rechteckige Formgebung in der horizontalen Ebene und weist eine Gate-Anschlußfläche GP an einem Rand entlang der einen Längsseite der oberen Hauptfläche auf.
Der Verbundtransistor CT6 ist derart angeordnet, daß sich seine Gate-Anschlußfläche GP in unmittelbarer Nähe zu dem Leitermuster P43 befindet.
Der Kollektoranschluß C1 und der Emitteranschluß E2 befinden sich außerhalb von einer Seite der Schaltungsplatte BS4 parallel zu einer der kurzen Seiten der Leitermuster P3 bzw. P4. Der Kollektoranschluß P1 ist dabei dem Bereich entsprechend angeordnet, in dem sich das Leitermuster P3 befindet, während der Emitteranschluß E2 dem Bereich entsprechend angeordnet ist, in dem sich das Leitermuster P4 befindet.
Der Ausgangsanschluß OT befindet sich außerhalb der anderen Seite der Schaltungsplatte BS4 parallel zu den anderen kurzen Seiten der Leitermuster P3 und P4. Der Ausgangsanschluß OT ist dabei entlang der Seite einem Bereich entsprechend ausgebildet, der sich über die Leitermuster P3 und P4 erstreckt.
Der Ausgangsanschluß OT ist außerhalb von der Seite der Schaltungsplatte BS4 angeordnet, die der Seite entgegengesetzt ist, auf der sich der Kollektoranschluß C1 und der Emitteranschluß E2 befinden. Der Ausgangsanschluß OT erstreckt sich dabei die Seite entlang über einen Bereich, der dem Bereich entspricht, über den sich die Leitermuster P3 und P4 erstrecken.
Der Verbundtransistor CT5 kann auch als Transistor des P-Arms bezeichnet werden, und der Verbundtransistor CT6 kann als Transistor des N-Arms bezeichnet werden.
Der Ausgangsanschluß OT ist sowohl ein Emitteranschluß für den Verbundtransistor des P-Arms als auch ein Kollektoranschluß für den Verbundtransistor des N- Arms.
Bei Betrachtung von dem Ende des Kollektoranschlusses C1 her sind der Kathodenanschluß K1, der Anodenanschluß A1, der Gate-Anschluß G1 und der Steueremitteranschluß CE1 in dieser Reihenfolge an der Außenseite von einer Seite der Schaltungsplatte BS4 entlang von einer Längsseite des Leitermusters P3 angeordnet.
Bei Betrachtung von dem Ende des Emitteranschlusses E2 her sind der Steueremitteranschluß CE2, der Gate-Anschluß G2, der Anodenanschluß A2 und der Kathodenanschluß K2 in dieser Reihenfolge an der Außenseite der anderen Seite der Schaltungsplatte BS4 entlang der einen Längsseite des Leitermusters P4 vorgesehen.
Der Kollektoranschluß C1 ist über Leitungsdrähte WR, beispielsweise aus Aluminium, mit dem Leitermuster P3 elektrisch verbunden. Der Emitter des Verbundtransistors CT5 ist über einen Leitungsdraht WR mit dem Ausgangsanschluß OT elektrisch verbunden.
Das Gate des Verbundtransistors CT ist über einen Leitungsdraht WR mit dem Leitermuster P33 elektrisch verbunden, so daß es durch das Leitermuster P33 mit dem Gate-Anschluß G1 elektrisch verbunden ist. Der Emitter des Verbundtransistors CT5 ist durch das Leitermuster P34 auch mit dem Steueremitteranschluß CE1 elektrisch verbunden.
Die Kathode und die Anode der Temperaturerfassungsdiode X10 auf dem Verbundtransistor CT5 sind durch die Leitermuster P31 und P32 mit dem Kathodenanschluß K1 bzw. dem Anodenanschlulß A1 elektrisch verbunden.
Der Ausgangsanschluß OT ist über Verbindungsdrähte WR, beispielsweise aus Aluminium, mit dem Leitermuster P4 elektrisch verbunden. Der Emitter des Verbundtransistors CT6 ist über einen Verbindungsdraht WR mit dem Emitteranschluß E2 elektrisch verbunden.
Das Gate des Verbundtransistors CT6 ist über einen Leitungsdraht WR mit dem Leitermuster P43 elektrisch verbunden, so daß es durch das Leitermuster P43 mit dem Gate-Anschluß G2 elektrisch verbunden ist. Der Emitter des Verbundtransistors CT6 ist durch das Leitermuster P44 auch mit dem Steueremitteranschluß CE2 elektrisch verbunden.
Die Kathode und die Anode der Temperaturerfassungsdiode X20 auf dem Verbundtransistor CT6 sind durch die Leitermuster P41 und P42 mit dem Kathodenanschluß K3 bzw. Anodenanschluß A3 elektrisch verbunden.
Auf diese Weise wird durch die Verwendung der Verbundtransistoren CT3 und CT4 die Notwendigkeit für Temperaturerfassungsdioden zur Verwendung bei der Erfassung der Temperaturen in den Freilaufdioden eliminiert. Dies führt zu einer Reduzierung der Anzahl von Leitungsdrähten WR, Anschlüssen und Leitermustern, so daß die Konfiguration des Moduls weiter vereinfacht wird.
Im folgenden wird die Plazierung der Temperaturerfassungsdioden unter Bezugnahme auf Fig. 11 beschrieben, wobei als Beispiel die Temperaturerfassungsdiode X10 genommen wird, die auf dem Verbundtransistor CT5 plaziert ist.
Fig. 11 zeigt eine Schnittansicht des Verbundtransistors CT5 in Fig. 10, in der dargestellt ist, daß eine Kollektorelektrode CD (erste Hauptelektrode) in flächiger Berührung auf dem Leitermuster P3 angeordnet ist und die Temperaturerfassungsdiode X10 auf einer Emitterelektrode ED (zweite Hauptelektrode) unter Zwischenschaltung eines Isolators ZL angeordnet ist.
Bei den mit der Temperaturerfassungsdiode X10 verbundenen Leitungsdrähten kann es sich um dünnere Golddrähte anstatt der Leitungsdrähte WR aus Aluminium handeln.
In dem Bereich, in dem sich die Gate-Anschlußfläche GP befindet, ist schematisch dargestellt, daß sich die Gate-Anschlußfläche GP durch die Emitterelektrode ED in den Chip hinein erstreckt, wobei ein Teil der Emitterelektrode ED entfernt ist. Es versteht sich von selbst, daß die Gate-Anschlußfläche GP von der Emitterelektrode ED elektrisch isoliert ist.

5. Weiteres Beispiel von Verbundtransistoren

Während der vorstehend unter Bezugnahme auf die Fig. 3 und 4 beschriebene Verbundtransistor CT sowohl die Struktur einer Freilaufdiode als auch die Struktur eines IGBT aufweist, wobei der gesamte Chip abwechselnd als IGBT und als Diode arbeitet, kann die Konfiguration desselben beispielsweise in der in Fig. 12 dargestellten Weise derart ausgebildet sein, daß IGBT-Bereiche IG und Diodenbereiche FW in einander abwechselnder Weise in einer Matrix angeordnet sind, die nach Art von Quadraten eines Schachbrettmusters ausgebildet ist. Eine solche Konfiguration kann ebenfalls eine lokale Konzentration einer Temperaturverteilung auf der Schaltungsplatte verhindern.

Claims

1. Halbleitereinrichtung, die folgendes aufweist:
eine Schaltungsplatte (BS1, BS2, BS4) mit einem Leitermuster;
eine Vielzahl von Verbundtransistoren (CT1-CT6, CT10-CT30), die auf einer Hauptfläche des Leitermusters angeordnet sind und jeweils Strukturen sowohl eines Transistors als auch einer Diode aufweisen, die elektrisch in umgekehrt paralleler Relation zueinander stehen;
einen um die Schaltungsplatte (BS1, BS2, BS4) herum angeordneten Kollektoranschluß (C1, OT); und
einen um die Schaltungsplatte (BS1, BS2, BS4) herum angeordneten Emitteranschluß (E2, OT),
wobei die Vielzahl von Verbundtransistoren (CT1-CT6, CT10-CT30) jeweils folgendes aufweisen:
eine erste Hauptelektrode (CD), die auf der einen Hauptfläche des Verbundtransistors angeordnet ist und sowohl einem Kollektor des Transistors als auch einer Kathode der Diode entspricht; und
eine zweite Hauptelektrode (ED), die auf der der genannten einen Hauptfläche gegenüberliegenden, anderen Hauptfläche des Verbundtransistors angeordnet ist und sowohl einem Emitter des Transistors als auch einer Anode der Diode entspricht,
wobei die erste Hauptelektrode (CD) in flächiger Berührung auf der Hauptfläche des Leitermusters angeordnet ist,
wobei das Leitermuster und der Kollektoranschluß sowie die zweite Hauptelektrode und der Emitteranschluß über Leitungsdrähte (WR) elektrisch miteinander verbunden sind, und
wobei die Vielzahl der Verbundtransistoren (CT1-CT6, CT10-CT30) derart angeordnet sind, daß Zwischenverbindungs-Induktivitäten zwischen den ersten Hauptelektroden und dem Kollektoranschluß sowie zwischen den zweiten Hauptelektroden und dem Emitteranschluß gleich werden.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß es sich bei der Vielzahl von Verbundtransistoren um Verbundtransistoren (CT10-CT30) desselben Arms handelt, die auf der Basis eines gemeinsamen Potentials arbeiten und einander elektrisch parallelgeschaltet sind.

3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Vielzahl der Verbundtransistoren einen Verbundtransistor (CT1, CT2; CT5) eines ersten Arms, der auf der Basis eines ersten Potentials arbeitet, sowie einen Verbundtransistor (CT3, CT4; CT6) eines zweiten Arms beinhalten, der auf der Basis eines zweiten Potentials arbeitet, das niedriger ist als das erste Potential,
daß der Verbundtransistor des ersten Arms und der Verbundtransistor des zweiten Arms bei Verbindung derselben in Reihe eine Inverterschaltung bilden,
und daß eine Auslegung des Kollektoranschlusses und des Emitteranschlusses für den Verbundtransistor des ersten Arms und eine Auslegung des Kollektoranschlusses und des Emitteranschlusses für den Verbundtransistor des zweiten Arms zueinander symmetrisch vorgesehen sind.

4. Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Vielzahl der Verbundtransistoren jeweils ferner eine Gate- Anschlußfläche (GP) aufweisen, die an einem Rand der zweiten Hauptelektrode vorgesehen ist und von der zweiten Hauptelektrode elektrisch isoliert ist, und daß die Vielzahl der Verbundtransistoren derart vorgesehen sind, daß ihre Gate-Anschlußflächen (GP) in einer Linie angeordnet sind.

5. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Vielzahl der Verbundtransistoren (CT1-CT4) derart vorgesehen sind, daß ihre Gate-Anschlußflächen (GP) symmetrisch zueinander angeordnet sind.

6. Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Vielzahl der Verbundtransistoren (CT5, CT6) weiterhin jeweils eine Diode für die Temperaturerfassung aufweisen, die sich auf der zweiten Hauptelektrode befindet.