JP2011233722A - 回路基板 - Google Patents

回路基板 Download PDF

Info

Publication number
JP2011233722A
JP2011233722A JP2010102881A JP2010102881A JP2011233722A JP 2011233722 A JP2011233722 A JP 2011233722A JP 2010102881 A JP2010102881 A JP 2010102881A JP 2010102881 A JP2010102881 A JP 2010102881A JP 2011233722 A JP2011233722 A JP 2011233722A
Authority
JP
Japan
Prior art keywords
solder
igbt
insulating substrate
circuit board
active element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010102881A
Other languages
English (en)
Other versions
JP5512377B2 (ja
Inventor
Norihito Takayanagi
教人 高柳
Masami Ogura
正巳 小倉
Kosuke Kasagi
宏輔 笠置
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honda Motor Co Ltd
Original Assignee
Honda Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honda Motor Co Ltd filed Critical Honda Motor Co Ltd
Priority to JP2010102881A priority Critical patent/JP5512377B2/ja
Priority to US13/096,207 priority patent/US8659900B2/en
Priority to CN201110115049.8A priority patent/CN102237354B/zh
Publication of JP2011233722A publication Critical patent/JP2011233722A/ja
Application granted granted Critical
Publication of JP5512377B2 publication Critical patent/JP5512377B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

【課題】耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成すること。
【解決手段】上アーム２１Ｕと下アーム２１Ｌとは、基本的に同様の機能及び構成を有しており、同一の放熱用ベース板２２に対して第２はんだ５２により接合されている。上アーム２１Ｕ及び下アーム２１Ｌの各々は、絶縁基板４１と、ＩＧＢＴ４２と、ＦＷＤ４３と、を備えている。絶縁基板４１は、金属導体層４１Ｆ，４１Ｒをそれぞれ有している。金属導体層４１Ｆには、ＩＧＢＴ４２やＦＷＤ４３からなる素子群が、第１はんだ５１により接合されている。金属導体層４１Ｒには、放熱用ベース板２２が、第２はんだ５２により接合されている。金属導体層４１Ｆには、ＩＧＢＴ４２を中央にして、その両側にＦＷＤ４３及びワイヤボンディング領域４１Ｗが配置されるように、長手方向に整列して搭載される。
【選択図】図１

Description

本発明は、能動素子及び受動素子を含む素子群が搭載された回路基板に関する。詳しくは、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成することが可能な回路基板に関する。
従来より、電源装置用の回路基板（以下、「パワーモジュール」と適宜呼ぶ）、例えば電気自動車の駆動制御用システム等に搭載されるインバータのパワーモジュールは、次のように構成されている場合が多い（特許文献１，２参照）。
即ち、このようなパワーモジュールには、絶縁基板の２面の各々に設けられた２つの導体層のうち一方と、スイッチング素子等からなる半導体チップとが第１はんだにより接合されて構成される基板（以下、「アーム」と呼ぶ）と、放熱板と、が設けられている。当該アームの絶縁基板に設けられた２つの導体層のうち他方と、放熱板とは第２はんだにより接合されている。
特許第４０８９１４３号公報 特許第４２０７８９６号公報
しかしながら、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成されたパワーモジュールが近年要求されているが、特許文献１，２を含め当該要求に充分に応えることが可能なパワーモジュールは見当たらない。
例えば、一般的なパワーモジュールの耐久信頼性を検証する試験として、低温と高温との両環境下にパワーモジュールを繰り返しさらす、という温度サイクル試験が存在する。
当該温度サイクル試験の結果から、絶縁基板と放熱板との間に熱応力が印加され、当該絶縁基板の角部周辺の第２はんだのフィレット部にクラックが発生して、当該角部から中心に向かって徐々にクラックが進展することが知られている。このようなクラックが進展して、半導体チップの直下まで達すると、半導体チップからの発熱に対する放熱性能が悪化することも知られている。
しかしながら、特許文献１に記載のパワーモジュールでは、同一機能を有する複数の半導体チップの各々が、１枚の絶縁基板の角部近辺に搭載されている。このため、特許文献１に記載のパワーモジュールでは、複数の半導体チップに対するクラックの影響をより早く受けることになり、その分だけ、耐久信頼性及び放熱性能を確保することが劣化する。
なお、特許文献２には、１つの半導体チップを絶縁基板の略中央部に搭載する技術が開示されている。このような技術を採用した特許文献２のパワーモジュールと、特許文献１のパワーモジュールとを比較すると、半導体チップが中央に存在する分だけ、クラックの影響を受ける時期が遅れるようにみえる。
しかしながら、特許文献２でいう半導体チップは、スイッチング動作等の能動的動作を行う能動素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒと、このような能動的動作を行わない受動素子であるＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）と、を含む素子群全体を意味している。
従って、当該素子群全体を中央部に単に搭載しても、絶縁基板が小さければ、結局のところ、素子群の一部が絶縁基板の角部近辺に存在することになり、クラックの早期影響を免れない。仮にクラックの早期影響を免れるためには（影響の時期を遅らすためには）、絶縁基板のサイズ（面積）を、半導体チップである素子群全体のサイズよりも遥かに大きくしなければならず、小型化という要求に反する。
また例えば、第２はんだのはんだ厚みが回路基板全体で一定でなく、アームが傾くといった事象が発生する場合がある。このような場合には、パワーモジュール毎に、半導体チップの直下のはんだ厚みが異なり、その結果、熱抵抗も異なることになる。具体的には、はんだの熱伝導率とはんだ厚みとの関係から、はんだ厚みが増すと、その分だけ熱抵抗が増大して放熱性が悪化する傾向にある。従って、半導体チップの直下のはんだ厚みが厚いパワーモジュールでは、その分だけ、熱抵抗が増大して放熱性能に影響を及ぼすおそれもある。
また、上述したクラックを引き起こす熱応力は、第２はんだのはんだ厚みに依存し、はんだ厚みが薄くなるほど大きくなるため、半導体チップの直下のはんだ厚みが薄いパワーモジュールでは、その分だけ、クラックの発生可能性が増大して、耐久信頼性及び放熱性能に影響を及ぼすおそれがある。
しかしながら、特許文献１，２も含め従来のパワーモジュールでは、このような第２はんだのはんだ厚みを考慮して半導体チップが配置されていないため、耐久信頼性や放熱性能に影響を及ぼすおそれがある。
なお、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成するという要求は、パワーモジュールのみならず、能動素子及び受動素子を含む素子群が搭載された回路基板一般に求められている。
本発明は、このような状況に鑑みてなされたものであり、能動素子及び受動素子を含む素子群が搭載された回路基板であって、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成することが可能な回路基板を提供することを目的とする。
本発明の回路基板（例えば実施形態における半導体装置１１）は、
絶縁基板（例えば実施形態における絶縁基板４１）の２面の各々に設けられた２つの導体層（例えば実施形態における金属導体層４１Ｆ，４１Ｒ）のうち一方と、１つの能動素子（例えば実施形態におけるＩＧＢＴ４２）及び１つの受動素子（例えば実施形態におけるＦＷＤ４３）を含む素子群とが第１はんだ（例えば実施形態における第１はんだ５１）により接合されて構成される、複数のアーム（例えば実施形態における上アーム２１Ｕ及び下アーム２１Ｌ）と、
前記複数のアームの各々の前記絶縁基板に設けられた前２つの導体層のうち他方の各々と、第２はんだ（例えば実施形態における第２はんだ５２）により接合される放熱板と、
を備え、
前記複数のアームの絶縁基板の各々には、
前記１つの受動素子が前記第１はんだにより接合される受動素子領域（例えば実施形態におけるＦＷＤダイボンディング領域４１Ｐ）と、
前記１つの能動素子が前記第１はんだにより接合される能動素子領域（例えば実施形態におけるＩＧＢＴダイボンディング領域４１Ｉ）と、
前記素子群の配線が配設される配線領域（例えば実施形態におけるワイヤボンディング領域４１Ｗ）と、
が、前記２つの導体層が設けられた前記２面の長手方向に整列し、前記能動素子領域を中央にして、前記能動素子領域の両側に前記受動素子領域及び前記配線領域が配置されるように、それぞれ形成されている、
回路基板を提供することを特徴とする。
この発明によれば、能動素子の搭載位置は、絶縁基板の略中央の位置（能動素子領域の形成位置）になるため、第２はんだの傾き度合いや傾き方向によらず、放熱に寄与する能動素子直下の第２はんだのはんだ厚みをほぼ一定に保つことが可能になる。
これにより、第２はんだの傾きを抑制するような実装治具を用意することなく、放熱性能を一定以上に確保することができる。また、上述のクラックの発生を抑制し、かつ発生した場合でもその影響の時期を遅らせることができるので、耐久信頼性も一定以上に確保することができる。
さらに、複数のアームの各々は、物理的に分離した絶縁基板の各々を有している。換言すると、絶縁基板は、複数のアームの各々に対して分離されている。そして、分離後の１枚の絶縁基板には、同一の機能を有する素子（能動素子又は受動素子）は１つのみが搭載されている。これにより、絶縁基板を小型化し、ひいては回路基板全体を小型化することが容易に可能になる。
さらにまた、絶縁基板には、配線領域、能動素子領域、及び、受動素子領域が、長手方向にその順番で整列するように設けられている。これにより、絶縁基板の長手方向（例えば縦方向）と直交する方向（例えば横方向）の長さを、最大サイズの素子（例えば能動素子）の同方向の長さに対して実装時のズレ分を加えた程度まで短縮することが可能になる。即ち、絶縁基板をより小型化し、ひいては回路基板全体をより小型化することが容易に可能になる。
このように、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成することが可能になる。
この場合、前記第１はんだ及び前記第２はんだは、鉛フリーはんだである、ことが好ましい。環境保護に貢献することが可能であるからである。
この場合、
前記回路基板は、電源装置用の回路基板であり、
前記能動素子は、スイッチング機能を有する半導体素子であり、
前記受動素子は、前記能動素子と対になって用いられる半導体素子である、
ようにすることができる。
さらに、この場合、
前記能動素子は、ＩＧＢＴであり、
前記受動素子は、ＦＷＤである、
ようにすることができる。
本発明によれば、能動素子の搭載位置は、絶縁基板の略中央の位置（能動素子領域の形成位置）になるため、第２はんだの傾き度合いや傾き方向によらず、放熱に寄与する能動素子直下の第２はんだのはんだ厚みをほぼ一定に保つことが可能になる。
これにより、第２はんだの傾きを抑制するような実装治具を用意することなく、放熱性能を一定以上に確保することができる。また、上述のクラックの発生を抑制し、かつ発生した場合でもその影響の時期を遅らせることができるので、耐久信頼性も一定以上に確保することができる。
さらに、複数のアームの各々は、物理的に分離した絶縁基板の各々を有している。換言すると、絶縁基板は、複数のアームの各々に対して分離されている。そして、分離後の１枚の絶縁基板には、同一の機能を有する素子（能動素子又は受動素子）は１つのみが搭載されている。これにより、絶縁基板を小型化し、ひいては回路基板全体を小型化することが容易に可能になる。
さらにまた、絶縁基板には、配線領域、能動素子領域、及び、受動素子領域が、長手方向にその順番で整列するように設けられている。これにより、絶縁基板の長手方向（例えば縦方向）と直交する方向（例えば横方向）の長さを、最大サイズの素子（例えば能動素子）の同方向の長さに対して実装時のズレ分を加えた程度まで短縮することが可能になる。即ち、絶縁基板をより小型化し、ひいては回路基板全体をより小型化することが容易に可能になる。
このように、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成することが可能になる。
本発明の回路基板の一実施形態としての半導体装置の概略構成を示す図である。 図１の半導体装置の各構成要素を積層順に配置した斜視図である。 図１の半導体装置において、能動素子であるＩＧＢＴの配置位置を模式的に示す上面図である。 図１の半導体装置の作用及び効果の一部を説明する図であって、第２はんだが傾いた状態で、上アーム又は下アームと放熱用ベース板とが接合された様子を模式的に示す断面図である。 図１の半導体装置の作用及び効果の一部を説明する図であって、クラックの進展を模式的に示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の回路基板の一実施形態としての半導体装置１１の概略構成を示す図である。詳細には、図１（Ａ）は、半導体装置１１の上面図であり、図１（Ｂ）は、図１（Ａ）の線Ｌ−Ｌ‘における半導体装置１１の断面図である。
図２は、半導体装置１１の各構成要素を積層順に配置した斜視図である。
半導体装置１１は、例えば電気自動車の駆動制御用システム等に搭載されるインバータのパワーモジュール（回路基板）として採用することができる。
半導体装置１１は、入力端が直流の正側に接続されるスイッチング回路である上アーム２１Ｕと、入力端が直流の負側に接続されるスイッチング回路である下アーム２１Ｌと、放熱用ベース板２２と、を備えている。
即ち、単相交流を出力するインバータの場合には、１つの半導体装置１１が用いられ、単相交流を出力する３レベルインバータの場合には、２つの半導体装置１１が用いられる。また、三相交流を出力するインバータの場合には、３つの半導体装置１１が用いられ、三相交流を出力する３レベルインバータの場合には、６つの半導体装置１１が用いられる。
上アーム２１Ｕと下アーム２１Ｌとは、基本的に同様の機能及び構成を有しており、同一の放熱用ベース板２２に対してはんだ（後述する第２はんだ５２）により接合されている。
上アーム２１Ｕ及び下アーム２１Ｌの各々は、絶縁基板４１と、ＩＧＢＴ４２と、ＦＷＤ４３と、を備えている。
絶縁基板４１は、絶縁層であるセラミックの両面に金属導体層４１Ｆ，４１Ｒをそれぞれ有している。
金属導体層４１Ｆには、ＩＧＢＴ４２やＦＷＤ４３からなる素子群が、第１はんだ５１により接合されている。金属導体層４１Ｒには、放熱用ベース板２２が、第２はんだ５２により接合されている。
なお、本実施形態では、第１はんだ５１及び第２はんだ５２は何れも、一般的な錫系鉛フリーはんだ、例えばＳｎＡｇＣｕである。
また、第２はんだ５２の内部には、絶縁基板４１の金属導体層４１Ｒと放熱用ベース板２２との間隔を規制する規制部材６１が配設されている。規制部材６１の厚み（図中上下方向の長さ）を調整することで、第２はんだ５２のはんだ厚みを調整することができる。
図２に示すように、絶縁基板４１には（詳細には図１の金属導体層４１Ｆには）、ワイヤボンディング領域４１Ｗ、ＩＧＢＴダイボンディング領域４１Ｉ、及び、ＦＷＤダイボンディング領域４１Ｐが、長手方向にその順番で整列するように設けられている。
ワイヤボンディング領域４１Ｗは、ＩＧＢＴ４２やＦＷＤ４３の配線が配設される領域、例えば図示せぬアルミワイヤをボンディングするための領域である。
ＩＧＢＴダイボンディング領域４１Ｉは、ＩＧＢＴ４２を第１はんだ５１により接合するための領域である。
ＩＧＢＴ４２は、直流の入力状態をオン状態又はオフ状態に切り替える（スイッチングする）ことにより交流を出力する動作、即ちスイッチング動作を行う機能（以下、「スイッチング機能」と呼ぶ）を有する半導体素子である。
ＦＷＤダイボンディング領域４１Ｐは、ＦＷＤ４３を第１はんだ５１により接合するための領域である。
ＦＷＤ４３は、ＩＧＢＴ４２と電気的に接続されて、交流の出力電流を転流する機能（以下、「転流機能」と呼ぶ）を有する半導体素子である。即ち、１つのＦＷＤ４３は、１つのＩＧＢＴ４２と対として用いられる。
このように、上アーム２１Ｕ及び下アーム２１Ｌの各々は、同一機能を有する半導体素子を２枚以上搭載しないという設計思想の下、異なる機能及び異なるサイズを有するＩＧＢＴ４２及びＦＷＤ４３といった半導体素子を各１枚ずつ搭載している。
ここで、ＩＧＢＴ４２は、スイッチング機能を発揮させることにより、直流から交流に変換する能動的動作（スイッチング動作）を行うため、いわゆる能動素子である。これに対して、ＦＷＤ４３は、転流機能を発揮させても、なんら能動的動作を行わないため、いわゆる受動素子である。このため、能動素子であるＩＧＢＴ４２の方が、受動素子であるＦＷＤ４３よりも、発熱量が多くなり、サイズも大きくなる。
また、ワイヤボンディング領域４１Ｗにボンディングされるアルミワイヤ（図示せず）も、電流が流れるだけであり何ら能動的動作を行わないため、ＩＧＢＴ４２よりも発熱量が少ない。
このため、半導体装置１１全体の放熱性能は、ＩＧＢＴ４２からの発熱を放熱する能力に依存する。そこで、本実施形態では、ＩＧＢＴ４２からの発熱を放熱する能力を高めるように（詳細については効果の記載において後述する）、絶縁基板４１においては、ＩＧＢＴ４２が配設されるＩＧＢＴダイボンディング領域４１Ｉが中央に位置し、その両側にワイヤボンディング領域４１Ｗ及びＦＷＤダイボンディング領域４１Ｐが位置している。
次に、半導体装置１１の作用及び効果として、次の（１）乃至（９）を分説する。
（１）本実施形態では、上アーム２１Ｕ及び下アーム２１Ｌの各々は、物理的に分離した絶縁基板４１の各々を有している。換言すると、絶縁基板４１は、上アーム２１Ｕ側と下アーム２１Ｌ側とで分離している。そして、分離後の１枚の絶縁基板４１には、同一の機能を有する半導体素子は１つのみが搭載されている。即ち、上アーム２１Ｕ用の絶縁基板４１においても、下アーム２１Ｌ用の絶縁基板４１においても、スイッチング機能を有するＩＧＢＴ４２は１つのみが搭載され、かつ、転流機能を有するＦＷＤ４３も１つのみが搭載されている。
これにより、絶縁基板４１を小型化することが容易に可能になる。
（２）絶縁基板４１を小型化することで、第２はんだ５２の接合面積も小さくすることができる。
これにより、第２はんだ５２として、近年要求される環境保護に貢献できる鉛フリーはんだを採用することが可能になる。
即ち、鉛フリーはんだは、鉛はんだに比較して、鉛が無い分だけ環境保護に貢献できるという長所がある半面、濡れ性が劣るという短所がある。かかる短所のため、鉛フリーはんだが溶融している最中には、ボイドが多く発生されることが懸念される。このようなボイドを除去するための手法として、鉛フリーはんだを真空状態に曝すという手法（以下、「真空ボイド除去手法」と呼ぶ）が従来から存在する。
しかしながら、真空ボイド除去手法を適用しても、鉛フリーはんだの接合面積が大きい場合には、ボイドの除去が困難となり、製造上の歩留まりが悪化する。従って、従来の半導体装置における絶縁基板と半導体素子を接合する第２はんだは、その接合面積が大きいため、鉛フリーはんだを採用することは困難であった。
これに対して、本実施形態では、第２はんだ５２の接合面積は小さいため、鉛フリーはんだを採用しても、真空ボイド除去手法を適用することで、従来よりも効率的にボイドを除去することが可能になる。
（３）半導体装置１１の製造手法として、本実施形態では、リフロー時に、ＩＧＢＴ４２及びＦＷＤ４３からなる素子群の上に錘を搭載することによって、当該素子群から下方向（図１中絶縁基板４１に向かう方向）に一定の面圧を印加する、といった手法が採用されている。当該手法では、素子群の面積が大きければ、必要な面圧が印加されるように、錘の重量が大きくなる。
当該手法を採用することで、ＩＧＢＴ４２及びＦＷＤ４３からなる素子群と、絶縁基板４１の金属導体層４１Ｆとを接合する第１はんだ５１について、良好な接合及びフィレット形成が確保される。
（４）上述したように、半導体装置１１の中で最大サイズ（最大面積）を有しかつ最も発熱する半導体素子が、能動素子であるＩＧＢＴ４２である。
図３は、ＩＧＢＴ４２の配置位置を模式的に示す上面図である。
即ち、図３においては、ＩＧＢＴ４２に着目しているため、ＦＷＤ４３やワイヤボンディング領域４１Ｗの図示は省略されている。
図３に示すように、ＩＧＢＴ４２は、絶縁基板４１の略中央部（図２のＩＧＢＴダイボンディング領域４１Ｉ）に搭載されている。
これにより、（３）において上述した手法で用いられる錘のうち、最大サイズのＩＧＢＴ４２を抑えるための錘の重量が最大になるため、重心の位置が絶縁基板４１の略中心となる。その結果、リフロー時に第１はんだ５１又は第２はんだ５２が融解しても、上アーム２１Ｕ又は下アーム２１Ｌといったアームが傾く事象の発生を抑制することが可能になる。
（５）仮に（４）の措置にもかかわらず、第２はんだ５２が傾いた状態で、上アーム２１Ｕ又は下アーム２１Ｌと、放熱用ベース板２２とが接合されたとする。
図４は、このように第２はんだ５２が傾いた状態で、上アーム２１Ｕ又は下アーム２１Ｌと、放熱用ベース板２２とが接合された様子を模式的に示す断面図である。
図４（Ａ）は、図中左端側から右端側に向けて第２はんだ５２が傾いた状態を示している。逆に、図４（Ｂ）は、図中右端側から左端側に向けて第２はんだ５２が傾いた状態を示している。
図４（Ａ），（Ｂ）に示すように、上アーム２１Ｕ又は下アーム２１Ｌの厚み（図中上下方向の長さ）は、第２はんだ５２が図中左右の何れの方向に傾いたとしても、絶縁基板４１の略中央部を対称として、図中左右の端のうち、一方の端が厚くなり、他方の端が薄くなる傾向がある。
このような場合であっても、第２はんだ５２の使用量が一定であれば、図４（Ａ），（Ｂ）に示すように、絶縁基板４１の略中央部における第２はんだ５２の平均はんだ厚み（図中上下方向の長さ）は、傾きの度合いや方向によらず常に略一定となる。
さらに注目すべきは、このように第２はんだ５２の平均はんだ厚みを常に略一定とするためには、第２はんだの傾きを抑制するような実装治具を何ら用意する必要がないことである。
（６）ここで、上述したように、半導体装置１１の中で最も発熱する半導体素子が、能動素子であるＩＧＢＴ４２である。ＩＧＢＴ４２からの発熱は、その直下に積層される、第１はんだ５１、絶縁基板４１、及び第２はんだ５２を介して、放熱用ベース板２２から放熱される。
ここで、上述したように、はんだの熱伝導率とはんだ厚みとの関係から、はんだ厚みが増すと、その分だけ熱抵抗が増大して放熱性が悪化する傾向にある。
このため、半導体装置１１全体の放熱性能は、最も発熱するＩＧＢＴ４２の直下のはんだ厚み、即ち第１はんだ５１は薄いため、第２はんだ５２のはんだ厚みにほぼ依存する。
換言すると、ＩＧＢＴ４２の直下の第２はんだ５２のはんだ厚みがばらつくと、半導体装置１１の放熱性能もばらつくことになり、所望の放熱性能が得られないおそれもある。
そこで、このようなおそれを無くすべく、本実施形態では、（４）において上述したように、ＩＧＢＴ４２の重心が絶縁基板４１の略中央部に搭載されている（図３参照）。即ち、（５）において上述したように、ＩＧＢＴ４２の直下の第２はんだ４２の平均はんだ厚みが常に略一定となるため、半導体装置１１の放熱性能として所望の性能をほぼ一定に確保することが可能になる。
（７）上述したように、一般的なパワーモジュールの耐久信頼性を検証する温度サイクル試験の結果から、絶縁基板４１と放熱用ベース板２２との間に熱応力が印加され、絶縁基板４１の角部周辺の第２はんだ５２のフィレット部にクラックが発生して、当該角部から中心に向かって徐々にクラックが進展することが知られている。
図５は、クラックの進展を模式的に示す図である。
図５において、白抜き矢印の元が、クラックの発生個所を示し、当該白抜き矢印の方向が、クラックの進展方向を示している。
このようなクラックが進展して、ＩＧＢＴ４２の直下まで達すると、ＩＧＢＴ４２からの発熱に対する放熱性能が悪化することも知られている。
そして、クラックを引き起こす熱応力は、第２はんだ５２のはんだ厚みに依存し、当該はんだ厚みが薄くなるほど大きくなることも知られている。
そこで、本実施形態では、このような熱応力の増大を抑制すべく、（４）において上述したように、ＩＧＢＴ４２は絶縁基板４１の略中央部に搭載されている（図３や図５参照）。即ち、（５）において上述したように、ＩＧＢＴ４２の直下の第２はんだ５２の平均はんだ厚みも、熱応力を大きくしない程度の厚さで常に略一定となるため、熱応力の増大を抑制することが可能になる。
これにより、クラックの進展を遅らせることが可能になり、その分だけ、半導体装置１１の耐久信頼性及び放熱性能を確保することが可能になる。
（８）仮に、（７）で上述したクラックが発生する箇所、即ち、絶縁基板４１の角部の近傍にＩＧＢＴ４２が搭載されている場合には、当該クラックの影響をより早く受けることになり、その分だけ、半導体装置１１の耐久信頼性及び放熱性能を確保することが劣化する。
これに対して、本実施形態では、図５に示すように、ＩＧＢＴ４２は絶縁基板４１の略中央部に搭載されている。このように、クラックが発生する箇所から最遠の位置にＩＧＢＴ４２が搭載されているため、当該クラックの影響を受ける時期を遅らせることができ、その分だけ、半導体装置１１の耐久信頼性及び放熱性能を確保することが可能になる。
（９）絶縁基板４１には、ワイヤボンディング領域４１Ｗ、ＩＧＢＴダイボンディング領域４１Ｉ、及び、ＦＷＤダイボンディング領域４１Ｐが、長手方向にその順番で整列するように設けられている（図２参照）。
これにより、絶縁基板４１の長手方向（例えば縦方向）と直交する方向（例えば横方向）の長さを、ＩＧＢＴ４２の同方向の長さに対して実装時のズレ分を加えた程度まで短縮することが可能になる。即ち、絶縁基板４１を従来よりも小型化すること、ひいては半導体装置１１全体を小型化することが可能になる。
以上の（１）乃至（９）をまとめると、本実施形態の半導体装置１１が奏することが可能な効果のうち、主要な効果は次のようになる。即ち、主要な効果とは、能動素子であるＩＧＢＴ４２及び受動素子であるＦＷＤ４２からなる素子群を１つずつ搭載した上アーム２１Ｕ及び下アーム２１Ｌを備える半導体装置１１について、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成することが可能になる。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、本発明は、ＩＧＢＴを用いたパワーモジュールのみならず、各種各様のパワーモジュールに適用することができる。
例えば、能動素子は、ＩＧＢＴである必要は特に無く、例えばＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ ｔｈｒｕｓｔｅｒ）等の各種各様のスイッチング素子を採用することができる。この場合、受動素子は、当該能動素子と対になって用いられる半導体素子を採用することができる。
さらに、本発明は、パワーモジュールに特に限定されず、
絶縁基板の２面の各々に設けられた２つの導体層のうち一方と、１つの能動素子及び１つの受動素子を含む素子群とが第１はんだにより接合されて構成される、複数のアームと、
前記複数のアームの各々の前記絶縁基板に設けられた前２つの導体層のうち他方の各々と、第２はんだにより接合される放熱板と、
を備え、
前記複数のアームの絶縁基板の各々には、
前記１つの受動素子が前記第１はんだにより接合される受動素子領域と、
前記１つの能動素子が前記第１はんだにより接合される能動素子領域と、
前記素子群の配線が行われる配線領域と、
が、前記２つの導体層が設けられた前記２面の長手方向に整列し、前記能動素子領域を中央にして、前記能動素子領域の両側に前記受動素子領域及び前記配線領域が配置されるように、それぞれ形成されている、
回路基板に広く適用することができる。
この場合も、上述した（１）乃至（９）の作用及び効果を同様に奏することができるため、耐久信頼性及び放熱性能を一定以上に確保し、かつ小型に構成することが可能になる。
１１ 半導体装置
２１Ｕ 上アーム
２１Ｎ 下アーム
２２ 放熱用ベース板
４１ 絶縁基板
４１Ｆ，４１Ｒ 金属導体層
４１Ｗ ワイヤボンディング領域
４１Ｉ ＩＧＢＴダイボンディング領域
４１Ｐ ＦＷＤダイボンディング領域
４２ ＩＧＢＴ
４３ ＦＷＤ
５１ 第１はんだ
５２ 第２はんだ

Claims (4)

  1. 絶縁基板の２面の各々に設けられた２つの導体層のうち一方と、１つの能動素子及び１つの受動素子を含む素子群とが第１はんだにより接合されて構成される、複数のアームと、
    前記複数のアームの各々の前記絶縁基板に設けられた前２つの導体層のうち他方の各々と、第２はんだにより接合される放熱板と、
    を備え、
    前記複数のアームの絶縁基板の各々には、
    前記１つの受動素子が前記第１はんだにより接合される受動素子領域と、
    前記１つの能動素子が前記第１はんだにより接合される能動素子領域と、
    前記素子群の配線が配設される配線領域と、
    が、前記２つの導体層が設けられた前記２面の長手方向に整列し、前記能動素子領域を中央にして、前記能動素子領域の両側に前記受動素子領域及び前記配線領域が配置されるように、それぞれ形成されている、
    回路基板。
  2. 前記第１はんだ及び前記第２はんだは、鉛フリーはんだである、
    請求項１に記載の回路基板。
  3. 前記回路基板は、電源装置用の回路基板であり、
    前記能動素子は、スイッチング機能を有する半導体素子であり、
    前記受動素子は、前記能動素子と対になって用いられる半導体素子である、
    請求項１又は２に記載の回路基板。
  4. 前記能動素子は、ＩＧＢＴであり、
    前記受動素子は、ＦＷＤである、
    請求項３に記載の回路基板。
JP2010102881A 2010-04-28 2010-04-28 回路基板 Expired - Fee Related JP5512377B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010102881A JP5512377B2 (ja) 2010-04-28 2010-04-28 回路基板
US13/096,207 US8659900B2 (en) 2010-04-28 2011-04-28 Circuit board including a heat radiating plate
CN201110115049.8A CN102237354B (zh) 2010-04-28 2011-04-28 电路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010102881A JP5512377B2 (ja) 2010-04-28 2010-04-28 回路基板

Publications (2)

Publication Number Publication Date
JP2011233722A true JP2011233722A (ja) 2011-11-17
JP5512377B2 JP5512377B2 (ja) 2014-06-04

Family

ID=44858107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010102881A Expired - Fee Related JP5512377B2 (ja) 2010-04-28 2010-04-28 回路基板

Country Status (3)

Country Link
US (1) US8659900B2 (ja)
JP (1) JP5512377B2 (ja)
CN (1) CN102237354B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093378A (ja) * 2011-10-24 2013-05-16 Keihin Corp 電子制御装置
JP2015156475A (ja) * 2014-01-20 2015-08-27 株式会社デンソー 半導体装置及びその製造方法
US9627955B2 (en) 2014-02-18 2017-04-18 Toyota Jidosha Kabushiki Kaisha Semiconductor module
US11270982B2 (en) 2017-01-30 2022-03-08 Mitsubishi Electric Corporation Method of manufacturing power semiconductor device and power semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10076800B2 (en) * 2015-11-30 2018-09-18 Cree Fayetteville, Inc. Method and device for a high temperature vacuum-safe solder stop utilizing laser processing of solderable surfaces for an electronic module assembly
EP3480846A1 (en) * 2017-11-03 2019-05-08 Infineon Technologies AG Semiconductor arrangement with reliably switching controllable semiconductor elements
DE112019007407T5 (de) * 2019-05-30 2022-02-17 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7313315B2 (ja) * 2020-05-19 2023-07-24 三菱電機株式会社 半導体装置の製造方法及び電力制御回路の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007966A (ja) * 2001-06-19 2003-01-10 Mitsubishi Electric Corp 半導体装置
JP2003142689A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置
JP2005150309A (ja) * 2003-11-13 2005-06-09 Toyota Industries Corp 半導体装置
JP2007234690A (ja) * 2006-02-28 2007-09-13 Hitachi Ltd パワー半導体モジュール
JP2008091959A (ja) * 2007-12-28 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3357220B2 (ja) * 1995-07-07 2002-12-16 三菱電機株式会社 半導体装置
JPH09312357A (ja) * 1996-05-21 1997-12-02 Fuji Electric Co Ltd 半導体装置
JP4089143B2 (ja) * 2000-08-30 2008-05-28 三菱電機株式会社 電力用半導体装置
EP1355351B1 (en) 2001-01-23 2018-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2004228352A (ja) * 2003-01-23 2004-08-12 Mitsubishi Electric Corp 電力半導体装置
DE10333329B4 (de) 2003-07-23 2011-07-21 SEMIKRON Elektronik GmbH & Co. KG, 90431 Leistungshalbleitermodul mit biegesteifer Grundplatte
DE10352671A1 (de) * 2003-11-11 2005-06-23 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungsmodul
JP4207896B2 (ja) 2005-01-19 2009-01-14 富士電機デバイステクノロジー株式会社 半導体装置
JP5120605B2 (ja) * 2007-05-22 2013-01-16 アイシン・エィ・ダブリュ株式会社 半導体モジュール及びインバータ装置
JP5099417B2 (ja) * 2007-05-22 2012-12-19 アイシン・エィ・ダブリュ株式会社 半導体モジュール及びインバータ装置
JP4832419B2 (ja) 2007-12-25 2011-12-07 トヨタ自動車株式会社 半導体モジュール
CN101946318B (zh) 2008-02-14 2014-01-08 三菱重工业株式会社 半导体元件模块及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007966A (ja) * 2001-06-19 2003-01-10 Mitsubishi Electric Corp 半導体装置
JP2003142689A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置
JP2005150309A (ja) * 2003-11-13 2005-06-09 Toyota Industries Corp 半導体装置
JP2007234690A (ja) * 2006-02-28 2007-09-13 Hitachi Ltd パワー半導体モジュール
JP2008091959A (ja) * 2007-12-28 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093378A (ja) * 2011-10-24 2013-05-16 Keihin Corp 電子制御装置
JP2015156475A (ja) * 2014-01-20 2015-08-27 株式会社デンソー 半導体装置及びその製造方法
US9627955B2 (en) 2014-02-18 2017-04-18 Toyota Jidosha Kabushiki Kaisha Semiconductor module
US11270982B2 (en) 2017-01-30 2022-03-08 Mitsubishi Electric Corporation Method of manufacturing power semiconductor device and power semiconductor device

Also Published As

Publication number Publication date
JP5512377B2 (ja) 2014-06-04
CN102237354A (zh) 2011-11-09
US8659900B2 (en) 2014-02-25
CN102237354B (zh) 2014-08-13
US20110267781A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
JP5512377B2 (ja) 回路基板
JP6487122B2 (ja) 電力用半導体装置
JP2007305962A (ja) パワー半導体モジュール
JP2008042074A (ja) 半導体装置及び電力変換装置
JP2017005165A (ja) 半導体装置
JP5895220B2 (ja) 半導体装置の製造方法
JP6786416B2 (ja) 半導体装置
JP5668707B2 (ja) 半導体モジュール
JP2007109880A (ja) 半導体装置
JP2005197435A (ja) 電力半導体装置
WO2020184053A1 (ja) 半導体装置
JPWO2021002132A1 (ja) 半導体モジュールの回路構造
JP2012248700A (ja) 半導体装置
WO2013065462A1 (ja) 半導体装置及びその製造方法
JP2007215302A (ja) インバータ装置
JP2013125889A (ja) 半導体装置
US9209099B1 (en) Power semiconductor module
JP5840102B2 (ja) 電力用半導体装置
WO2013105456A1 (ja) 回路基板および電子デバイス
JP2014175511A (ja) 半導体装置及び半導体装置の製造方法
JP6992913B2 (ja) リードフレーム配線構造及び半導体モジュール
JP2014096412A (ja) 半導体モジュール
JP2011100855A (ja) 電力用半導体装置
JP2021180234A (ja) 半導体モジュール
JP2013098343A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140206

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140326

R150 Certificate of patent or registration of utility model

Ref document number: 5512377

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees