JPWO2011045834A1 - 電力用半導体装置とその製造方法、ならびにパワーモジュール - Google Patents

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Abstract

高速にスイッチングする電力用半導体装置において、スイッチング時に変位電流が流れることによって、その流路の抵抗とあいまって高電圧が発生し、その電圧によって、ゲート絶縁膜のような薄い絶縁膜が絶縁破壊し、半導体装置が破壊する場合があった。この発明に係る半導体装置においては、電力用半導体装置の外周部に配置されるｐ型のウェル領域を内側と外側の２つに分離し、外側のウェル領域上にそのウェル領域の内周の内側にまでゲート絶縁膜より膜厚の大きなフィールド酸化膜を設けているので、スイッチング時に変位電流が流れることによって発生する電圧によってゲート絶縁膜が絶縁破壊することを防止できる。

Description

この発明は、炭化珪素半導体装置などの電力用半導体装置に関する。
特許文献１に記載の電力用縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）とダイオードで構成される電力用半導体装置は、同文献の図１及び図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部、すなわち、ゲートパッド部と隣接された領域にダイオードが少なくとも一列に配置されている。このようなダイオードの各々は、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、同文献の図２に示されるＰウェル及びＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、同文献の上記の構造は、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、同文献の図３に示される寄生トランジスタがオンするのを防止することができる。
ここで、同文献の上記構造においては、その図２に示されている様に、ＭＯＳＦＥＴのＰウェルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
特開平５−１９８８１６号公報（図１〜図３）
本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
特許文献１に記載の電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとＰウェルとＮ-ドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、ＰウェルまたはＰウェルと同様にＰ型の領域がＮ-ドレイン層中に設けられている箇所であれば、ＭＯＳＦＥＴのＰウェルにだけでなくダイオードにも発生する。
このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、ＰウェルまたはＰ型の領域を経由してソース電極にまで流れる。
特許文献１に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のＰウェルに内に流れ込んだ変位電流は、ゲートパッド下のＰウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
ここで、ＭＯＳＦＥＴセルのＰウェルとダイオードセルのＰウェルの面積に対してゲートパッド下のＰウェルの面積は非常に大きいので、ゲートパッド下のＰウェルに変位電流が流れると、面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Ｐウェル内に無視し得ない値の電圧が発生する。その結果、Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位が発生することになる。
この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
ここで、あらためて、炭化珪素ＭＯＳＦＥＴを高速駆動、すなわち、高ｄＶ／ｄｔで駆動することについて説明しておく。
従来のＳｉ（シリコン）を用いたユニポーラ素子であるＳｉ−ＭＯＳＦＥＴにおいては、動作速度としては２０Ｖ／ｎｓｅｃ以上と比較的高速で動作させているが、１ｋＶ前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなるために、その動作電圧は数１０から数１００Ｖに限られていた。そのため、１ｋＶ前後からそれ以上の高電圧領域では、もっぱらＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が利用されてきた。ところが、ＩＧＢＴはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、ｄＶ／ｄｔを増加させてもスイッチング損失を大きく減らすことができないため、高ｄＶ／ｄｔで駆動する必要はなく、せいぜい数Ｖ／ｎｓｅｃ程度の動作速度で使用されていた。
これに対して、炭化珪素を用いたＭＯＳＦＥＴでは、１ｋＶ以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。
このような、１ｋＶ以上の高電圧領域動作で例えば１０Ｖ／ｎｓｅｃ以上の高速スイッチングという、従来のＳｉ素子では無かった動作環境において、先に説明したようなスイッチング時の変位電流によりＰウェルに発生する電圧は、より顕著になる。
さらに、このようなＭＯＳＦＥＴを炭化珪素を用いて形成した場合、炭化珪素のバンドギャップ内に十分に浅いｐ型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いｐ型炭化珪素が得られず、また、このｐ型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてＭＯＳＦＥＴ電力用半導体装置を構成した場合、特にｐ型炭化珪素で構成されるＰウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。
このようなＭＯＳＦＥＴを備えた電力用半導体装置において、ＭＯＳＦＥＴのゲート絶縁膜がＰウェルとゲート電極とに挟まれている箇所で、ＭＯＳＦＥＴをオン状態からオフ状態へスイッチングした直後にゲート電極の電圧が０Ｖ付近になったときに、前述のようにＰウェルに高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜が破壊される場合があった。高い信頼性の電力用半導体装置を得るためには、ゲート絶縁膜である二酸化珪素膜に印加される電界を３ＭＶ／ｃｍ以下にすることが望ましく、そのためにも、変位電流によりＰウェルに発生する電圧をある一定の値以下にする必要があった。
この発明は、このような問題を解決するためになされたもので、高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる、信頼性の高い電力用半導体装置を提供することを目的とする。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域および前記ソース領域上に形成されたゲート絶縁膜と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された第２導電型の第２ウェル領域と、前記第２ウェル領域の外側に前記第２ウェル領域と離間して形成され前記第２ウェル領域より大きな面積の第２導電型の第３ウェル領域と、前記第３ウェル領域上に前記第３ウェル領域の内周の内側まで形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、前記フィールド酸化膜上および前記ゲート絶縁膜に形成されたゲート電極と、前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成された第１ウェルコンタクトホール、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成された第２ウェルコンタクトホール、および、前記第３ウェル領域上に前記フィールド酸化膜を貫通して形成された第３ウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域と前記第３ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたものである。
本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されずゲート絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。
この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部を模式的に表す平面図である。 この発明の実施の形態２における電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態２における電力用半導体装置の一部を模式的に表す断面図である。
実施の形態１．
本発明の実施の形態１においては、電力用半導体装置の一例として縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また、下記各実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、半導体の導電型については、その逆であっても構わない。
図１は、本発明の実施の形態１の電力用半導体装置である炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を上面から模式的に見た平面図である。図１において、電力用半導体装置の上面の中央部には、ソースパッド１０が設けられている。ソースパッド１０の上面から見た一方の側には、ゲートパッド１１が設けられている。また、ゲートパッド１１から延伸してソースパッド１０を取り囲むように、ゲート配線１２が設けられている。
ソースパッド１０は、ソースパッド１０の下部に複数設けられたＭＯＳＦＥＴのユニットセルのソース電極に電気的に接続されたものであり、ゲートパッド１１およびゲート配線１２は、ユニットセルのゲート電極に電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加するものである。
図２は、図１に示した本実施の形態における電力用半導体装置のソースパッド１０、ゲートパッド１１などの層より下部の層を上部から透視した平面図である。図２において、図１に示したソースパッド１０の下部の周囲には、ソースパッド１０の下部全面に設けられた図示しない層間絶縁膜に第２ウェルコンタクトホール６３と呼ぶ孔が形成されている。第２ウェルコンタクトホール６３それぞれの下部の炭化珪素で構成された層には、ｐ型炭化珪素の第３ウェル領域４３、４４が形成されている。また、第３ウェル領域４３、４４の外側にはｐ型の接合終端構造（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）領域４０が設けられている。
平面図で見て第２ウェルコンタクトホール６３および第３ウェル領域４３、４４で囲まれた内側には、第２ウェルコンタクトホール６３および第３ウェル領域４３、４４と０．５μｍ以上の所定の間隔を隔てて、層間絶縁膜に形成された第１ウェルコンタクトホール６２およびその下部の第２ウェル領域４２が形成されている。第２ウェル領域４２は、ｐ型炭化珪素で構成されている。
平面図で見て第１ウェルコンタクトホール６２および第２ウェル領域４２で囲まれた内側には、前述のユニットセルが多数設けられたセル領域が設けられている。セル領域には、層間絶縁膜に形成された複数のソースコンタクトホール６１およびそれぞれの下部に第１ウェル領域４１が形成されている。セル領域の詳細については、断面図を用いて後で別途説明する。
また、第３ウェル領域４３、４４の上部の一部には図示しないゲート電極が形成されており、ゲートパッド１１、ゲート配線１２とゲート電極とを電気的に接続する孔であるゲートコンタクトホール６４が、層間絶縁膜に形成されている。
図３および図４は、それぞれ、図２の平面図のＡ−Ａ部分の断面、Ｂ−Ｂ部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。
図３および図４において、ｎ型で低抵抗の炭化珪素で構成される基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。図２で説明したゲートパッド１１およびゲート電極１２が設けられている領域のドリフト層２１の表層部には、ｐ型の炭化珪素で構成される第３ウェル領域４４、４３が設けられている。
第３ウェル領域４３、４４の電力用半導体装置全体から見て内側（図３においては第３ウェル領域４４の両側、図４においては第３ウェル領域４３の右側）のドリフト層２１の表層部には、第３ウェル領域４３、４４から所定の間隔を置いて、炭化珪素で構成されたｐ型の第２ウェル領域４２が設けられている。さらに、その電力用半導体装置全体から見て内側（図３においては第２ウェル領域４２の両側、図４においては第２ウェル領域４２の右側）のドリフト層２１の表層部には、第２ウェル領域４２から少なくとも所定の間隔を置いて、ｐ型で炭化珪素で構成された第１ウェル領域４１が複数設けられている。
第１ウェル領域４１のそれぞれの表層部には、それぞれの第１ウェル領域４１の外周から所定の間隔だけ内部に入った位置にｎ型のソース領域８０が形成されている。また、第１ウェル領域４１のソース領域８０で囲まれた内部の表層部には、第１ウェルコンタクト領域４６が設けられている。また、第２ウェル領域４２および第３ウェル領域４３、４４の表層部には、それぞれ、低抵抗ｐ型の、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８が設けられている。
図４において、第３ウェル領域４３のさらに電力用半導体装置全体から見て外側（図４の左側）のドリフト層２１の表層部には、図２で説明したように、ｐ型のＪＴＥ領域４０が形成されている。さらに、ＪＴＥ領域４０の外側（図４の左側）には、所定の間隔を置いて、ｎ型のフィールドストッパー領域８１が形成されている。
第１〜第３ウェル領域４１〜４４、ソース領域８０、第１〜第３ウェルコンタクト領域４６〜４８、フィールドストッパー領域８１が形成されたドリフト層２１の上に接して、二酸化珪素で構成されるゲート絶縁膜３０または二酸化珪素で構成されるフィールド酸化膜３１が形成されている。ゲート絶縁膜３０が形成されているのは、セル領域である第１ウェル領域４１の上部と、第２ウェル領域４２の上部の一部であり、フィールド酸化膜３１が形成されているのは、電力用半導体装置全体から見てその外側（図３の内側、図４の左側）である。本実施の形態の電力用半導体装置においては、ゲート絶縁膜３０とフィールド酸化膜３１とのゲート絶縁膜フィールド酸化膜境界３３は、第２ウェル領域４２の上部に形成されている。
ゲート絶縁膜３０およびフィールド酸化膜３１の上部の一部にはゲート絶縁膜３０、フィールド酸化膜３１に接してゲート電極５０が形成されている。ゲート電極５０は、第１ウェル領域４１の外周の上のゲート絶縁膜３０の上などに設けられ、ゲート絶縁膜３０上の部分からフィールド酸化膜３１上の部分まで電気的に接続されており、フィールド酸化膜３１上で、フィールド酸化膜３１上に形成された層間絶縁膜３２を貫通して形成されたゲートコンタクトホール６４によって、ゲート電極１１またはゲート配線１２と接続されている。
第１ウェル領域４１のソース領域８０および第１ウェルコンタクト領域４６の上部には層間絶縁膜３２を含む絶縁膜を貫通して設けられたソースコンタクトホール６１が設けられている。また、第２ウェル領域４２の第２ウェルコンタクト領域４７の上部には層間絶縁膜３２を含む絶縁膜を貫通して設けられた第１ウェルコンタクトホール６２が設けられている。さらに、また、第３ウェル領域４３、４４の第３ウェルコンタクト領域４８の上部には層間絶縁膜３２とフィールド酸化膜３１とを貫通して設けられた第２ウェルコンタクトホール６３が設けられている。
第１〜第３ウェル領域４１〜４４は、このソースコンタクトホール６１、第１〜第２ウェルコンタクトホール６２〜６３によって、オーミック電極７１を間に挟んで、ソースパッド１０により互いに電気的に接続されている。
また、基板２０の裏面側には、裏面オーミック電極７２を介してドレイン電極１３が形成されている。
ここで、第１ウェルコンタクトホール６２および第２ウェルコンタクトホール６３によってソースパッド１０に接続されたｐ型の第２ウェル領域４２および第３ウェル領域４３と、基板２０と裏面オーミック電極７２とを介してドレイン電極１３に接続されたｎ型のドリフト層２１との間にダイオードが形成されている。また、縦型のＭＯＳＦＥＴにおいては、ｎ型のソース領域８０とｎ型のドリフト層２１との間のｐ型の第１ウェル領域４１でゲート絶縁膜３０に接した領域（チャネル領域）の導通をゲート絶縁膜３０上のゲート電極５０の電圧により制御できる。本実施の形態の電力用半導体装置においては、ＭＯＳＦＥＴのソースとドレインとの間にダイオードが並列に接続されている。
次に、図５、図６を用いて、本実施の形態の電力用半導体装置の製造方法を説明する。図５および図６は、本実施の形態の電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表した断面図であり、図５および図６において、それぞれ、（ａ）は図２のＡ−Ａ断面部、（ｂ）は図２のＢ−Ｂ断面部の断面図に対応する。
まず、ｎ型で低抵抗の炭化珪素の基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層２１をエピタキシャル成長する。炭化珪素半導体の基板２０は、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。
つづいて、図５に示すように、ドリフト層２１の表面の所定の位置に、イオン注入により、ｐ型の第１ウェル領域４１、ｐ型の第２ウェル領域４２、ｐ型の第３ウェル領域４３、４４、ｐ型のＪＴＥ領域４０、ｎ型のソース領域８０、フィールドストッパー領域８１、第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８、を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニューム）またはＢ（硼素）が好適であり、イオン注入するｎ型不純物として、Ｎ（窒素）またはＰ（燐）が好適である。また、イオン注入時の半導体基板２０の加熱は積極的に行なわなくてもよいし、２００〜８００℃で加熱を行なってもよい。
第１ウェル領域４１、第２ウェル領域４２および第３ウェル領域４３、４４の各々の深さは、エピタキシャル結晶成長層であるドリフト層２１の底面より深くならないように設定する必要があり、例えば、０．３〜２μｍの範囲の値とする。また、第１ウェル領域４１、第２ウェル領域４２および第３ウェル領域４３、４４の各々のｐ型不純物濃度は、エピタキシャル結晶成長層であるドリフト層２１の不純物濃度より高く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。
ソース領域８０の深さについては、その底面が第１ウェル領域４１の底面を越えないように設定し、そのｎ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。フィールドストッパー領域８１については、ソース領域８０と同様の条件で形成すればよい。
ただし、ドリフト層２１の最表面近傍に限っては、炭化珪素ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、第１ウェル領域４１、第２ウェル領域４２および第３ウェル領域４３、４４の各々のｐ型不純物濃度がドリフト層２１のｎ型不純物濃度より低くなってもよい。
第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８については、オーミック電極７１を間に挟んでそれぞれ、第１ウェル領域４１、第２ウェル領域４２および第３ウェル領域４３、４４とソースパッド１０との良好な電気的接触を得るために設けるもので、第１ウェル領域４１、第２ウェル領域４２および第３ウェル領域４３、４４のｐ型不純物濃度より高濃度の不純物濃度に設定することが望ましい。また、これら高濃度の不純物をイオン注入する際には、半導体基板２０を１５０℃以上に加熱してイオン注入することが望ましい。
つづいて、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。このアニールを行なう際に、半導体基板２０およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。
次に、上記のようにイオン注入されたドリフト層２１の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質層を除去して清浄な面を露出させる。つづいて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、セル領域を中心とする活性領域を開口して、セル領域以外の領域にフィールド酸化膜３１と呼ぶ膜厚が０．５〜２μｍ程度の二酸化珪素膜を形成する。ここで、第３ウェル領域４３、４４上フィールド酸化膜３１の第２ウェルコンタクトホール６３となる位置のフィールド酸化膜３１も除去しておく。このようにしておくことで、第２ウェルコンタクトホール６３の形成を、例えば、ソースコンタクトホール６１の形成と同じ条件で同時の行なうことができ、工程簡略化が可能となる。
また、セル領域を中心とする活性領域には、熱酸化法または堆積法を用いて、フィールド酸化膜３１より厚さが小さく、例えば、厚さがフィールド酸化膜３１の１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３０を形成する。
ゲート絶縁膜３０の膜厚として３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界（ゲート絶縁膜３０に印加される電界）として３ＭＶ／ｃｍ以下の大きさであればよい。
つづいて、ゲート絶縁膜３０およびフィールド酸化膜３１の上に、ＣＶＤ法、フォトリソグラフィー技術などを用いて所定の箇所に、多結晶シリコン材料のゲート電極５０を形成する。このゲート電極５０に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極５０は、多結晶シリコンと金属との多層膜、または、多結晶シリコンと金属シリサイドとの多層膜であってもよい。
なお、ゲート電極５０の最外端面は、フィールド酸化膜３１上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜３０の品質劣化を防ぐことができる。
次に、ゲート電極５０などの上に、ＣＶＤ法などの堆積法により二酸化珪素膜で構成される層間絶縁膜３２を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３となる箇所の層間絶縁膜３２を除去する。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成につづいて６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の層間絶縁膜３２上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにしてソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３内に形成されたシリサイドは、図３、図４に示すようにオーミック電極７１（ａ）、７１（ｂ）、７１（ｃ）となり、ソース領域８０などのｎ型の炭化珪素領域と、第１ウェル領域４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール６４となる箇所の層間絶縁膜３２を除去する。つづいて、基板２０の裏面（第２の主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板２０の裏側に裏面オーミック電極７２を形成する。
その後、基板の表面にＡｌ等の配線金属をスパッタ法または蒸着法により形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１、ゲート配線１２を形成する。さらに、基板の裏面の裏面オーミック電極７２の表面上に金属膜を形成することによりドレイン電極１３を形成し、図３、図４にその断面図を示した電力用半導体装置が製造できる。
次に、本実施の形態の電力用半導体装置の動作について説明する。
本発明の電力用半導体装置においては、図２で説明したように、ＭＯＳＦＥＴを構成するユニットセル（図２の第１ウェル領域４１の位置にほぼ一致）が複数並列に形成されたセル領域の周囲に、ｐｎダイオード（図２の第１ウェル領域４２、第３ウェル領域４３、４４の位置などがこれに相当）が設けられている。ここでは、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のソースとゲートとがｐｎダイオードの第２導電型（本実施の形態ではｐ型）の電極と、また、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のドレインがｐｎダイオードの第１導電型（本実施の形態ではｎ型）の電極と一体になっている。
いま、ＭＯＳＦＥＴのゲート（本実施の形態においてはゲートパッド１１）に印加する電圧を、ＭＯＳＦＥＴがオン状態からオフ状態にスイッチングするように変化させたとき、ＭＯＳＦＥＴのドレイン（本実施の形態においてはドレイン電極１３）の電圧が急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、ｐ型の第１ウェル領域４１、第２ウェル領域４２、第３ウェル領域４３、４４、ＪＴＥ領域４０と、ｎ型のドリフト層２１との間のそれぞれに発生する寄生容量を介して、変位電流がｐ型、ｎ型の両方の領域に流れる。ｐ型の領域では、ｐ型の第１ウェル領域４１、第２ウェル領域４２などから、ソースパッド１０に向けて変位電流が流れる。
この変位電流により、コンタクト部の接触抵抗値をも含む変位電流が流れる領域の抵抗値と変位電流の値で決まる電圧が発生するが、第１ウェル領域４１の面積は大きくないため、その領域の抵抗値も大きくなく、発生する電圧もある程度の値に留まる。第２ウェル領域４２は、面積は比較的大きいが、第１ウェルコンタクトホール６２が多く設けられ第１ウェルコンタクトホール６２から距離の離れた第２ウェル領域４２がないため、第２ウェル領域４２、第２ウェルコンタクト領域４７、第１ウェルコンタクトホール６２のオーミック電極７１ｂを経由してソースパッド１０にまで変位電流が流れても、大きな電圧は発生しない。一方、第３ウェル領域４３、４４とこれにつながるＪＴＥ領域４０とを合わせたｐ型の領域は面積が大きく、第２ウェルコンタクトホール６３から距離の離れた第３ウェル領域が存在するため、第３ウェル領域４３、４４、第３ウェルコンタクト領域４８、第２ウェルコンタクトホール６３のオーミック電極７１ｃを経由してソースパッド１０にまで変位電流が流れ、その電流経路の抵抗値が比較的大きくなり、第２ウェルコンタクトホール６３近傍で発生する電圧も大きな値となる。
この第２ウェルコンタクトホール６３近傍で発生する電圧は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
このような大きな電位が発生する箇所の上にゲート絶縁膜３０を介してゲート電極５０が形成されていると、ＭＯＳＦＥＴをオフ状態にして電圧が略０Ｖになっているゲート電極５０と大きな電位が発生する箇所との間のゲート絶縁膜３０が絶縁破壊する場合がある。
本実施の形態の電力用半導体装置においては、第３ウェル領域４３、４４およびＪＴＥ領域４０がソースパッド１０に接続される第２ウェルコンタクトホール６３近傍の絶縁膜がゲート絶縁膜３０より膜厚の大きなフィールド酸化膜３１で形成され、フィールド酸化膜３１上にゲート電極５０が形成されているので、高ｄＶ／ｄｔ条件で動作させたとしても発生する電界を小さくでき、フィールド酸化膜３１が絶縁破壊することがなく信頼性の高い電力用半導体装置を得ることができる。
本発明の効果を検証するために、数値計算を行なった。本発明の構造を採用しない場合、すなわち、第２ウェル領域４２と第３ウェル領域４３、４４とが分離されておらず、第３ウェルコンタクト領域４８が設けられていない電力用半導体装置に、ゲートパッド１１にオフ信号を入力して、ｄＶ／ｄｔ＝２Ｖ／ｎｓｅｃ程度のドレイン電圧変化を生じさせる駆動を行なったところ、ゲート電極５０によって覆われたゲート絶縁膜フィールド酸化膜境界３３近傍のゲート絶縁膜３０に、１０ＭＶ／ｃｍ以上の電界が過渡的に生じると計算された。一方、本発明の本実施の形態の電力用半導体装置のゲートパッド１１にオフ信号を入力して、ｄＶ／ｄｔ＝６０Ｖ／ｎｓｅｃ程度のドレイン電圧変化を生じさせる高速駆動をした場合においても、ゲート電極５０によって覆われたゲート絶縁膜フィールド酸化膜境界３３近傍のゲート絶縁膜３０に誘起される電界は、３ＭＶ／ｃｍと計算された。
さらに、本実施の形態の構造を採用した電力用半導体装置と採用していない電力用半導体装置とを実際に作製し、両者の駆動速度応答性を比較した。本実施の形態の構造を採用していない電力用半導体装置では、ｄＶ／ｄｔ＝１０Ｖ／ｎｓｅｃ程度の電圧変動により絶縁不良と見られる素子破壊が発生したが、本実施の形態の構造を採用した電力用半導体装置では、ｄＶ／ｄｔ＝６０Ｖ／ｎｓｅｃ以上の電圧変動によっても素子破壊が生じなかった。
このように、ＭＯＳＦＥＴのドレイン電圧のスイッチング速度が１０Ｖ／ｎｓｅｃ以上の速度となるようにスイッチオフした場合においても、変位電流によって発生する電圧を低減することができ、ゲート絶縁膜３０に誘起される電界の大きさを３ＭＶ／ｃｍ以下にすることができる。そして、面積の大きな第３ウェル領域４３、４４などのｐウェル領域の上部の絶縁膜が絶縁破壊するのを防止できる。
したがって、本発明の本実施の形態の電力用半導体装置によれば、高速でスイッチングした場合にもゲート絶縁膜３０の絶縁不良が発生せず、高い信頼性の半導体装置を得ることができる。
また、本実施の形態の電力用半導体装置においては、最外周のウェルのウェルコンタクトホールである第２ウェルコンタクトホール６３より外側にゲート配線１２を配置しているために、ゲート配線１２の外側にフィールドプレートを形成する必要がなく、電力用半導体装置の大きさを縮小でき、電力用半導体装置のコストを低減することができる。
なお、本実施の形態の電力用半導体装置においては、第２ウェル領域４２と第３ウェル領域４３、４４との間隔は、０．５μｍ以上の所定の間隔としたが、これに限るものではなく、セル領域の第１ウェル領域４１どうしの間隔と同程度の０．５〜５μｍ程度であればよい。
第２ウェル領域４２と第３ウェル領域４３、４４との間隔を狭くしすぎると、スイッチング時に第３ウェル領域４３、４４で発生した電流がトンネル現象によって第２ウェル領域４２に到達し、第２ウェル領域４２と第３ウェル領域４３、４４とを離間させた効果がなくなる場合がある。また、第２ウェル領域４２と第３ウェル領域４３、４４との間隔を広くしすぎると、ＭＯＳＦＥＴオフ時に第２ウェル領域４２と第３ウェル領域４３、４４との間の上方にあるフィールド酸化膜３１に誘起される電界が増加する場合があり、場合によっては、素子の信頼性を低下させる場合がある。フィールド酸化膜３１に誘起される電界値も３ＭＶ／ｃｍ程度以下にした方が、素子の信頼性を確保する上で望ましいため、第２ウェル領域４２と第３ウェル領域４３、４４との間隔は、セル領域の第１ウェル領域４１どうしの間隔程度以下、例えば５μｍ以下であればよい。
また、本実施の形態の電力用半導体装置においては、オーミック電極７１と第１ウェル領域４１、第２ウェル領域４２、第３ウェル領域４３、４４それぞれとの間の接触抵抗を下げるために第１ウェルコンタクト領域４６、第２ウェルコンタクト領域４７、第３ウェルコンタクト領域４８を設けたものを説明したが、これらウェルコンタクト領域は必須のものではなく、なくてもよい。すなわち、オーミック電極７１を形成する金属をｐ型炭化珪素に適したものに変更するなどして十分に接触抵抗の低いコンタクト抵抗が得られれば、これらウェルコンタクト領域４６〜４８を形成する必要はない。また、フィールドストッパー領域８１についても、同様に必須のものではなく、なくてもよい。
また、本実施の形態の電力用半導体装置の製造方法の説明において、ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の形成とゲートコンタクトホール６４の形成とは別々に行なうとしたが、ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の形成とゲートコンタクトホール６４の形成とを同時に行なってもよい。ソースコンタクトホール６１、第１ウェルコンタクトホール６２、第２ウェルコンタクトホール６３の形成とゲートコンタクトホール６４形成とを同時に形成することにより、工程を削減でき製造時のコスト削減が可能になる。
さらに、本実施の形態の電力用半導体装置の製造方法の説明において、表面側のオーミック電極７１の形成の熱処理と、裏面側の裏面オーミック電極７２の形成の熱処理は、別々に行なうとしたが、表面側と裏面側との両方にＮｉを主成分とする金属を形成した後に熱処理し、表面側のオーミック電極７１と裏面側の裏面オーミック電極７２とを同時に形成してもよい。このようにすることによっても、工程を削減でき製造時のコスト削減が可能になる。
また、電力用半導体装置においては、温度センサー用の電極および電流センサー用の電極が電力用半導体装置の一部に形成される場合があるが、本実施の形態における電力用半導体装置にこれらの電極が形成されていてもよい。温度センサー用の電極、電流センサー用の電極の有無が、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。
さらに、ゲートパッド１１の位置、個数およびソースパッド１０の形状等も多種多様のケースが有り得るが、これらも、上記の電流センサー用電極等の有無と同様に、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。
また、図示して説明はしないが、電力用半導体装置の上部表面のソースパッド１０、ゲートパッド１１、ゲート配線１２を、外部の制御回路と接続できるような開口を残して、シリコン窒化膜やポリイミドなどの保護膜で覆っても良い。
さらに、本実施の形態の電力用半導体装置においては、ゲート電極５０の材料として不純物添加多結晶シリコンを使用した例を説明したが、不純物添加多結晶シリコンの抵抗は十分に低くないため、ゲートパッド１１との接続位置から離れた箇所のゲート電極５０の電位は、ゲートパッド１１、ゲート配線１２の電位との間に時間的なずれを生じる場合がある。この時間的なずれは、ゲート電極５０の抵抗などの抵抗成分およびソースパッド１０などとの間にできる寄生容量で定まる時定数によって決まる。本実施の形態においては、ゲート配線１２下部のゲート電極５０に低抵抗のゲート配線１２を並列に設けることによって、上記のような時間的ずれの発生を抑制している。
また、本実施の形態の電力用半導体装置においては、第１ウェル領域４１、第２ウェル領域４２、第３ウェル領域４３、４４の各々のｐ型不純物濃度および深さが同一であるように説明し図示したが、これらの領域の不純物濃度および深さは同一である必要はなく、それぞれ別々の値であってもよい。
さらに、図７にその断面図を示したように、ＭＯＳＦＥＴのチャネルとなる第１ウェル領域４１以外の第２ウェル領域４２、第３ウェル領域４３、４４の導電性を高めるために、それらの表層部に追加のイオン注入によりｐ型不純物濃度を高くしてもよい。また、この追加のイオン注入とＪＴＥ領域４０のイオン注入を同時に行なってもよい。図７において、（ａ）はゲートパッドを横断する断面、（ｂ）は終端部の断面である。
また、セル領域内のユニットセルの配置方法は、正方形のユニットセルが格子状に並んだ図２に示したものである必要はなく、例えば、図８にその電力用半導体装置の一部の上面透視図を示すように、隣接する列のユニットセルが互い違いに配置されてもよい。図８は、電力用半導体装置の一部であるゲートパッド１１とゲート配線１２の接続部付近を上面から透視した平面図である。さらに、変位電流が集中しやすい第３ウェル領域が上から見て凹形状のコーナー部に、図８に示したように、第２ウェルコンタクトホール６３を多く配置してもよい。図８では、第２ウェルコンタクトホール６３を一重に配置しているが、二重、三重に配置してもよい。このように配置することで、第２ウェルコンタクトホール６３のコンタクト抵抗によって増加する変位電流によって発生する電位を低下させることができる。
実施の形態２．
図９および図１０は、本発明の実施の形態２の電力用半導体装置の断面模式図で、上面から見た図は実施の形態１の図１および図２に示したものと同様である。図９は、図２のＡ−Ａ断面の断面図であり、図１０は、図２のＢ−Ｂ断面の断面図である。
本実施の形態の電力用半導体装置においては、図９および図１０にあるように、ゲート絶縁膜３０とフィールド酸化膜３１との境界（ゲート絶縁膜フィールド酸化膜境界３３）が、第２ウェル領域４２と第３ウェル領域４３、４４との間の上部にあることが特徴であり、その他の点については実施の形態１と同様であるので、詳しい説明は繰り返さない。
本実施の形態の電力用半導体装置によっても、変位電流による高電圧が発生する可能性がある第３ウェル領域４３、４４を全てゲート絶縁膜３０より厚いフィールド酸化膜３１で覆うことができ、絶縁破壊が発生しにくい、信頼性の高い電力用半導体装置を得ることができる。
なお、上記実施の形態１、２では、セル領域に形成する半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図３に示す炭化珪素半導体基板２０と裏面側の裏面オーミック電極７２との間に第２導電型のコレクタ層を設けることによりＩＧＢＴのセル領域を有する半導体素子を構成しても、上述した本発明の効果がＩＧＢＴのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がＩＧＢＴの場合には、ＭＯＳＦＥＴのドレイン（電極）がコレクタ（電極）に相当し、ＭＯＳＦＥＴのソース（電極）がエミッタ（電極）に相当する。
さらに、本発明においては、実施の形態１、２で記載したＭＯＳＦＥＴ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義するほか、例えば、このＭＯＳＦＥＴ構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で「半導体装置」と定義する。
１０ ソースパッド、１１ ゲートパッド、１２ ゲート配線、１３ ドレイン電極、２０ 基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド酸化膜、３２ 層間絶縁膜、３３ ゲート絶縁膜フィールド酸化膜境界、４０ ＪＴＥ領域、４１ 第１ウェル領域、４２ 第２ウェル領域、４３、４４ 第３ウェル領域、４６、４７、４８ ウェルコンタクト領域、５０ ゲート電極、６１ ソースコンタクトホール、６２ 第１ウェルコンタクトホール、６３ 第２ウェルコンタクトホール、６４ ゲートコンタクトホール、７１ オーミック電極、７２ 裏面オーミック電極、８０ ソース領域。
本発明に係る電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に形成された、複数のユニットセルからなるセル領域と、前記セル領域を取り囲むように前記セル領域と離間して形成された第２導電型の第２ウェル領域と、前記セル領域上と、前記第２ウェル領域上の少なくとも前記セル領域側とに形成されたゲート絶縁膜と、前記第２ウェル領域の外側に前記第２ウェル領域と離間して形成された第２導電型の第３ウェル領域と、前記第３ウェル領域上の前記第３ウェル領域の内周の内側まで形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、前記フィールド酸化膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記セル領域上の前記ゲート絶縁膜を貫通して形成されたソースコンタクトホールと、前記第２ウェル領域上の前記ゲート絶縁膜を貫通して形成された第１ウェルコンタクトホールと、前記第３ウェル領域上の前記フィールド酸化膜を貫通して形成された第２ウェルコンタクトホールと、前記ソースコンタクトホール、前記第１ウェルコンタクトホール、及び前記第２ウェルコンタクトホールを介して前記セル領域と前記第２ウェル領域と前記第３ウェル領域とを電気的に接続するソースパッドと、前記第１の主面とは反対の第２の主面側に設けられたドレイン電極とを備えたものである。

Claims (8)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、
    複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、
    複数の前記第１ウェル領域および前記ソース領域上に形成されたゲート絶縁膜と、
    複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された第２導電型の第２ウェル領域と、
    前記第２ウェル領域の外側に前記第２ウェル領域と離間して形成され前記第２ウェル領域より大きな面積の第２導電型の第３ウェル領域と、
    前記第３ウェル領域上に前記第３ウェル領域の内周の内側まで形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
    前記フィールド酸化膜上および前記ゲート絶縁膜に形成されたゲート電極と、
    前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成された第１ウェルコンタクトホール、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成された第２ウェルコンタクトホール、および、前記第３ウェル領域上に前記フィールド酸化膜を貫通して形成された第３ウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域と前記第３ウェル領域とを電気的に接続するソースパッドと、
    前記ゲート電極と電気的に接続されたゲートパッドと、
    前記半導体基板の第２の主面に設けられたドレイン電極と
    を備えたことを特徴とする電力用半導体装置。
  2. 第２ウェル領域と第２ウェル領域との間隔は、０．５μｍ以上５μｍ以下であることを特徴とする請求項１に記載の電力用半導体装置。
  3. 半導体基板は、炭化珪素半導体基板であり、ドリフト層は、炭化珪素材料で構成されていることを特徴とする請求項１に記載の電力用半導体装置。
  4. ゲート絶縁膜とフィールド酸化膜との境界は、第２ウェル領域の上部にあることを特徴とする請求項１に記載の電力用半導体装置。
  5. ゲート絶縁膜とフィールド酸化膜との境界は、第２ウェル領域と第３ウェル領域との間の上部にあることを特徴とする請求項１に記載の電力用半導体装置。
  6. 第１ウェル領域は、第２ウェル領域と第３ウェル領域とより不純物濃度が低く形成されていることを特徴とする請求項１に記載の電力用半導体装置。
  7. ドレイン電極の電圧のスイッチング速度が１０Ｖ／ｎｓｅｃ以上の速度でスイッチオフするときに、第２ウェル領域とゲート電極との間に挟まれたゲート絶縁膜に誘起される電界が３ＭＶ／ｃｍ以下であることを特徴とする請求項１に記載の電力用半導体装置。
  8. 第２ウェルコンタクトホールの外側にゲート配線を設けたことを特徴とする請求項１に記載の電力用半導体装置。
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