KR20100079163A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 기법에 관한 것으로, 반도체 기판 상에 소자 분리 영역을 위한 트렌치를 형성하고, 형성된 트렌치에 절연 물질을 매립한 후, 그 상부를 평탄화하고, 절연 물질의 상부와, 플레이트 형성 영역에 모트 패턴을 형성하며, 모트 패턴과 플레이트 형성 영역을 제외한 영역의 패드 질화막을 제거하여 플레이트 형태의 패드 질화막 패턴을 형성함으로써, 이 후에, 패드 질화막 패턴에 따라 양측면의 단차를 갖는 게이트 전극을 형성할 수 있어 저항 및 전압 특성이 향상된 반도체 소자를 제조할 수 있는 것이다.
BCDMOS 소자, 모트 패턴 공정(moat pattern process)

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS FABRICATION METHOD}
본 발명은 반도체 소자의 제조 기법에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자 분리막 형성 과정에서 모트 패턴 공정(moat pattern process)을 개선하여 소자 특성을 향상시키는데 적합한 반도체 소자 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, BCDMOS 소자는 예를 들면, 바이폴라 소자(bipolar semiconductor), CMOS 소자(complementary metal oxide semiconductor, 이하 ‘CMOS 소자’라 함), DMOS 소자(depletion metal oxide semiconductor, 이하 ‘DMOS 소자’라 함) 등의 3가지 소자의 복합 구조의 반도체 소자이다.
이러한 BCDMOS 소자는 바이폴라 소자의 고속 주파수, 고전압(high voltage) 특성과, CMOS 소자의 저전압(low voltage), 고집적도 특성과, DMOS 소자의 낮은 드레인-소스간 저항에 따른 전력 제어 특성을 병합한 소자로서, 단일 칩에 전원 디바이스와 논리 로직 기능과 고전압, 고전류의 전력 출력 기능을 가지며, 칩 사이즈가 작고 전력 소모가 적으며, 고내압 고전류 구동이 가능한 장점을 갖는다.
도 1a 내지 도 1d는 종래에 따라 모트 공정을 통해 BCDMOS 소자를 제조하는 과정을 나타낸 공정 순서도이다.
도 1a 내지 도 1d를 참조하면, 제 1 도전형(예를 들면, p형 등)의 반도체 기판(100) 상에 각각의 제 1 도전형 딥웰(102a, 102b, 102c)을 형성하고, 각각의 제 1 도전형 딥웰(102a, 102b, 102c) 상에 그에 대응하는 각각의 제 2 도전형(예를 들면, n형 등)의 드리프트 영역(104a, 104b, 104c)을 형성한 후에, 그 상부에 패드 산화막(106) 및 패드 질화막(108)을 증착하고, 이를 패터닝하며, 패터닝된 패드 산화막(106) 및 패드 질화막(108)을 하드마스크로 한 식각 공정을 통해 소자 분리용 트렌치를 형성하며, 도 1a에 도시한 바와 같이 형성된 트렌치를 매립하도록 절연 물질(110)을 증착한다.
그리고, 절연 물질(100)이 증착된 반도체 기판(100)의 상부에 절연 물질을 증착한 후 이를 패터닝하여 도 1b에 도시한 바와 같은 모트 패턴(112)을 형성한다.
다음에, 도 1c에 도시한 바와 같이 모트 패턴(112)이 형성된 반도체 기판(100)의 상부에 대한 에치 백(etch back) 등의 공정을 통해 식각한다.
이어서, 패드 산화막(106)이 드러나도록 그 상부의 패드 질화막(108) 및 절연 물질(110)을 평탄화를 통해 제거하여 도 1d에 도시한 바와 같이 소자 분리막(110a)을 형성한다.이 후에, 바이폴라 소자, CMOS 소자, DMOS 소자 등이 정의된 영역에서 각각의 게이트 구조를 형성한다.
하지만, 상술한 바와 같은 반도체 소자의 제조 과정에서 소자 분리 영역과 활성 영역(active area)의 단차의 차이를 최소화하기 위한 모트 패턴 공정은 딥웰의 유무에 따라 이미 단차를 가진 상태에서 절연 물질이 증착되기 때문에 패드 질화막의 상단의 절연 물질을 제거하기 위해 필요하게 되는데, 도 2에 도시한 바와 같은 구조의 BCDMOS 소자는 드레인-소스간 저항 특성은 우수하지만 항복 전압(breakdown voltage) 특성은 나쁘고, 도 3에 도시한 바와 같은 구조의 BCDMOS 소자는 항복 전압 특성은 우수하지만 드레인-소스간 저항 특성은 나쁜 문제점이 있다.
이에 따라, 본 발명은 모트 패턴 공정을 통해 게이트 구조의 하부에 패드 질화막을 잔류시키고, 그 상부에 게이트 구조를 형성함으로써, 반도체 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
일 관점에서 본 발명은, 소자 분리 영역을 정의하는 소자 분리막과, 상기 소자 분리막에 따라 분리된 활성 영역의 드리프트 영역 상부에 플레이트 형태로 형성된 패드 질화막 패턴과, 상기 패드 질화막 패턴에 따라 한쪽 측면이 다른 측면과 단차를 갖도록 형성된 게이트 전극을 포함하는 반도체 소자를 제공한다.
다른 관점에서 본 발명은, 반도체 기판 상에 패터닝된 패드 산화막 및 패드 질화막에 따라 식각하여 소자 분리 영역을 위한 트렌치를 형성하는 단계와, 상기 형성된 트렌치에 절연 물질을 매립한 후, 그 상부를 평탄화하는 단계와, 상기 평탄화한 후에, 상기 절연 물질의 상부와, 플레이트 형성 영역에 모트 패턴을 형성하는 단계와, 상기 모트 패턴과 상기 플레이트 형성 영역을 제외한 영역의 상기 패드 질화막을 제거하여 플레이트 형태의 패드 질화막 패턴을 형성하는 단계와, 상기 형성된 패드 질화막 패턴에 따라 양측면의 단차를 갖는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은, 소자 분리 영역을 정의하는 소자 분리막과, 소자 분리막에 따라 분리된 활성 영역의 드리프트 영역 상부에 플레이트 형태로 형성된 패드 질화막 패턴과, 패드 질화막 패턴에 따라 한쪽 측면이 다른 측면과 단차를 갖도록 형성된 게이트 전극을 포함하는 반도체 소자를 제조함으로써, BCDMOS 소자의 저항 및 전압 특성을 향상시킬 수 있다.
본 발명은, 반도체 기판 상에 패터닝된 패드 산화막 및 패드 질화막에 따라 식각하여 소자 분리 영역을 위한 트렌치를 형성하고, 형성된 트렌치에 절연 물질을 매립한 후, 그 상부를 평탄화하고, 절연 물질의 상부와, 플레이트 형성 영역에 모트 패턴을 형성하며, 모트 패턴과 플레이트 형성 영역을 제외한 영역의 패드 질화 막을 제거하여 플레이트 형태의 패드 질화막 패턴을 형성한 후에, 형성된 패드 질화막 패턴에 따라 양측면의 단차를 갖는 게이트 전극을 형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.
도 4는 본 발명의 실시 예에 따른 모트 패턴 공정을 이용한 반도체 소자를 나타낸 도면이다.
도 4를 참조하면, 제 1 도전형(예를 들면, p형 등)의 반도체 기판(400) 상에 각각의 소자 형성 영역에 대응하는 제 1 도전형의 딥웰(402a, 402b, 402c)이 소정의 이온 주입 공정 등을 통해 형성되고, 제 1 도전형의 딥웰(402a, 402b, 402c)에 각각 대응하는 제 2 도전형(예를 들면, n형 등)의 드리프트 영역(404a, 404b, 404c)이 소정의 이온 주입 공정 등을 통해 형성되며, 소자 분리 영역에 소자 분리막(410a)이 형성된다.
여기에서, 소자 분리막(410a)은 반도체 기판(400) 상에 패드 산화막과 패드 질화막을 증착한 후 이를 패터닝하고, 패터닝된 패드 산화막과 패드 질화막을 하드마스크로 하여 소자 분리용 트렌치를 형성하며, 이를 절연 물질로 매립한 후, 그 상부를 패드 질화막이 드러나도록 평탄화한 후에, 평탄화된 절연 물질의 상부와 패드 질화막의 잔류 영역에 모트 패턴을 형성한 후에, 그 상부에 대해 예를 들면, 에 치 백 공정 등을 통해 식각하는 등의 과정을 통해 형성될 수 있으며, 반도체 기판(400)의 패드 산화막은 제거될 수 있다.
또한, 제 1 도전형의 딥웰(402a, 402b, 402c)과 제 2 도전형의 드리프트 영역(404a, 404b, 404c)이 각각 형성된 반도체 기판(400)의 상부에 게이트 전극의 하부에 한쪽 측면에 걸쳐 플레이트(plate) 형태로 패드 질화막 패턴(408a)이 형성되고, 그 상부에 게이트 산화막(414a), 폴리 실리콘층(416a), 스페이서(spacer, 418a) 등을 포함하는 게이트 전극이 패드 질화막 패턴(408a)에 따라 단차를 가지며 형성된다. 여기에서, 패드 질화막 패턴(408a)의 하부에 잔류하는 패드 산화막 패턴은 미도시되었다.
한편, 상술한 바와 같은 반도체 소자는 어느 하나의 소자 형성 영역에서 형성되는 반도체 소자를 나타낸 것이며, 각각의 소자 형성 영역에서 잔류하는 다른 패드 질화막 패턴을 형성함으로써, 폴리 플레이트(poly plate) 구조의 게이트 전극을 형성할 수 있음은 물론이다.
따라서, 게이트 전극의 하부에 한쪽 측면으로 잔류하는 패드 질화막 패턴을 드레인 드리프트 영역에 형성함으로써, BCDMOS 소자의 저항 특성 및 전압 특성을 향상시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따라 모트 패턴 공정을 이용하여 반도체 소자를 제조하는 과정을 나타낸 공정 순서도이다.
도 5a 내지 도 5d를 참조하면, 제 1 도전형(예를 들면, p형 등)의 반도체 기판(400) 상에 각각의 제 1 도전형 딥웰(402a, 402b, 102c)을 형성하고, 각각의 제 1 도전형 딥웰(402a, 402b, 402c) 상에 그에 대응하는 각각의 제 2 도전형(예를 들면, n형 등)의 드리프트 영역(404a, 404b, 104c)을 형성한 후에, 그 상부에 패드 산화막(406) 및 패드 질화막(408)을 증착하고, 이를 패터닝하며, 패터닝된 패드 산화막(406) 및 패드 질화막(408)을 하드마스크로 한 식각 공정을 통해 소자 분리용 트렌치를 형성하며, 도 5a에 도시한 바와 같이 형성된 트렌치를 매립하도록 절연 물질(410)을 증착한다.
그리고, 절연 물질(400)이 증착된 반도체 기판(400)의 상부에 대해 화학적 기계적 연마 공정(CMP process) 등을 수행하여 도 5b에 도시한 바와 같이 패드 산화막(408)을 노출시킨다.
다음에, 패드 산화막(408)이 노출된 반도체 기판(400)의 상부에 절연 물질을 증착한 후 이를 패터닝하여 도 5c에 도시한 바와 같이 절연 물질(410)의 상부와 게이트 구조 하부에 잔류되는 패드 질화막(408)의 잔류 영역에 모트 패턴(412)을 형성한다.
다음에, 모트 패턴(412)이 형성된 반도체 기판(400)의 상부에 대한 에치 백(etch back) 등의 공정을 통해 식각하여 도 5d에 도시한 바와 같이 소자 분리막(410a)과, 게이트 구조의 하부에 폴리 플레이트 구조를 위한 패드 질화막 패턴(408a)을 플레이트 형태로 형성한다.이 후에, 바이폴라 소자, CMOS 소자, DMOS 소자 등이 정의된 영역에서 각각의 게이트 전극을 형성하며, 이러한 패드 질화막 패턴(408a)에 따라 형성된 게이트 전극은 게이트 산화막과 폴리 실리콘층, 그리고 한쪽 측면의 스페이서가 다른 측면보다 단차를 갖도록 형성될 수 있다.
한편, 상술한 바와 같은 본 발명의 일 실시 예에서는 세 개의 소자 영역 중에서 세번째(오른쪽에서 첫번째) 영역에서만 패드 질화막 패턴(408a)을 형성하는 것으로 하여 설명하였으나, 필요에 따라 정의된 영역에 모트 패턴을 형성하고, 이러한 모트 패턴에 따라 다른 영역에 다른 패드 질화막 패턴을 형성할 수 있음은 물론이다.
따라서, 게이트 전극의 하부에 한쪽 측면으로 잔류하는 패드 질화막 패턴을 드레인 드리프트 영역에 형성함으로써, BCDMOS 소자의 저항 특성 및 전압 특성을 향상시킬 수 있다.
이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1a 내지 도 1d는 종래에 따라 모트 공정을 통해 BCDMOS 소자를 제조하는 과정을 나타낸 공정 순서도,
도 2는 종래의 일 실시 예에 따른 BCDMOS 소자를 나타낸 도면,
도 3은 종래의 다른 실시 예에 따른 BCDMOS 소자를 나타낸 도면,
도 4는 본 발명의 실시 예에 따른 모트 패턴 공정을 이용한 반도체 소자를 나타낸 도면,
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따라 모트 패턴 공정을 이용하여 반도체 소자를 제조하는 과정을 나타낸 공정 순서도.

Claims (5)

  1. 소자 분리 영역을 정의하는 소자 분리막과,
    상기 소자 분리막에 따라 분리된 활성 영역의 드리프트 영역 상부에 플레이트 형태로 형성된 패드 질화막 패턴과,
    상기 패드 질화막 패턴에 따라 한쪽 측면이 다른 측면과 단차를 갖도록 형성된 게이트 전극
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 패드 질화막 패턴은, 모트 패턴 공정을 통해 형성되는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은, 상기 패드 질화막 패턴에 따라 게이트 산화막, 폴리 실리콘층 및 스페이서가 양측면에서 서로 다른 단차를 갖는 반도체 소자.
  4. 반도체 기판 상에 패터닝된 패드 산화막 및 패드 질화막에 따라 식각하여 소 자 분리 영역을 위한 트렌치를 형성하는 단계와,
    상기 형성된 트렌치에 절연 물질을 매립한 후, 그 상부를 평탄화하는 단계와,
    상기 평탄화한 후에, 상기 절연 물질의 상부와, 플레이트 형성 영역에 모트 패턴을 형성하는 단계와,
    상기 모트 패턴과 상기 플레이트 형성 영역을 제외한 영역의 상기 패드 질화막을 제거하여 플레이트 형태의 패드 질화막 패턴을 형성하는 단계와,
    상기 형성된 패드 질화막 패턴에 따라 양측면의 단차를 갖는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 게이트 전극을 형성하는 단계는, 상기 패드 질화막 패턴에 따라 상기 양측면의 단차를 갖는 게이트 산화막, 폴리 실리콘층 및 스페이서를 형성하는 반도체 소자의 제조 방법.
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