NL8004861A - Half-geleiderinrichting, voorzien van complementaire half-geleiderelementen en werkwijze voor het vervaardigen ervan. - Google Patents

Half-geleiderinrichting, voorzien van complementaire half-geleiderelementen en werkwijze voor het vervaardigen ervan. Download PDF

Info

Publication number
NL8004861A
NL8004861A NL8004861A NL8004861A NL8004861A NL 8004861 A NL8004861 A NL 8004861A NL 8004861 A NL8004861 A NL 8004861A NL 8004861 A NL8004861 A NL 8004861A NL 8004861 A NL8004861 A NL 8004861A
Authority
NL
Netherlands
Prior art keywords
layer
semiconductor
type
forming
mask
Prior art date
Application number
NL8004861A
Other languages
English (en)
Other versions
NL188774B (nl
NL188774C (nl
Original Assignee
Nippon Telegraph & Telephone
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP11787379A external-priority patent/JPS5642352A/ja
Priority claimed from JP55026177A external-priority patent/JPS5833702B2/ja
Priority claimed from JP4855580A external-priority patent/JPS56144552A/ja
Application filed by Nippon Telegraph & Telephone filed Critical Nippon Telegraph & Telephone
Publication of NL8004861A publication Critical patent/NL8004861A/nl
Publication of NL188774B publication Critical patent/NL188774B/nl
Application granted granted Critical
Publication of NL188774C publication Critical patent/NL188774C/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0817—Thyristors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors

Description

-1- 21494/JF/jl . N 4
Aanvrager; Nippon Telegraph & Telephone Public Corporation, Tokio, Japan.
Korte aanduiding: Half-geleiderinrichting, voorzien van complementaire half-geleiderelementen en werkwijze voor het vervaardigen ervan.
5
De uitvinding heeft betrekking op een half-geleiderinrichting, voorzien van complementaire half-geleiderelementen, alsmede op een werkwijze voor het vervaardigen van een samengestelde half-geleiderinrichting.
De uitvinding i3 gericht op een complexe half-geleiderinrich-1° ting en in het bijzonder op een half-geleiderinrichting, voorzien van half-geleiderelementen met complementaire karakteristieken middels een diëlektrische, Isolerende structuur.
Verscheidene typen half-geleiderinrichtingen van het hier zojuist bovenbeschreven type, zijn ontwikkeld om te worden gebruikt in 15 verschillende toepassingen. Ofschoon half-geleiderinrichtingen met voor bepaalde toepassingen bevredigende karakteristieken zijn ontwikkeld, zijn half-geleiders met bevredigende karakteristieken voor andere toepassingen nog niet ontwikkeld. Als gevolg van recentelijke ontwikkelingen in de elektronika, zijn bijvoorbeeld moderne telefooncentrale-apparatuur ge-.
20 fabriceerd met elektronische elementen en elektronische telefooncentrale-apparatuur van het tijddelingstype zijn ontwikkeld, ten einde het rendement te verbeteren en te voldoen aan verscheidene dienstvereisten. ofschoon dergelijke elektronische telefooncentrale-apparatuur voordelig is, aangezien deze kan voldoen aan verscheidene dienstvereisten en recht-25 streeks kan . worden toegepast op digitale transmissiesystemen zonder het vereiste van een speciale bewerking, zijn de vervaardigingskosten ervan aanzienlijk hoger dan die van telefooncentrale-apparatuur volgens de stand van de techniek. De reden van het toenemen van de vervaardigingskosten ligt in het feit, dat het noodzakelijk is een twee-richtingsspraak-30 voedingsstroom, een snelheidspuls, etc., aan de abonneelijnen voor respectieve abonnees toe te voeren. Aangezien een dergelijke toevoerschake-ling aan de lijnen een grote stroom van bijvoorbeeld 120 mA toevoert, is het noodzakelijk middels een geïntegreerde schakelingstechniek schakel-transistoren te fabriceren, welke worden benut voor het schakelen van 35 dergelijke grote stromen, en welke geschikt zijn om hoge spanningen, bijvoorbeeld 240V te weerstaan en excellente complementaire karakteristieken hebben.
In het volgende worden enige transistoren volgens de stand van O Λ η A Q R 4 -2- 2W/JF/jl de techniek, geschikt voor dergelijke toepassingen besproken. Het Amerikaanse octrooischrift 3.8T8.583 beschrijft complementaire transistoren, waarin een N“-eiland en een P-eiland worden geïsoleerd door een diëlek-tricum door een unieke combinatie van een selectieve diffusie van een 5 p+-verontreiniging in een N~-substraat, een passivering van eilanden met een oxydefilm en een dampdepositie van een dikte polykristallijne sili-ciumfilm.
Met deze constructie, is het eenvoudig een N-type transistor te vormen met een doorslagsterkte van rond verscheidene honderden Volt in het N”-eiland, aangezien de doteringsconcentratie in het N’-eiland bij-14 3 voorbeeld 5 x 10 /cm wordt gemaakt. Het is echter onmogelijk een P-type transistor te verkrijgen met een grote doorslagsterkte, omdat het P-eiland wordt gevormd door hittediffusie van een P-type verontreiniging in het N”-sub3traat, waardoor dus geen voldoende afneming van de doterings-15 concentratie wordt verkregen. Bovendien kan bij deze constructie een zwaar gedoteerde laag slechts worden gevormd op het bo-demoppervlak van het N~-eiland, met het gevolg, dat een relatief grote serieweerstand wordt toegevoegd aan de transistor gevormd in het N"-ei-land, waardoor dus het dynamisch werkbereik van de transistor wordt in-20 geperkt. Bovendien is een hitte-behandeling op een hoge temperatuur gedurende lange tijd noodzakelijk voor het vormen van het P-eiland door hittediffusie van een P-type verontreiniging in een N--substraat, hetgeen natuurlijk ongewenst is vanuit het standpunt van vervaardigingskosten.
Verder beschrijft het Amerikaanse octrooischrift 3*461.003 een 25 constructie, waarin het N~-eiland en het P“-eiland selectief worden gevormd door een epitaxiale groeitechniek en waarin respectieve eilanden worden omgeven door een diëlektrikum en worden gedragen door polykristalli jn silicium. Met deze constructie, aangezien respectieve eilanden worden gevormd met een epitaxiale groeitechniek, is het niet alleen moge-30 lijk de doteringsconcentratie in de respectieve eilanden op een gewenste waarde te sturen, maar is het eveneens mogelijk de doteringsconcentratie van de gedeelten van de eilanden,welke grenzen aan het elektricum groöt te maken, waardoor complementaire transistoren met een grote doorslagsterkte en lage weerstand worden verkregen. Bij deze constructie echter, 35 aangezien respectieve eilanden worden gevormd door een selectieve epitaxiale groeitechniek, wordt de dwarsdoorsnedeconfiguratie van respectieve 'eilanden rechthoekig met een omgekeerde afknotting, waardoor het dus moeilijk wordt de vorm of de vorming van de verticale wanden te sturen.
8004861 * * t -3- 21494/JF/jl
De polykristall!jne lagen tussen respectieve eilanden worden bij het danpdepositieproces niet voldoend nabij de zijwanden gevormd, in het bijzonder nabij de bases van deze eilanden , aangezien deze verticale of overhangende wanden hebben, waardoor dus holten of uitsparingen worden ge-5 vormd, welke het breken van de plak tot gevolg zullen hebben.
Bovendien is bij deze constructie het bereik van condities van de selectieve epitaxiale groei beperkt, waardoor het moeilijk wordt de processen te sturen. Bij deze constructie is het uitermate moeilijk dikke eilanden te vormen met dikten van verscheidene tientallen micro-10 meter.
Gedurende de foto-etsstap voor het vormen van een P-eiland opvolgend aan de vorming van een N-eiland, is het moeilijk het foto-etsen op juiste wijze te sturen vanwege de aanwezigheid van een grote kraag, veroorzaakt door het N-eiland.
15 Overeenkomstig is het een hoofddoel van de onderhavige uit vinding een half-geleiderinrichting te verschaffen, welke is voorzien van complementaire half-geleiderelementen op een substraat, alsmede een werkwijze voor het vervaardigen van een dergelijke half-geleiderinrichting.
20 Een ander doel van de onderhavige uitvinding is het verschaf fen van een werkwijze voor het vervaardigen van complementaire half-geleiderelementen op een substraat, welke werkwijze zeer reproduceerbaar is.
Nog een ander doel van de onderhavige uitvinding is het verschaffen van een werkwijze voor het vervaardigen van de half-geleider-25 inrichting, voorzien van complementaire half-geleiderelementen door een unieke combinatie van de stappen van conventionele vervaardigingswerk-wijzen van een half-geleiderinrichting zonder te vertrouwen op welke speciale behandeling dan ook.
Een verder doel van de onderhavige uitvinding is het verschaf-30 fen van een webkwijze voor het vervaardigen van een half-geleiderinrichting, voorzien van complementaire half-geleiderelementen, waarbij geen enkele strikte processturing noodzakelijk is.
Nog een ander doel van de onderhavige uitvinding is het verschaffen van een werkwijze voor het vervaardigen van een half-geleider-35 inrichting, voorzien van complementaire half-geleiderelementen, welke geen breuk van een substraat tot gevolg heeft, vanwege insparingen op het oppervlak van de elementen.
Hiertoe voorziet de uitvinding in een inrichting van een in de 80 04 86 f -«- 2149VJF/J1 aanhef genoemde soort,welke is gekenmerkt,doordat deze omvat:een P-type en-kelkristallijn half-geleidereiland,een N-type enkelkristallijn half-geleider- * r eiland, een polykristallijne half-geleiderlaag,welke het enkelkristallijne half-geleidereiland omgeeft, voor het definiëren van een gemeenschappe-5 |lijk hoofdvlak, tezamen met hoofdvlakken van de enkelkristallijne half-geleidereilanden, welke polykristallijne half-geleiderlagen de enkelkristallijne half-geleidereilanden in een geïsoleerde toestand dragen, een isolerende laag, aangebracht tussen zij- en bodemoppervlakken van de respectieve enkelkristallijne half-geleidereilanden en de polykristallijne 10 laag, zwaar gedoteerde P-type en N-type lagen, gevormd op gedeelten van de respectieve enkelkristallijne half-geleidereilanden, welke grenzen aan de isoleringslagen, waarbij elk van de enkelkristallijne half-geleidereilanden hellende zij-oppervlakken hebben, met een hoek welke wordt bepaald door de kristalstructuur ervan en half-geleiderelementen met comple-15 mentaire karakteristieken en gevormd in de respectieve enkelkristallijne half-geleidereilanden, alsmede in een werkwijze van een in de aanhef genoemde- soort, welke is gekenmerkt, doordat deze de volgende stappen omvat: het aanbrengen van een eerste maskerlaag op één hoofdoppervlak van een half-geleidersubstraat, met uitzondering van een eerste plaatselijk ge-20 bied, welke eerste maskerlaag een film met een eerste etssnelheid omvat, het vormen van een eerste half-geleideMaag van een eerste geleid-baarheidstype op het gehele oppervlak van het substraat door een epi-taxiaal groeiproces, welke eerste half-geleiderlaag een enkelkristallijne laag omvat, welke is gegroeid van een eerste plaatselijk gebied van het 25 half-geleidersubstraat en een polykristallijne laag, gegroeid van de eerste maskerlaag, het vormen van een tweede maskerlaag op een gedeelte van de eerste half-geleiderlaag, overeenkomend met het eerste plaatselijke' gebied, welke tweede maskerlaag een tweede etssnelheid heeft, welke sneller is dan de eerste etssnelheid, het etsen van de eerste half-gelei- _ 30 derlaag onder gebruikmaking van de tweede maskerlaag, ten einde slechts de enkelkristallijne laag met gehelde oppervlakken, bepaald door een kristalstructuur van de enkelkristallijne laag achter te laten, het verwijderen van de tweede maskerlaag, het vormen van een laag, bevattende een verontreiniging van het eerste geleidbaarheidstype in een grotere 35 concentratie over het gehele buitenoppervlak van de eerste enkelkristallijne laag, het vormen van een isolerende laag op de enkelkristallijne laag, het verwijderen van de maskerlaag het vormen van een tweede half-geleiderlaag van een tweede geleidbaarheidstype op het gehele oppervlak 80 0 4 8 6 1 « <4 -5- 21494/JF/jl van het substraat door een epitaxiaal groeiproces, welke tweede half-ge·-leiderlaag een polykristallijne laag omvat, welke is gegroeid van de eerste 'isolerende laag en een enkelkristallijne laag gegroeid van het half-geleidersubstraat, het selectief'vormen van een derde maskerlaag op de 5 enkelkristallijne laag van de tweede half-geleiderlaag, het etsen van de tweede half-geleiderlaag door gebruik te maken van de derde maskerlaag, , ten einde een enkelkristallijne laag van de tweede half-geleiderlaag achter te laten op een tweede plaatselijk gebied van het half-geleidersub-straat, waardoor hellende oppervlakken worden gevormd, welke worden be-10 paald^door de kristalstructuur van het haljj-geleidersubstraat, het verwijderen vair de derde'maskerlaag, het vormen van een laag, welke een grote concentratie van een verontreiniging van het tweede geleidbaarheidstype bevat op het gehele buitenoppervlak van de achterblijvende enkelkristal- 11jne laag van de tweede half-geleiderlaag, het vormen van een tweede iso-15 lerende laag op een oppervlak, bevattende de achtergebleven enkelkristal-lijne laag van de tweede half-geleiderlaag, het vormen van een polykristalli jne half-geleideflaag op de oppervlakken, het verwijderen van het half-geleidersubstraat en het vormen van half-geleiderelementen met complementaire karakteristieken in respectieve blootgelegde enkelkristallijne 20 lagen door gebruikmaking als een hoofdvlak van een door snijden gevormd oppervlak.
De uitvinding zal nu gedetailleerd aan de hand van voorkeursuitvoeringsvormen worden toegelicht, onder verwijzing naar de bijbehorende tekening, waarin: 25 flg. 1 een doorsnedetekening is, welke een uitvoeringsvorm van de half-geleiderinrichting, voorzien van complementaire half-geleiderelementen, volgens de uitvinding toont; de figuren 2A tot en met 2R opeenvolgende stappen tonen van een voorbeeld van de werkwijze voor het vervaardigen van de half-gelei-30 derinrichting getoond in fig. 1; de figuren 3 en 4 grafieken zijn, welke het verband tonen tussen de collector-emitterspanning en de collectorstroom van de NPN- en PNP-transistoren, vervaardigd volgens de werkwijze van de onderhavige uitvinding; en 35 de figuren 5A, 5B, 6 en 7 doorsnedetekeningen zijn, welke gemo dificeerde uitvoeringsvormen van de half-geleiderinrichting volgens de onderhavige uitvinding tonen.
Een voorkeursuitvoeringsvorm van een half-geleiderinrichting O Λ Γι L Λ Λ 1 -6- 21494/JF/jl 10, getoond in fig. 1, omvat een half-geleidersubstraat 13, gebruikmakend van een polykristall!jne laag 12, met een dikte van rond 200 micrometer als een basia. De polykristallijne half-geleider 12 behoeft niet te worden gedoteerd met een verontreiniging. Het is belangrijk de depositietem-5 peratuur te bepalen door het in ogenschouw nemen van de hittebehandeling, welke dient te worden uitgevoerd in de opvolgende stappen van de vervaardiging van de elementen. Volgens één uitvoeringsvorm ligt de depositietem-peratuur rond 1100 °C. Aan één zijde van het half-geleidersubstraat 13 zijn dicht bij elkaar een N-type enkelkristall!jn- half-geleldergebied of 10 -eiland 15, bevattende fosfor met een doteringsconcentratie van 1H 3 5 x 10 /cm en een P-type half-geleldergebied of -eiland 16, bevattende 14 3 boor, met een doteringsconcentratie van 7 x 10 /cm aangebracht.
Elk van deze eilanden 15 en 16 heeft een in hoofdzaak rechthoekige configuratie en alle zij-oppervlakken en bodemoppervlakken van deze eilanden 15 in de pólykristallijne half-geleider 12 zijn omgeven door isolerende lagen 18 en 19 met een dikte van bijvoorbeeld 2 micrometer. De isolerende lagen 18 en 19 zijn bijvoorbeeld vervaardigd uit Si02- Deze eilanden 15 en 16 •j» φ hebben N - en P -halfgeleiderlagen 21 en 22, aangrenzend gevormd aan de isolerende lagen 18 en 19 met een dikte van 15 micrometer, waarbij de 20 doteringsconcentratie van de gedeelten van de lagen 21 en 22, grenzend aan 20 3 de isolerende lagen 18 en 19 is vergroot tot bijvoorbeeld 1 x 10 /cm . De zijoppervlakken van de eilanden omvatten (111)-gehelde oppervlakken, welke naar elkaar toelopen van het bovenoppervlak naar de bodem en worden gevormd door etsen.Wanneer de enkelkristallijne half-geleidergebieden 15 25 en 16 (100)-oppervlakken omvatten, is de hellingshoek van de gehelde oppervlakken rond 54° met betrekking tot het hoofdoppervlak van het half-geleidersubstraat. Deze hellingshoek wordt bepaald door de kristalstructuur van de half-geleider. Wanneer de vlakken van de eilanden 15 en 16 een andere configuratie dan rechthoekig hebben, wordt het hellingsopper-30 vlak gevormd door (211)-,(211)-,(211)—en (211)-vlakken naast het (111)-vlak en deze vlakken maken een hoek van rond 71° met betrekking tot het vlak (100). De gehelde vlakken van een enkelkristallijne half-geleider, gevormd door etsen wordt beschreven in een artikel door D.B. Lee, getiteld: "Anisotropic Etching of Silicon", in Journal of Applied Physics, 35 vol. 4θ, no. 11, bladzijden 4569-4574, gepubliceerd in oktober 1969.
Op het oppervlak van het N-gebied 15 worden door diffusie in een N+-collectorcontactgebied 24 een P-type basisgebied 25 en een N-type emittergebied 26 en een eollectorelektrode 28 gevormd. Een basiselektrode 86 0 4 8 6 1 * » -7- 21494/JF/jl 29 en een emitterelektrode 30 worden met deze respectieve gebieden verbonden, voor het vormen van een NPN-type bipolaire transistor Q^. Op dezelfde wijze wordt op het oppervlak van het P-type gebied 16 door diffu-sie een P -type óollectoreontactgebied 32, een N-type basisgebied 33, N -5 type basiscontactgebied 35 daarmee verbonden en een P-type emittergebied 36 en een collectorelektrode 38 gevormd en een basiselektrode 39 en een emitterelektrode 40 worden verbonden met deze respectieve gebieden voor het vormen van een PNP-type bipolaire transistor Q2> De transistoren en Q2 worden bedekt door een isolerende oxydefilro 42.
10 De hierboven beschreven constructie heeft de volgende voordelen.
De hoofdgedeelten van de P-, N-eilanden wohdt dus gevormd door hoge weerstandsgebieden met een lage doteringsconcentratie en een uniforme concentratie en aangezien laag gedoteerde lagen grenzend aan de isolerende laag zijn aangebracht, is het mogelijk de waarden van de weerstan-15 den gevormd in de eilanden voldoend klein te maken. Bij gevolg is het mogelijk half-geleiderelementen te vormen met de complementaire karakteristiek in de P-type en N-type eilanden. Bovendien hebben de resulterende half-geleiderelementen een grote doorslagsterkte.
Alle zijwanden van de P- en N-type eilanden hellen onder een 20 hoek, bepaald door de structuur van het half-geleiderkristal, welke deze gebieden omvat. Met andere woorden, aangezien de dimensionale nauwkeurigheid van deze gebieden niet wordt bepaald door een maskeertechniek, is het mogelijk complementaire gebieden te vervaardigen met uniformere karakteristieken dan elementen volgens de stand van de techniek.
25 De werkwijze van het vervaardigen van de half-geleiderinrich- ting getoond in fig. 1 za-1 nu onder verwijzing naar de figuren 2A tot en met 2R worden beschreven.
Allereerst wordt een N-type silicium half-geleidersubstraat 53 14 3 geprepareerd, met bijvoorbeeld een doteringsconcentratie van 5 x 10 /cm , 30 en een (100) -vlak. Het substraat heeft twee tegenover elkaar liggende hoofdoppervlakken 51 en 52, zoals getoond in fig. 2A.
Daarna, zoals getoond in fig. 2B, wordt het hoofdoppervlak 51 bedekt door een maskerlaag 61 van 7000 2, met uitzondering van een aantal locale gebieden 60 van bijvoorbeeld 300 x 300 micrometer. De masker-35 laag 61 kan bijvoorbeeld een siliciumnitridefilm omvatten. Zoals getoond in een vergrote tekening, te zien in fig. 2B, bestaat de maskeerlaag uit een drie-lagen-constructie, omvattende een siliciumoxydefilm 61a met een dikte van 500 2, een siliciumnitridefilm 61b met een dikte van 1500 2 en O Λ n / O C 4 -8- 21494/JF/jl een siliciumoxydefilm 61c met een dikte van 5000 %, welke in de genoemde volgorde zijn gelaagd. Het doel van de siliciumoxydefilm 61a,grenzend aan het half-geleidersubstraat 53 is het absorberen van de spanning gecreëerd in de siliciumnitridefilm 61b, ten tijde van een hittebehandeling, terwijl 5 het doel van de siliciumoxydefilm 61c op de siliciumnitridefilm 61b het voorkomen van het verwijderen van de siliciumnitridelaag 61b door een alkalische etsoplossing, welke later zal worden beschreven, is.
Daarna wordt, zoals getoond in fig. 2C,op de oppervlakken van de maskerlaag 61 en in hoofdzaak rechthoekig gevormd blootgelegd gebied 10 60 van het substraat 53 een epitaxiaal gegroeide laag 62 gevormd, welke een N-type verontreiniging zoal3 fosfor omvat en met een dikte van 50 micrometer. Deze dikte wordt dusdanig gekozen, dat een gewenste doorslag-spanning kan worden bereikt voor de overgang tussen de basis- en collec-torelektrode van de transistoren welke worden gevormd in de epitaxiaal 15 gegroeide laag 62. Middels de epitaxiale groeiprocedure is het mogelijk deze dikte te vergroten. Aangezien het gedeelte 63 op het gebied 60 van de laag 62 is gegroeid van het enkelkristallijne half-geleidersubstraat 53, is het gedeelte 63 natuurlijk enkelkristallijn, terwijl, aangezien het gedeelte 64 op de maskerlaag 61 is gegroeid op de maskerlaag 61 niet 20 enkelkristallijn maar polykristallijn is.In grensgebied 100, getoond door stréepïïjnen tussen gebieden 63 en 64, heeft dezelfde of nagenoeg dezelfde kristalas als het gedeelte 63,maar heeft een slechtere kristalstructuur.
De grenslaag 101 tussen het grensgebied 100 en het gedeelte 63 valt samen met het (111)-vlak van het gedeelte 63.
25 Daarna, zoals getoond in fig. 2D, wordt een rechthoekige mas kerlaag 65, bevattende een'siliciumoxydefilm, aangebracht op het gedeelte 63 van de laag 62 en daarna wordt de laag 62 anisotropisch geëtst onder gebruikmaking van de maskerlaag 65 en een etsmiddel, bestaande uit 30 gew.% van een waterige KOH-oplossing en isopropylalcohol op een temperatuur 30 tussen 75 en 80 °C ten einde gedeelten, welke verschillen van een half-geleiderlaag 66, beneden de maskerlaag 62 op het gebied 60 van gedeelte 63 te verwijderen, zoals getoond in fig. 2F. De alcohol, vervat in het anisotrope etsmiddel werkt om het etsen van het (211)-vlak te voorkomen. Naaèt het anisotrope etsmiddel welk hierboven is beschreven, kan een ets-35 middel, bestaande uit drie delen hydrazinehydraat en één deel isopropylalcohol op een temperatuur van 90 °C tot 95 °C worden gebruikt. Hierbij kan worden verwezen naar Journal of the Electrochemical Society, april 1975, blz. 545 tot en met 552.
80 0 4 8 6 f - * -9- 21494/JF/jl
Wanneer de maskerlaag 65 wordt gevormd voor het bedekken van alle gebieden 63, zal de half-geleiderlaag 66 worden gevormd met een bodem, dat wil zeggen, gebied 60 wordt bepaald door de aaskerlaag 61 en vier zijoppervlakken, waarvan de breedte afneemt naar boven. Deze vier 5 zijoppervlakken vallen samen met de (111)-vlakken, welke hierboven zijn beschreven en het anisotrope etsen wordt gestopt op deze oppervlakken.
Aangezien de zijoppervlakken van de half-geleiderlaag 66 (T11)-vlakken zijn, hellen deze met een hoek van 54° met betrekking tot het hoofdoppervlak 51.
10 Bij het vormen van de half-geleiderlaag op een hierboven be schreven wijze, wordt het weg te etsen gedeelte gedefinieerd langs het (111)-vlak inherent aan de kristalstructuur van de half-geleiderlaag, zodat het niet noodzakelijk is de positie van de maskerlaag 61 nauwkeurig uit te lijnen. De gedeelten van het gebied 100, welk alles is verwijderd, 15 bijvoorbeeld een relatief groot aantal kristaldefecten, en is derhalve niet geschikt om gebruikt te worden als gebied voor het vormen van de h alf-ge1eid er element en.
Daarna wordt alleen de maskeerlaag 62 verwijderd van boven de laag 66 met verdund fluorzuur of een etsmiddel, bevattende een fluorzuur.
20 Daarna wordt een N-type verontreiniging gediffundeerd in het buitenoppervlak van laag 66 en een groef 68 voor het vormen van een N+-type half- 20 3 geleidergebied 69 met een doteringsconcentratie van 1 x 10 /cm en een dikte van 1 micron. De dikte van dit half-geleidergebied 69 wordt vergroot tot rond 15 micrometer door opvolgende hittebehandeling. Doteren 25 van de N-type verontreiniging vereist geen foto-etsstap en zogenaamde zelfuitrichting is voldoend voor dit doel, waardoor dus een lage weer-standslaag wordt gevormd, welke onmisbaar is voor het verbeteren van de karakteristieken van de transistoren. Wanneer de verontreiniging diep is gediffundeerd in de verarmingslaag van de basisoollectorovergang, bereikt 30 deze de lage weerstandswaarde onder een lege instelspanning, waardoor dus de doorslagspanning wordt verkleind. In dit geval wordt half-geleidergebied 69 eveneens gevormd in het bodemgedeelte van de half-geleiderlaag van het half-geleidersubstraat 53 om zich lichtelijk uit te strekken beneden de maskerlaag 61.
35 Daarna wordt de inrichting onderworpen aan de gebruikelijke hitte-oxyderingsbehandeling bij een temperatuur van 1050 °C gedurende 100 minuten voor het vormen van een isolerende film 70, bestaande uit een oxydelaag met een dikte van 0,8 micrometer op het buitenoppervlak van het a λ λ t: β e 4 -10- 21494/JF/jl gebied 69. Op dit moment wordt een dunne oxydelaag eveneens gevormd op de masker laag 61 ofschoon dit niet is getoond.
Daarna wordt de maskerlaag 61 weggeëtst. Zoals hierboven beschreven, omvat de maskerlaag 61 een nitridefilm naast een oxydefilm. De 5 verhouding van de etssnelheid van de nitridefilm en de oxydefilm is 1 : 1000 of meer voor dezelfde etsoplossing, bijvoorbeeld heet fosforzuur op een temperatuur van 160 °C. Alleen de maskerlaag 61 wordt dus selectief verwijderd onder gebruikmaking van heet fosforzuur, zonder welke foto-lithografische stap dan ook van het hoofdvlak 51, zoals getoond in fig.
10 2H. Opgemerkt dient te woeden dat het mogelijk is selectief etsen te bewerkstelligen, zonder gebruik te maken van een bepaalde fotolithografische stap, waardoor de vervaardigingsstappen van de half-geleiderinrichting worden vereenvoudigd.
Bij gevolg wordt het hoofdvlak van het half-geleidersubstraat 15 53 blootgelegd met uitzondering van een uitsteeksel bedekt door de isole rende laag 70, waardoor dus het gebied 71 wordt gevormd. Onder deze omstandigheden, wordt een epitaxiale laag, bevattende een P-type veront- 14 3 rèiniging zoals boor met een concentratie van 7 x 10 /cm , gevormd op het half-geleidersubstraat 53 met. een dikte van 70 micrometer. De aldus 20 gevormde epitaxiale laag op het hoofdvlakgebied 71, waarvan de maskerlaag 61 is verwijderd, gegroeid van een enkelkristallijne laag, zodat de laag een epitaxiaal gegroeide laag omvat. Verder, aangezien de basis van de epitaxiale laag 74, gevormd op de uitstekende isolerende laag 70 in contact daarmee is, omvat de laag 74 een polykristallijne laag. Wanneer 25 deze lagen 73 en 74 worden gevormd, wordt het grensgebied 100 en de grenslaag 101 daartussen gevormd zoals getoond in fig. 21;
Daarna, zoals getoond in fig. 2J, wordt een siliciumoxydefilm 75 met een dikte van 5000 % en afmetingen van 200 x 200 micrometer bijvoorbeeld, gevormd op een gedeelte van de enkelkristallijne epitaxiaal· 30 gegroeide laag 73* Deze siliciumoxydefilm 75 is op 70 micrometer verwijderd van de zoom van de polykristallijne laag 74. Deze ruimte wordt in hoofdzaak bepaald door de afmeting van een groef gevormd door de opvolgende anisotrope etsbehandeling. Het is echter niet noodzakelijk deze afstand nauwkeurig te begrenzen.
35 Door het gebruiken van de maskerlaag 75, wordt de laag 73 en het substraat 53 anisotroop geëtst in de richting van de dikte voor het vormen van V-vormige groeven A^, A^ en A^ op gedeelten welke niet zijn gemaskeerd, zoal3 getoond in fig. 2K. Het etsmiddel dat op dit ogenblik 80 04 86 1 -11- 21494/JF/jl
Wordt gebruikt is hetzelfde anisotrope etsmiddel, gebruikt in de stap, getoond in fig. 2E. De resulterende groeven A^, A2 en A^ hebben een diepte van 13 micrometer, gemeten van het oppervlak van de achterblijvende enkel-kristallijne epitaxiale laag 73» dat wil zgggen laag 80. De hellende op-5 pervlakken van de groef zijn blootgelegt in het (111)-vlak van het kristal en maken een hoek van 54° met betrekking tot het hoofdvlak van de half-geleider.
Als gevolg van het vormen van de groeven A^, A2 en A^, wordt een half-geleiderlaag 78 gevormd, omvattende de laag 66, liggend over 10 de halfrgeleiderlaag 77 en een andere half-geleiderlaag 81, omvattende een half-geleiderlaag 80 in het gebied 79 van het substraat 53» dat niet is bedekt door de isolerende laag 70, zoals getoond in fig. 2K. Door de ets-behandeling, wordt de vorming van de half-geleiderlaag 81 en vorming van de isolerende groeven gelijktijdig volbracht. Vanwege de hierboven be-15 schreven anisotrope etsbehandeling, maken de zijwanden van de isolerende groeven een hoek van 54° met betrekking tot het hoofdvlak 71. Met andere woorden maken volgens de onderhavige uitvinding de zijwanden van zowel de P- als N-type half-geleiderlagen 66 en 75 een hoek van rond 54° met betrekking tot het hoofdvlak 51, waardoor het dus eenvoudig wordt de juiste 20 hoeveelheid van polijsten en etsen te anticiperen, hetgeen de diëlek-trisch geïsoleerde geïntegreerde schakeling karakteriseert.
Daarna, onder gebruikmaking van het verschil in dikte tussen de isolerende lagen 70 en 75, wordt de maskerlaag 75 verwijderd van de laag 81 door het etsen van het gehele oppervlak, zonder het ondergaan van 25 een fotolithografische stap. Daarna, zoals getoond in fig. 2L, wordt door diffusie van een P+-type verontreiniging, een half-geleiderlaag 82 + 20 3 met een P -type doteringsconcentratie van rond 1 x 10 /cm en een dikte van rond één micrometer gevormd, op het gebied van de laag 78, welke niet wordt bedekt door de isolerende laag 70 en op de buitenzijde van de 30 half-geleiderlaag 81. De dikte van deze half-geleiderlaag 82 wordt vergroot tot rond 12 micrometer door de volgende stap. Zoals de hiervoor genoemde N+-type laag wordt deze laag eveneens gevormd door een zelf-uitrichtende techniek.
Daarna wordt de inrichting onderworpen aan een hitte-oxyderende 35 behandeling op 1050 °C voor het vormen van een isolerende laag 83 op het buitenoppervlak van de half-geleiderlaag 82, zoals getoond in fig.
2N.
Daarna wordt een niet-gedoteerde polykristallijne continue -12- 21494/JF/jl silicium half-geleiderlaag 84 tot een dikte van rond 200 micrometer, gevormd op de isolerende lagen 70 en 83, zoals getoond in fig. 2N.
Daarna worden de gedeelten van de inrichting aan de zijden van het hoofdvlak 52 van het substraat 53 gepolijst en geëtst, ten einde een 5 hoofdvlak 85 te vormen, welk wordt verkregen door het wegsnijden van de laag 77 van de half-geleiderlaag 78, de laag 79 van de half-geleiderlaag 81 en <fe isolerende laag 83 langs een vlak parallel aan het hoekvlak 51, zoals getoond in fig. 20. De diepte van de gebieden 78 en 81 na het wegsnijden is ongeveer 80 micrometer.
10 De N-type epitaxiaal gegroeide laag 66 en de P-type epitaxiaal gegroeide laag 80 hebben dus afgeknotte vormen, waarbij de zijoppervlakken en hoofd vlakken ervan elkaar snijden onder een hoek van rond 54°. De zijoppervlakken en de bodemoppervlakken zijn gevormd met respectieve gediffundeerde lagen 69 en 82, en de zijoppervlakken en de bodems van de 15 lagen 66 en 80 worden gedragen door de polykristallijne laag 84 middels respectieve isolerende lagen 70 en 83.
Met de hierboven beschreven constructie volgens de onderhavige uitvinding, aangezien de hoek, bepaald door de zijwanden en de hoofdvlak-ken van de eilanden 66 en 80, elk bestaand uit epitaxiaal gegroeide lagen, 20 wordt bepaald door de kristalstructuur, welke rond 54° is, zoals die verkregen bij epitaxiaal gepassiveerde, geïntegreerde 3chakelingstechnieken, is het mogelijk een exacte hoeveelheid polijsten te evalueren, waardoor de opbrengst wordt verbeterd. Bovendien is het mogelijk de waarde van de serieweerstanden van de half-geleiderelementen, gevormd in de eilanden 25 door de gediffundeerde lagen op de bodem en zijoppervlakken aanzienlijk te verminderen, waardoor de karakteristieken van de elementen worden verbeterd. Overeenkomstig de werkwijze volgens de onderhavige uitvinding, aangezien de half-geleiderlagen 66 en 80 worden gevormd middels gebruikelijke epltaxiale processen, en niet door het selectieve epitaxiale 30 proces, wordt niet alleen een nauwkeurige sturing van het proces onnodig, maar kan eveneens de dikte eenvoudig worden vergroot.
Een werkwijze voor het vervaardigen van een complexe half-ge .-leiderinrichting zal nu worden beschreven in termen van een PNP-transis-tor en een NPN-transistor.
35 Allereerst worden door diffusie van een N-type verontreiniging, een zwaar gedoteerd N-type contactgebied 58 en een N-type basisgebied 59 gevormd in respectievelijk de lagen 78 en 81, zoals getoond in fig. 2P.
8004861 Daarna worden door locaal diffunderen van een P-type veront- * * -13- 21494/JF/jl reiniging, middels het hoofdvlak 85, een P-type basisgebied 91 en een P-type emittergebied 92 gevormd in respectievelijk de laag 77 en in het gebied 59 in de laag 81, tegelijkertijd met een P+-type contactgebied 93 in de laag 79, grenzend aan laag 52 en de laag 79, zoals getoond in 5 fig. 2P.
Afhankelijk van het type verontreiniging, de concentratie daarvan en de diffusietemperatuur, kan diffusie van de P-type verontreiniging worden uitgevoerd voor de diffusie van de N-type verontreiniging.
Daarna, zoals getoond in fig. 2Q, wordt de N-type verontrei-10 niging gediffundeerd voor het vormen van een N-type emittergebied 94 in het gebied 91 en een N-type basiscontactgebied 95, grenzend aan het gebied 59 en de laag 79 van de laag 81.
Daarna, zoals getoond in fig. 2R, worden elektroden 96, 97, 98, 99, 105 en 106 bevestigd aan respectievelijk de gebieden 58, 95, 91, 92, 15 93 en 94, ten einde de gewenste complexe half-geleiderinriehting te ver krijgen. Iri.fig. 2R, duidt het verwijzingscijfer 102 een isolerende laag aan, welke ligt over het hoofdvlak 85.
In de complexe half-geleiderinrichting getoond in fig. 2R, is voorzien in een verticale NPN-type bipolaire transistor Q1 met collector-, 20 basis-en emittergebieden, gevormd door respectievelijk de lagen 66 en 67 en de laag 77, gebieden 91 en 94, alsmede een verticale PNP-type bipolaire transistor Q2 met collector-,basis-, en emittergebieden, respectievelijk, gekormd door de laag 80 en de laag 81, gebieden 59 en 92, waarbij de twee transistoren van elkaar zijn gescheiden door isolerende lagen 70 en 83.
25 Zoals duidelijk kan worden ingezien aan de hand van de hiervoor gegeven beschrijving, aangezien de kristalstructuur van de half-geleiderlagen 66 en“80, waarin de transistoren Q1 en Q2 zijn gevormd, uitstekend is en bovendien aangezien zowel de PNP- als de NPN-transistor een verticale structuur hebben, kunnen de stroomversterkingsfactoren van beide trrusistoren 30 worden verbeterd. Bovendien, aangezien de half-geleiderlagen 66 en 80, waarin de transistoren Q1 en Q2 zijn gevormd door epitaxiale groei, is het mogelijk de soortelijke weerstand ervan te vergroten, waardoor de doorslagsterkte van de elementen wordt vergroot.
Deze uitstekende karakteristieken zijn getoond door het resul-35 taat van experimenten. Fig. 3 is een grafiek, welke het verband toont tussen de collector-emitter spanning en de collectorstroom van transistor QT. De condities van de vervaardiging zijn als volgt: de diepte van de half-geleiderlaag 78 is 50 micrometer, de vlakafmeting is 300 x 300 micro- o/inufi 1 -14- 21494/JF/jl meter, de diepte van de emitterelektrode is 7 microtaeter, de doterings- 20 3 concentratie van de emitter is 1 x 10 /cm en de doteringsconcentratie 14 3 van de collectorzak 78 is 5 x 10 /cm .
Fig. 4 is een grafiek, welke het verband toont tussen de collec-5 tor - emitterspanning en de collectorstroom van de transistor Q2 vervaardigd onder de volgende condities: de N-type doteringsconcentratie in 14 3 het half-ge leid er substraat 53 is 5 x 10 /cm , de diepte van de half-geleiderlaag 81 is 70 micrometer,.de vlakafmeting is 300 x 300 micrometer, de diepte van de emitterelektrode is 8 micrometer en de doteringsconcen-
IQ O
10 tratie ervan is 2 x 10 /cm , de diepte van de basiselektrode 59 is 11 18 *3 micrometer en de doteringsconcentratie ervan is 8 x 10 /cm , terwijl de 14 3 doteringsconcentratie van de collectorzak 7 x 10 /cm is.
Zoals kan worden opgemerkt aan de hand van de grafieken getoond in de figuren 3 en 4, is de doorslagsterkte van de PNP en de NPN-transis-15 toren, gebruikmakend van het half-geleidersübstraat volgens de onderhavige uitvinding uitermate hoog, bijvoorbeeld 350 tot 380 Volt. Het is eveneens mogelijk de serieweerstand van beide elementen minder dan verscheidene honderden Ohm te maken, hetgeen vergeleken dient te worden met een hoge weerstand in de orde van 1 kOhm, wanneer de zijwanden van de 20 eilanden niet zijn voorzien van een gediffundeerde laag.
Begrepen dient te worden dat de uitvinding niet is beperkt tot de specifieke uitvoeringsvormen, welke hierboven zijn beschreven, en dat talrijke modificaties kunnen worden gemaakt. De raaskerlaag bijvoorbeeld, aangebracht op het gebied 60 in de stap van fig. 2D, kan iets 25 smaller worden gemaakt, dat wil zeggen bijvoorbeeld 210 x 210 micrometer.
Met dit smalle masker, wohdt een gedeelte van het hoofdvlak van het substraat 53 blootgelegd tussen de raaskerlaag 61 en de laag 66 om groeven 68 te vormen, welke toestand is getoond in fig. 5A. Bij deze modificatie, worden de volgende stappen uitgevoerd. Een N+-type gediffundeerde 30 laag 69 wordt dus gevormd op het substraat 53, inclusief blootgelegde groeven 68 , zoals getoond in fig. 5B. De opvolgende stappen zijn geljjk aan de stappen getoond in fig. 2G en de daarop volgende figuren.
De afmetingen van het masker, dat hiertoe wordt gebruikt, wordt als volgt bepaald. In fig. 2D, wordt de dikte van de laag 62 door d aan-35 gegeven, de lengte van één zijde van het masker 61 (dat wil zeggen de breedte van een eiland) door 1, de hoek met betrekking tot het hoofdvlak van het .half-geleidersubstraat zoals bepaald door de kristalstructuur daarvan door Θ (de hoek van het (111)-vlak met betrekking tot het (100) kris- 80 0 4 8 6 1
V V
-15- 21494 /JF/jl taloppervlak is 54°), de breedte van het bovenoppervlak van het enkel-kristal in de laag 62 door S en de breedte van het masker, benut ten tijde van het anisotrope etsen door K. , dan geldt, wanneer <χ ^ S: S + 2 x d/ tan Θ = 1.
5 Vanwege deze reden is het niet noodzakelijk de breedte 0( van het masker te beperken, tenzij dit contact maakt met dat van een aangrenzend eiland, omdat in het polykristallijne gedeelte 64 en het ehkêlkristal-lijne gedeelte 100 defecten bevatten, waardoor het etsen zelfs voortgaat beneden het masker, wanneer een anisotroop etsmiddel wordt gebruikt.
10 Wanneer echter & < S, dan geldt; (X + 2 x d/tan θ a 1.
Verder zijn de complementaire half-geleiderelementen gevormd in respectieve eilanden niet beperkt tot bipolaire transistoren, maar kunnen thyristoren, veldeffecttransistoren, etc., etc., zijn.
15 Fig. 6 toont een voorbeeld, waardm thyristoren in de eilanden zijn aangebracht. In het bijzonder is een PNPN-thyristor TH1 gevormd in + het eiland 15. Deze thyristor TH1 omvat een N -type gebied 151 grenzend + ψ aan het N -gebied 21, een P -gebied 152, een P -gebied 153, een N -gebied 154, gevormd in het P-gebied 153, een N-type .-poortelektrode 155 20 in contact met N -gebied 151, een N-poortgebied 155, een anode-elektrode 156 in contact met het P+-gebied 152, een P-poortelektrode 157 in contact met het P-gebied en een kathode-elektrode 158 in contact met het N+-gebied 154.
Een NPNP-type thyristor TH2 is gevormd in het eiland 16. Deze 25 thyristor omvat een P+-gebied 161, grenzend aan het P+-gebied 22, grenzend aan het isolerende gebied 19, een N+-gebied 162, een N-gebied 163, een P -poortelektrode 165, in contact met het P -gebied 161, een kathode-elektrode 166 in contact met het N+-gebied 162, een N-poortelektrode 167, in contact met het N-gebied 163 en een P+-anode-elektrode 168 in 30 contact met het P+-gebied 164. Het verwijzingscijfer 150 geeft een isolerende film, liggend op beide thyristoren aan.
Aangezien de werking en karakteristieken van deze thyristoren TH1 en TH2 bekend zijn, wordt gemeend, dat het niet noodzakelijk is deze gedetailleerd te beschrijven.
35 Fig. 7 toont een modificatie, waarin complementaire veld- effekttransistoren zijn aangebracht in de eilanden 15 en 16.
In het bijzonder is in het eiland 15 een P-kanaal veldeffekt-transistor T1 vervormd, omvattende een P+-brongebied 171, een P+-afvoer- -16- 21494/JF/jl gebied 172, een N+-gebied 173» welk het brongebied 171 verbindt mot het N+-gebied 21, een bronelektrode 175, in contact met de gebieden 171 en 173, een afvoerelektrode 176, in contact met het gebied 172 en een poort-elektrode 177» aangebracht op een oxydefilm 170, tussen de bron- en af-5 voergebieden, respectievelijk 171 en 172.
Op gelijksoortige wijze is in het eiland 16 een N-kanaal veld-effekttransistor T2 gevormd, omvattende een N+:- brongebied 181 en een N+-afvoergebied 182, een P+-gebied, welk het brongebied 181 verbindt met ιφ· het P -gebied 22, een bronelektrode, in contact met de gebieden 181 en 10 183, een afvoerelektrode 186 in contact met het gebied 182, en een poort- elektrode, 187, gemonteerd op de oxydefilm 180, liggend tussen ée bron en afvoergebieden, respectievelijk 181 en 182. De werking en karakteristieken van deze veldeffektransistoren T1 en T2 zijn bekend in de techniek.
-CONCLUSIES- 80 0 4 86 1

Claims (11)

  1. 2. Half-geleiderinricfiting volgens conclusie 1, met het ken merk, dat elk van de enkelkristallijne eilanden zijwanden in het (111)-vlak hebben.
  2. 3. Half-geleiderinrichting volgens conclusie 1, met het kenmerk, dat elk van de kristallijne lagen een omgekeerde afgeknotte dwars- 25 doorsnedevorm heeft.
  3. 4. Half-geleiderinrichting volgens conclusie 1, met het kenmerk, dat het gehelde zij-oppervlak een hoek van rond 5*1° met betrekking tot het hoofdvlak maakt,
  4. 5. Half-geleiderinrichting volgens conclusie 1, met het ken-30 merk, dat een half-geleiderelement gevormd in de P-type enkelkristallijne half-geleiderlaag een PNP-type transistor omvat en een half-geleiderelement gevormd in de N-type enkelkristallijne half -geleiderlaag een NPN-type transistor omvat.
  5. 6. Half-geleiderinrichting volgens conclusie 1, met het ken-35 merk, dat een half-geleiderelement, gevormd in de N-type enkelkristallijne half-geleiderlaag een PNPN-type thyristor omvat en een half-geleider-eleraent gevormd in de P-type enkelkristallijne half-geleiderlaag een NPNF-type thyristor omvat. β Q Q $ Q Q 4 -18- 21494/JF/jl
  6. 7. Half-geleiderinrichting volgens conclusie 1, met het ken merk, dat een half-geleiderelement gevormd in de P-type enkelkristallij-ne half-geleider laag een N-kanaaltype veldeffekttransistor omvat en een half-geleiderelement gevormd in de N-type enkelkristallijne half- 5 geleiderlaag een P-kanaaltype veldeffekttransistor omvat.
  7. 8. Werkwijze voor het vervaardigen van een samengestelde half-geleiderinrichting, met het kenmerk, dat deze de volgende stappen omvat: het aanbrengen van een eerste maskerlaag op één hoofdoppervlak van een half-geleidersubstraat, met uitzondering van een eerste plaatselijk ge- 10 bied, welke eerste maskerlaag een film met een eerste etssnelheid omvat, het vormen van een eerste half-geleiderlaag van een eerste geleid-baarheidstype op het gehele oppervlak van het substraat door een epi-taxiaal groeiproces, welke eerste half-geleiderlaag een enkelkristallijne laag omvat, welke is gegroeid van een eerste plaatselijk gebied van het 15 half-geleidersubstraat en een pólykristallijne laag, gegroeid van de eerste maskeerlaag, het vormen van een tweede maskerlaag op een gedeelte van de eerste half-geleiderlaag, overeenkomend met het eerste plaatselijke gebied, welke tweede maskerlaag een tweede etssnelheid heeft, welke sneller is dan de eerste etssnelheid, het etsen van de eerste half-gelei-20 derlaag onder gebruikmaking van de tweede maskerlaag, ten einde slechts de enkelkristallijne laag met gehelde oppervlakken, bepaald door een kristalstructuur van de enkelkristallijne laag achter te laten, het verwijderen van de tweede maskerlaag, het vormen van een laag, bevattende een verontreiniging van het eerste geleidbaarheidstype in een grotere 25 concentratie over het gehele buitenoppervlak van de eerste enkelkristallijne laag, het vormen van een isolerende laag op de enkelkristallijne laag, het verwijderen van de maskerlaag, het vormen van een tweede half-geleiderlaag van een tweede geleidbaarheidstype op het gehele oppervlak van het substraat door een epitaxiaal groeiproces, welke tweede half-ge·-30 leiderlaag een pólykristallijne laag omvat, welke is gegroeid van de eerste isolerende laag en een enkelkristallijne laag gegroeid van het half-geleidersubstraat, het selectief’vormen van een derde maskerlaag op de enkelkristallijne laag van de tweede half-geleiderlaag, het etsen van de tweede half-geleiderlaag door gebruik te maken van de derde maskerlaag, 35 ten einde een enkelkristallijne laag van de tweede halfJ-geleiderlaag achter te laten op een tweede plaatselijk gebied van het half-geleidersubstraat, waardoor hellende oppervlakken worden gevormd, welke worden bepaald door de kristalstructuur van het half-geleidersubstraat, het ver- 8004861 -19- 21494/JF/jl wijderen van de derde raaskeriaag, het vormen van een laag, welke een grote concentratie van een verontreiniging van het tweede geleidbaarheidstype bevat op het gehele buitenoppervlak van de achterblijvende enkelkristal-lijne laag van de tweede half-geleiderlaag, het vormen van een tweede iso-5 lerende laag op een oppervlak, bevattende de achtergebleven enkelkristal-lijne laag van de tweede half-geleiderlaag, het vormen van een polykris-taüijne half-geleideflaag op de oppervlakken, het verwijderen van het half-geleidersubstraat en het vormen van half-geleiderelementen met complementaire karakteristieken in respectieve blootgelegde enkelkristallijne 10 lagen door gebruikmaking als een hoofdvlak van een door snijden gevormd oppervlak.
  8. 9. Werkwijze volgens conclusie 8, met het kenmerk, dat de stap van het verwijderen van het half-geleidersubstraat het wegsnijden omvat van de enkelkristallijne laag van de eerste en tweede half-geleiderlagen, 15 parallel aan het hoofdvlak van het half-geleidersubstraat.
  9. 10. Werkwijze volgens conclusie 8 of 9, met het kenmerk, dat het half-geleidersubstraat silicium omvat.
  10. 11. Werkwijze volgens conclusie 10, met het kenmerk, dat een film met de eerste etssnelheid van de eerste filmlaag een siliciumnitride- 20 film omvat en dat de- tweede en derde maskerlagen ailiciumoxydefilrns bevatten.
  11. 12. Werkwijze volgens conclusie 8, 9, 10 of 11, met het kenmerk, dat elke maskerlaag in hoofdzaak rechthoekige vormen heeft. Eindhoven, augustus 1980, 80 0 4 8 6 1
NLAANVRAGE8004861,A 1979-09-17 1980-08-28 Werkwijze voor het vervaardigen van een samengestelde halfgeleiderinrichting. NL188774C (nl)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP11787379A JPS5642352A (en) 1979-09-17 1979-09-17 Manufacture of composite semiconductor device
JP11787379 1979-09-17
JP55026177A JPS5833702B2 (ja) 1980-03-04 1980-03-04 半導体基体の製法
JP2617780 1980-03-04
JP4855580 1980-04-14
JP4855580A JPS56144552A (en) 1980-04-14 1980-04-14 Semiconductor substrate

Publications (3)

Publication Number Publication Date
NL8004861A true NL8004861A (nl) 1981-03-19
NL188774B NL188774B (nl) 1992-04-16
NL188774C NL188774C (nl) 1992-09-16

Family

ID=27285291

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE8004861,A NL188774C (nl) 1979-09-17 1980-08-28 Werkwijze voor het vervaardigen van een samengestelde halfgeleiderinrichting.

Country Status (6)

Country Link
US (1) US4393573A (nl)
CA (1) CA1154174A (nl)
DE (1) DE3034894A1 (nl)
FR (1) FR2465316A1 (nl)
GB (1) GB2060252B (nl)
NL (1) NL188774C (nl)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58210634A (ja) * 1982-05-31 1983-12-07 Toshiba Corp 半導体装置の製造方法
US4560422A (en) * 1982-12-06 1985-12-24 Harris Corporation Method for forming integrated circuits bearing polysilicon of reduced resistance
US4571818A (en) * 1983-09-29 1986-02-25 At&T Bell Laboratories Isolation process for high-voltage semiconductor devices
JPS6081839A (ja) * 1983-10-12 1985-05-09 Fujitsu Ltd 半導体装置の製造方法
US4609413A (en) * 1983-11-18 1986-09-02 Motorola, Inc. Method for manufacturing and epitaxially isolated semiconductor utilizing etch and refill technique
US4566176A (en) * 1984-05-23 1986-01-28 U.S. Philips Corporation Method of manufacturing transistors
US4860081A (en) * 1984-06-28 1989-08-22 Gte Laboratories Incorporated Semiconductor integrated circuit structure with insulative partitions
US4570330A (en) * 1984-06-28 1986-02-18 Gte Laboratories Incorporated Method of producing isolated regions for an integrated circuit substrate
JPH0618234B2 (ja) * 1985-04-19 1994-03-09 日本電信電話株式会社 半導体基板の接合方法
JPS6251247A (ja) * 1985-08-30 1987-03-05 Toshiba Corp 半導体装置及びその製造方法
US4804866A (en) * 1986-03-24 1989-02-14 Matsushita Electric Works, Ltd. Solid state relay
US5270569A (en) * 1990-01-24 1993-12-14 Harris Corporation Method and device in which bottoming of a well in a dielectrically isolated island is assured
JP3174786B2 (ja) * 1991-05-31 2001-06-11 富士通株式会社 半導体装置の製造方法
US6117351A (en) 1998-04-06 2000-09-12 Micron Technology, Inc. Method for etching dielectric films
JP2002083876A (ja) * 2000-09-07 2002-03-22 Sanyo Electric Co Ltd 半導体集積回路装置の製造方法
TW512526B (en) * 2000-09-07 2002-12-01 Sanyo Electric Co Semiconductor integrated circuit device and manufacturing method thereof
KR100854077B1 (ko) * 2002-05-28 2008-08-25 페어차일드코리아반도체 주식회사 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법
US20070042563A1 (en) * 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3189973A (en) * 1961-11-27 1965-06-22 Bell Telephone Labor Inc Method of fabricating a semiconductor device
US3312879A (en) * 1964-07-29 1967-04-04 North American Aviation Inc Semiconductor structure including opposite conductivity segments
US3850707A (en) * 1964-09-09 1974-11-26 Honeywell Inc Semiconductors
US3461003A (en) * 1964-12-14 1969-08-12 Motorola Inc Method of fabricating a semiconductor structure with an electrically isolated region of semiconductor material
CH439499A (fr) * 1965-04-07 1967-07-15 Centre Electron Horloger Résistance semiconductrice et procédé pour sa fabrication
US3507713A (en) * 1966-07-13 1970-04-21 United Aircraft Corp Monolithic circuit chip containing noncompatible oxide-isolated regions
US3509433A (en) * 1967-05-01 1970-04-28 Fairchild Camera Instr Co Contacts for buried layer in a dielectrically isolated semiconductor pocket
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
NL7017085A (nl) * 1969-11-26 1971-05-28
US3818583A (en) * 1970-07-08 1974-06-25 Signetics Corp Method for fabricating semiconductor structure having complementary devices
GB1300710A (en) * 1970-12-10 1972-12-20 Signetics Corp Complementary transistor structure and method
JPS5120267B2 (nl) * 1972-05-13 1976-06-23
US3938176A (en) * 1973-09-24 1976-02-10 Texas Instruments Incorporated Process for fabricating dielectrically isolated semiconductor components of an integrated circuit
NL7408110A (nl) * 1974-06-18 1975-12-22 Philips Nv Halfgeleiderinrichting met complementaire tran- sistorstrukturen en werkwijze ter vervaardiging daarvan.
US4283235A (en) * 1979-07-27 1981-08-11 Massachusetts Institute Of Technology Dielectric isolation using shallow oxide and polycrystalline silicon utilizing selective oxidation

Also Published As

Publication number Publication date
DE3034894A1 (de) 1981-03-26
FR2465316A1 (fr) 1981-03-20
GB2060252A (en) 1981-04-29
CA1154174A (en) 1983-09-20
NL188774B (nl) 1992-04-16
GB2060252B (en) 1984-02-22
FR2465316B1 (nl) 1983-03-25
NL188774C (nl) 1992-09-16
DE3034894C2 (nl) 1988-06-23
US4393573A (en) 1983-07-19

Similar Documents

Publication Publication Date Title
NL8004861A (nl) Half-geleiderinrichting, voorzien van complementaire half-geleiderelementen en werkwijze voor het vervaardigen ervan.
US6838348B2 (en) Integrated process for high voltage and high performance silicon-on-insulator bipolar devices
KR910010220B1 (ko) 복합반도체결정체
JPH01198069A (ja) バイポーラトランジスタの製造方法
JPH05145076A (ja) ウエーハ・ボンデイングを利用した縦型電流半導体デバイスおよびその製作方法
US4127860A (en) Integrated circuit mesa bipolar device on insulating substrate incorporating Schottky barrier contact
US4005469A (en) P-type-epitaxial-base transistor with base-collector Schottky diode clamp
US4982244A (en) Buried Schottky clamped transistor
JPS60194558A (ja) 半導体装置の製造方法
JPH0123949B2 (nl)
JPS6159852A (ja) 半導体装置の製造方法
US4884116A (en) Double diffused mosfet with potential biases
JPH0654795B2 (ja) 半導体集積回路装置及びその製造方法
US4199860A (en) Method of integrating semiconductor components
US4370179A (en) Method of making a monolithic complementary Darlington amplifier utilizing diffusion and epitaxial decomposition
US5059547A (en) Method of manufacturing double diffused mosfet with potential biases
US3755722A (en) Resistor isolation for double mesa transistors
US4282538A (en) Method of integrating semiconductor components
US3585465A (en) Microwave power transistor with a base region having low-and-high-conductivity portions
JP2760401B2 (ja) 誘電体分離基板及び半導体装置
JPS5834943A (ja) 半導体装置の製造方法
JPS5984469A (ja) 半導体装置の製造方法
JPS58107645A (ja) 半導体装置の製法
JP2000294563A (ja) ラテラルバイポーラトランジスタ
Hilleringmann Bipolar Technology

Legal Events

Date Code Title Description
A1A A request for search or an international-type search has been filed
BB A search report has been drawn up
A85 Still pending on 85-01-01
CNR Transfer of rights (patent application after its laying open for public inspection)

Free format text: NIPPON TELEGRAPH AND TELEPHONE CORPORATION

BC A request for examination has been filed
V4 Discontinued because of reaching the maximum lifetime of a patent

Free format text: 20000828