WO1993003498A1 - Integrierte schaltungsanordnung mit mindestens einem isolierten bauelement - Google Patents

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WO1993003498A1
WO1993003498A1 PCT/EP1992/001664 EP9201664W WO9303498A1 WO 1993003498 A1 WO1993003498 A1 WO 1993003498A1 EP 9201664 W EP9201664 W EP 9201664W WO 9303498 A1 WO9303498 A1 WO 9303498A1
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trough
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Michael Stoisiek
Wolfgang Werner
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    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Definitions

  • Integrated circuit arrangement with at least one isolated component.
  • junction isolation For isolation z. B. reverse polarized pn junctions are used (see R. Williams, Proc. Of 1990 Int. Symp. On Power Semicond. Dev. & ICs, Tokyo, pages 43 to 48). This form of isolation is referred to in the literature as junction isolation.
  • An epitaxial layer 22 is arranged on a substrate 21 made of single-crystal silicon (see FIG. 2).
  • the substrate 21 is doped, for example, p ⁇ .
  • the epitaxial layer 22 comprises p + doped regions 221, at least one n ⁇ - entirely surrounded doped region 222nd
  • the n ⁇ - doped region 222 is isolated by the pn junctions delimiting it.
  • a component arranged in the n ⁇ -doped region 222 is isolated both from the substrate 21 and from components which are arranged outside the p + -doped regions 221.
  • This form of isolation is relatively easy to manufacture.
  • 10 ⁇ Epitaxial layers up to 20 ⁇ thick are sufficient to isolate a voltage of 1000 volts.
  • the resurf principle is understood to mean the fact that if less than the charge required for avalanche breakdown in the silicon is present in the isolated area, a part of the space charge zone in the isolated area is present when a highly blocking component arranged in the isolated area is in the blocking state neighboring areas is pushed. With isolation by pn junctions, the space charge zone is pushed into the substrate in this case.
  • a single-crystalline silicon region 31 is insulated from a substrate 33 by an oxide layer 32 which is closed on all sides (see FIG. 3).
  • a component to be insulated fills the entire single-crystalline silicon region 31.
  • B a single-crystal silicon wafer, on the surface of which isolated islands are structured. An oxide layer is created on the surface of the isolated islands. A polycrystalline silicon layer is deposited thereon. The single-crystalline disk is then thinned back to the isolated islands.
  • the isolated islands then form the single-crystalline silicon region 31 and the oxide layer 32.
  • the substrate 33 consists of polycrystalline silicon. Generally, the inner wall of the single crystal Silicon region 31, the z. B. n -doped, lined with an n + -doped layer.
  • This insulation technology takes up little space. It provides polarization-independent and reverse current-free insulation.
  • the production is complex. There is a high temperature load. As a result, no precise doping adjustment in the single-crystalline silicon region 31 is possible. Highly doped edge zones along the oxide layer 32 are necessary. The resurf principle cannot be used with this insulation technology. As a result, the required thickness of the single-crystalline silicon region 31 between the surface and the oxide layer 32 increases. For a blocking capacity for 1000 volts of the component located in the single-crystalline silicon region 31, a thickness of 50 ⁇ m to 70 ⁇ m is necessary. In practice, therefore, only 500 volts blocking capacity has been achieved.
  • an isolated, single-crystalline region 41 is isolated by a buried oxide layer 42 and by surrounding trenches 43 filled with oxide.
  • the buried oxide layer 42 is arranged on a single-crystalline substrate 44 (see FIG. 4).
  • the buried oxide layer is removed using the direct wafer bond method, which, for. B. from JB Lasky; Appl. Phys. Lett., Vol. 48 (1986), pp. 78-80.
  • the direct wafer bond method By using the direct wafer bond method, only a low temperature load occurs during production on. Therefore, the dopant concentration in the region of the isolated region 41 adjoining the buried oxide layer 42 can be set precisely. The resurf principle can be applied.
  • This insulation technology takes up little space.
  • the insulation is polarity independent and free of reverse current.
  • a blocking capability for 1000 volts is achieved at a depth of the insulated area 41 between its surface and the buried oxide layer 42 of 10 ⁇ m to 20 ⁇ m.
  • the trench structure required for lateral isolation is complex to develop, optimize and manufacture.
  • the trench etching causes crystallographic defects in the vicinity of the trench structure. These influence the electrical properties of the component arranged in the insulated region 41.
  • the invention is therefore based on the problem of specifying an integrated circuit arrangement with at least one insulated component which can be developed, optimized and produced with little effort and in which crystallographic defects in the surroundings of the components are avoided.
  • the component should in particular be insulated with a blocking capability of at least 1000 volts.
  • the component is isolated in the vertical direction from the substrate by the dielectric insulating layer.
  • the component is isolated in the lateral direction by the pn junctions, which are polarized in the reverse direction.
  • the circuit arrangement according to the invention is preferably implemented in a substrate produced by the direct wafer bond method.
  • the doped regions required for lateral insulation are considerably easier to optimize and manufacture than the trenches known from the prior art. Furthermore, crystallographic defects in the vicinity of the doped regions are avoided in this way.
  • the well-substrate leakage current is reduced in this direction compared to that which occurs with junction insulation.
  • the circuit arrangement according to the invention represents a good compromise between development expenditure on the one hand and barely tolerable well-substrate leakage current on the other hand.
  • the properties of the circuit arrangement according to the invention differ only slightly different from those of the Nagawa arrangement, because the interface of the trough to the insulating layer is much larger than that to the doped regions.
  • a dopant concentration must be set that there is only a smaller amount of charge in the tub than is required for an avalanche breakdown in the silicon.
  • a thickness of the silicon layer of 10 ⁇ m to 20 ⁇ m is sufficient for a 1000 volt barrier capability.
  • the circuit arrangement according to the invention is in particular for the isolation of high-voltage DMOS transistors, bi- polar transistors and LIGBTs (Lateral Irisulated G_ate Bipolar transistor) are suitable.
  • FIG. 1 shows a circuit arrangement with a DMOS transistor, which is isolated by a lateral junction isolation and a vertical dielectric isolation.
  • An oxide layer 12 is arranged on a substrate 11, which is p + -doped for example and consists of single-crystal silicon.
  • the oxide layer 12 has a thickness of, for example, 3 to 5 ⁇ m.
  • a silicon layer 13 is arranged on the oxide layer 12.
  • the silicon layer 13 is single-crystalline and has a thickness of, for example, 10 to 20 ⁇ m.
  • the silicon layer 13 comprises p + -doped regions 131.
  • the p -doped regions 131 completely delimit a well 132.
  • the trough 132 is also part of the doped silicon layer 13.
  • the tub 132 is, for example, n ⁇ . In an edge region 133 at the interface with the oxide layer 12, the trough 132 has an increased dopant concentration in the range from 10 to 10 17 cm 3.
  • the dopant concentrations and the thickness of Silizium ⁇ layer 13 must be so dimensioned that on the one hand, the dopant concentration is as high as possible in the edge region 133, and on the other hand to a
  • a lateral DMOS transistor is arranged in the well 132. It comprises an n + -doped source region 14, a p-doped channel region 15 and an n + -doped drain region 16. Furthermore, the DMOS transistor comprises a source electrode 17, gate electrode 18 and a drain electrode 19.
  • the p + -doped region 131 and the substrate 11 are placed at the same potential.
  • the integrated circuit arrangement according to the invention is preferably produced using the direct wafer bond method.
  • An n ⁇ -doped and a p + -doped silicon wafer are used.
  • An oxide layer is then generated on the surface of one or both of the silicon wafers.
  • the two silicon wafers are then connected to one another using the direct wafer bonding method. Da ⁇ by arises after the connection of the 3 to 5 micron thick oxide layer 12.
  • the n ⁇ -doped silicon wafer up to 10 to 20 microns thick down- thinned. Then the surface is polished to IC surface quality.
  • the ⁇ ⁇ -doped silicon wafer processed in this way forms the silicon layer 13 in the circuit arrangement.
  • the p + -doped region 131 is formed in the silicon layer 13 by p + diffusion up to the buried oxide layer 12. High-voltage and low-voltage elements and their interconnection are then produced in a known manner.
  • circuitry according to the invention Order was verified by 2D numerical device simulation.

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Abstract

Auf einem Substrat (11) aus einkristallinem Silizium, das von einem ersten Leitfähigkeitstyp dotiert ist, sind eine isolierende Schicht (12) und darauf eine einkristalline Siliziumschicht (13) angeordnet. In der einkristallinen Siliziumschicht (13) sind von dem ersten Leitfähigkeitstyp dotierte Bereiche (131) vorgesehen, die von der Oberfläche der einkristallinen Siliziumschicht (13) bis auf die Oberfläche der isolierenden Schicht (12) reichen und die in der einkristallinen Siliziumschicht (13) mindestens einen Bereich als Wanne (132) zur Aufnahme des Bauelementes definieren. Die Wanne (132), in der das Bauelement angeordnet ist, ist von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert.

Description

Integrierte Schaltungsanordnung mit mindestens einem isolierten Bauelement.
In integrierten Schaltungen, die in einem Substrat ent¬ halten sind, werden vielfach einzelne Bauelemente gegen¬ einander oder gegenüber dem Substrat elektrisch isoliert. Die Bauelemente können dann auf unterschiedlichem Potential betrieben werden. Eine gegenseitige Beein¬ flussung der Bauelemente erfolgt nicht.
In vielen Fällen ist es erforderlich, daß die Isolation des betreffenden Bauelementes gegenüber dem Substrat einer Spannung von mindestens 1000 Volt standhält. Das ist zum Beispiel erforderlich, wenn innerhalb des isolierten Be¬ reiches Bauelemente mit mindestens 1000 Volt Sperrfähig¬ keit realisiert werden sollen. In diesem Spannungsbereich werden vorzugsweise laterale DMOS-Transistoren verwendet.
Zur Isolation werden z. B. in Sperrichtung gepolte pn- Übergänge verwendet (siehe R. Williams, Proc. of 1990 Int. Symp. on Power Semicond. Dev. & ICs, Tokyo, Seite 43 bis 48). Diese Form der Isolation wird in der Literatur als Junction-Isolation bezeichnet. Dabei ist auf einem Substrat 21 aus einkristallinem Silizium eine Epitaxie¬ schicht 22 angeordnet (siehe Figur 2). Das Substrat 21 ist zum Beispiel p~-dotiert. Die Epitaxieschicht 22 umfaßt p+-dotierte Bereiche 221, die mindestens einen n~- dotierten Bereich 222 vollständig umgeben. Der n~- dotierte Bereich 222 ist durch die ihn begrenzenden pn- Übergänge isoliert. Dadurch ist ein in dem n~-dotierten Bereich 222 angeordnetes Bauelement sowohl gegen das Substrat 21 als auch gegen Bauelemente, die außerhalb der p+-dotierten Bereiche 221 angeordnet sind, isoliert. Diese Form der Isolation ist relativ leicht herstellbar. Bei Anwendung des sogenannten Resurf-Prinzips sind 10 μ bis 20 μ dicke Epitaxieschichten ausreichend zur Isolation einer Spannung von 1000 Volt. Unter Resurf- Prinzip wird die Tatsache verstanden, daß, wenn in dem isolierten Bereich weniger als die zum Lawinendurchbruch im Silizium erforderliche Ladung vorhanden ist, bei sperrendem Zustand eines im isolierten Bereich ange¬ ordneten hochsperrenden Bauelementes ein Teil der Raum¬ ladungszone in dem isolierten Bereich benachbarte Gebiete gedrängt wird. Bei Isolation durch pn-Übergänge wird die Raumladungszone in diesem Fall in das Substrat gedrängt.
Diese Isolationstechnik hat einen großen Flächenbedarf. Sie führt zu großen Sperr- und Leckströmen. Es ist eine genaue Abstimmung der Dotierung erforderlich. Minoritäts¬ träger führen zu parasitären Effekten. Die Isolations¬ wirkung ist pclaritätsabhängig.
Als weitere Isolationstechnik ist die konventionelle di¬ elektrische Isolation (siehe R. Williams, Proc. of 1990 Int. Symp. on Power Semicond. Dev. & ICs, Tokyo, Seiten 43 bis 48) bekannt. Dabei ist ein einkristalliner Siliziumbe¬ reich 31 durch eine allseits geschlossene Oxidschicht 32 gegen ein Substrat 33 isoliert (siehe Figur 3). Ein zu isolierendes Bauelement füllt in diesem Fall den gesamten einkristallinen Siliziumbereich 31 aus. Bei der Her¬ stellung wird z. B. von einer einkristallinen Silizium¬ scheibe ausgegangen, an dessen Oberfläche isolierte Inseln strukturiert werden. An der Oberfläche der isolierten Inseln wird eine Oxidschicht erzeugt. Darauf wird eine polykristalline Siliziumschicht abgeschieden. Anschließend wird die einkristalline Scheibe bis auf die isolierten Inseln zurückgedünnt. Die isolierten Inseln bilden dann den einkristallinen Siliziumbereich 31 und die Oxidschicht 32. Das Substrat 33 besteht aus polykristallinem Silizium. Im allgemeinen wird die Innenwand des einkristallinen Siliziumbereichs 31, der z. B. n -dotiert ist, mit einer n+-dotierten Schicht ausgekleidet.
Diese Isolationstechnik hat einen geringen Flächenbedarf. Sie liefert eine polarisationsunabhängige und sperrstrom- freie Isolation.
Allerdings ist die Herstellung aufwendig. Es tritt dabei eine hohe Temperaturbelastung auf. Dadurch ist keine ge¬ naue Dotierungseinstellung in dem einkristallinen Silizium¬ bereich 31 möglich. Dabei sind hochdotierte Randzonen ent¬ lang der Oxidschicht 32 nötig. Das Resurf-Prinzip kann bei dieser Isolationstechnik nicht eingesetzt werden. Dadurch vergrößert sich die benötigte Dicke des einkristallinen Siliziumbereichs 31 zwischen der Oberfläche und der Oxid¬ schicht 32. So wird für eine Sperrfähigkeit für 1000 Volt des in dem einkristallinen Siliziumbereich 31 befindlichen Bauelementes eine Dicke von 50 μm bis 70 μm nötig. In der Praxis wurden deshalb bisher nur 500 Volt Sperrfähigkeit erreicht.
Aus A. Nagawa et al, Proc. of 1990 Int. Sy p. on Power Semicond. Dev. & ICs, Tokyo, Seiten 91 bis 101, ist eine weitere Isolationstechnik bekannt. Dabei wird ein iso¬ lierter, einkristalliner Bereich 41 durch eine vergrabene Oxidschicht 42 und durch ihn umgebende, mit Oxid gefüllte Gräben 43 isoliert. Die vergrabene Oxidschicht 42 ist da¬ bei auf einem einkristallinen Substrat 44 angeordnet (siehe Figur 4).
Die vergrabene Oxidschicht wird mit Hilfe der Direct- Wafer- Bond-Methode, die z. B. aus J.B. Lasky; Appl. Phys. Lett., Bd. 48 (1986), S. 78 - 80 bekannt ist, hergestellt. Durch Anwendung der Direct-Wafer-Bond-Methode tritt bei der Herstellung lediglich eine geringe Temperaturbelastung auf. Daher kann die Dotierstoffkonzentration in dem an die vergrabene Oxidschicht 42 angrenzenden Gebiet des iso¬ lierten Bereichs 41 genau eingestellt werden. Das Resurf- Prinzip kann angewendet werden.
Diese Isolationstechnik hat einen geringen Flächenbedarf. Die Isolation ist polaritätsunabhängig und sperrstromfrei. Durch die Anwendung des Resurf-Prinzips wird eine Sperr¬ fähigkeit für 1000 Volt bei einer Tiefe des isolierten Bereichs 41 zwischen dessen Oberfläche und der vergrabenen Oxidschicht 42 von 10 μm bis 20 μm erreicht.
Die zur lateralen Isolation erforderliche Grabenstruktur ist jedoch aufwendig in Entwicklung, Optimierung und Herstellung. Durch die Grabenätzung treten in der Umgebung der Grabenstruktur kristallographische Defekte auf. Diese beeinflussen die elektrischen Eigenschaften des in dem isolierten Bereich 41 angeordneten Bauelementes.
Der Erfindung liegt daher das Problem zugrunde, eine integrierte Schaltungsanordnung mit mindestens einem isolierten Bauelement anzugeben, die mit geringem Aufwand entwickelt, optimiert und hergestellt werden kann und in der kristallographische Defekte in der Umgebung der Bau¬ elemente vermieden werden. Das Bauelement soll dabei ins¬ besondere mit mindestens 1000 Volt Sperrfähigkeit isoliert sein.
Dieses Problem wird erfindungsgemäß gelöst durch eine integrierte Schaltungsanordnung nach Anspruch 1.
Das Bauelement ist in vertikaler Richtung zum Substrat hin durch die dielektrisch isolierende Schicht isoliert. In lateraler Richtung wird das Bauelement durch die pn- Übergänge, die in Sperrichtung gepolt werden, isoliert. Die erfindungsgemäße Schaltungsanordnung wird vorzugsweise in einem nach der Direct-Wafer-Bond-Methode hergestellten Substrat realisiert. Die zur lateralen Isolierung er¬ forderlichen dotierten Bereiche sind erheblich einfacher zu optimieren und herzustellen als die aus dem Stand der Technik bekannten Gräben. Desweiteren werden auf diese Weise kristallographische Defekte in der Umgebung der dotierten Bereiche vermieden. Durch Verwendung einer ver¬ grabenen, isolierenden Schicht zur senkrechten Isolation wird der Wannen-Substrat-Leckstrom in dieser Richtung gegenüber dem bei Junction-Isolation auftretenden ver¬ ringert. Da die Wanne in lateraler Richtung durch pn- Übergänge isoliert ist, ist der gesamte Wannen-Substrat- Leckstrom zwar größer als bei der aus A. Nagawa et al, Proc. of 1990 Int. Symp. on Power Semicond. Dev. & ICs, Tokyo, Seiten 97 bis 101, bekannten dielektrischen Iso¬ lation, die erfindungsgemäße Schaltungsanordnung stellt jedoch einen guten Kompromiß dar zwischen Entwicklungs¬ aufwand einerseits und gerade noch tolerierbarem Wanne- Substrat-Leckstrom andererseits dar. Die Eigenschaften der erfindungsgemäßen Schaltungsanordnung unterscheiden sich nur wenig von denen der Nagawa-Anordnung, weil die Grenz¬ fläche der Wanne zur isolierenden Schicht viel größer ist als diejenige zu den dotierten Bereichen.
Es liegt im Rahmen der Erfindung, in der Wanne das Resurf- Prinzip anzuwenden. In diesem Fall muß eine solche Dotier- stoffkonzentration eingestellt werden, daß in der Wanne nur eine geringere Ladungsmenge vorhanden ist, als es für einen Lawinendurchbruch im Silizium erforderlich ist. In diesem Fall ist eine Dicke der Siliziumschicht von 10 μm bis 20 μm ausreichend für eine 1000 Volt Sperrfähigkeit.
Die erfindungsgemäße Schaltungsanordnung ist insbesondere zur Isolation von Hochspannungs-DMOS-Transistoren, Bi- polartransistoren und LIGBT's (Lateral Irisulated G_ate Bipolar ransistor) geeignet.
Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Die Erfindung wird im folgenden anhand eines Ausführungs¬ beispiels und der Figur 1 näher erläutert.
Figur 1 zeigt eine Schaltungsanordnung mit einem DMOS- Transistor, der durch eine laterale Junction- Isolation und eine vertikale dielektrische Isolation isoliert ist.
Auf einem Substrat 11, das zum Beispiel p+-dotiert ist und aus einkristallinem Silizium besteht, ist eine Oxidschicht 12 angeordnet. Die Oxidschicht 12 weist eine Dicke von zum Beispiel 3 bis 5 μm auf. Auf der Oxidschicht 12 ist eine Siliziumschicht 13 angeordnet. Die Siliziumschicht 13 ist einkristallin und weist eine Dicke von zum Beispiel 10 bis 20 μm auf. Die Siliziumschicht 13 umfaßt p+-dotierte Bereiche 131. Die p -dotierten Bereiche 131 begrenzen eine Wanne 132 vollständig. Die Wanne 132 ist ebenfalls Bestandteil der Siliziumschicht 13. Die Wanne 132 ist zum Beispiel n~-dotiert. In einem Randbereich 133 an der Grenzfläche zu der Oxidschicht 12 weist die Wanne 132 eine erhöhte Dotierstoffkonzentration im Bereich von 10 bis 10 17 cm3 auf. Die Dotierstoffkonzentration im übrigen
Bereich der Wanne beträgt dann etwa 10 bis 10 cm" . Die Dotierstoffkonzentrationen und die Dicke der Silizium¬ schicht 13 müssen so dimensioniert sein, daß einerseits die Dotierstoffkonzentration in dem Randbereich 133 möglichst hoch ist und daß andererseits die zu einem
Lawinendurchbruch im Silizium passende Durchbruch- ladung von 1 bis 2 x 10 12 cm-2 nicht überschritten wird. In der Wanne 132 ist zum Beispiel ein lateraler DMOS- Traπsistor angeordnet. Er umfaßt ein n+-dotiertes Source- gebiet 14, ein p-dotiertes Kanalgebiet 15 sowie ein n+- dotiertes Draingebiet 16. Ferner umfaßt der DMOS- Transistors eine Sourceelektrode 17, Gateelektrode 18 und eine Drainelektrode 19.
Im Betrieb wird der p+-dotierte Bereich 131 und das Substrat 11 auf gleiches Potential gelegt.
Die Herstellung der erfindungsgemäßen integrierten Schaltungsanordnung erfolgt vorzugsweise mit Hilfe der Direct-Wafer- Bond-Methode. Es werden eine n~-dotierte und eine p+-dotierte Siliziumscheibe verwendet. An einer Oberfläche der n~-dotierten Siliziumscheibe wird durch Implantation eine höher dotierte Schicht erzeugt, die in der fertigen Struktur den Randbereich 133 bildet. Danach wird an der Oberfläche einer der beiden oder beider Siliziumscheiben eine Oxidschicht erzeugt.
Anschließend werden die beiden Siliziumscheiben mit Hilfe der Direct-Wafer-Bond-Methode miteinander verbunden. Da¬ durch entsteht nach dem Verbinden die 3 bis 5 μm dicke Oxidschicht 12. Nach dem Verbinden wird die n~-dotierte Siliziumscheibe bis auf 10 bis 20 μm Dicke herunterge- dünnt. Danach wird die Oberfläche auf IC-Oberflächen- qualität poliert. Die so bearbeitete π~-dotierte Silizium¬ scheibe bildet in der Schaltungsanordnung die Silizium¬ schicht 13. Der p+-dotierte Bereich 131 wird in der Siliziumschicht 13 durch p+-Diffusion bis zur vergrabenen Oxidschicht 12 gebildet. Anschließend werden in bekannter Weise Hochspannungs- und Niederspannungselemente sowie deren Verschaltung hergestellt.
Die Funktionsfähigkeit der erfindungsgemäßen Schaltungsan- Ordnung wurde durch 2 D-numerische Devicesimulation veri¬ fiziert.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung mit mindestens einem isolierten Bauelement,
- bei der auf einem Substrat (11) aus einkristallinem Silizium, das von einem ersten Leitfähigkeitstyp dotiert ist, eine isolierende Schicht (12) angeordnet ist,
- bei der auf der isolierenden Schicht (12) eine ein¬ kristalline Siliziumschicht (13) angeordnet ist,
- bei der in der einkristallinen Siliziumschicht (13) dotierte Bereiche (131) vorgesehen sind, die von dem ersten Leitfähigkeitstyp dotiert sind, die von der Oberfläche der einkristallinen Siliziumschicht (13) bis auf die Oberfläche der isolierenden Schicht (12) reichen und die in der einkristallinen Siliziumschicht (13) mindestens einen Bereich als Wanne (132) zur Aufnahme des Bauelementes definieren,
- bei der die Wanne (132), in der das Bauelement ange¬ ordnet ist, von einem zweiten, zum ersten entgegenge¬ setzten Leitfähigkeitstyp dotiert ist.
2. Integrierte Schaltungsanordnung nach Anspruch 1, bei der die Wanne (132) in einem Randbereich (133) an der Grenzfläche zur isolierenden Schicht (12) eine erhöhte Dotierstoffkonzentration aufweist.
3. Integrierte Schaltungsanordnung nach Anspruch 2, bei der die Wanne (132) an der Grenzfläche zu der iso¬ lierenden Schicht (12) eine Dotierstoffkonzentration im Bereich 1016 bis 1017 cm"3 aufweist.
4. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 3, bei der die Wanne (132) eine solche Dotierstoff¬ konzentration aufweist, daß in der Wanne (132) eine geringere Ladungsmenge vorhanden ist, als zu einem Lawinendurchbruch im Silizium erforderlich ist.
5. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 4, bei der das Substrat (11) p+-dotiert und die Wanne (132) n~-dotiert ist.
6. Integrierte Schaltungsanordnung nach Anspruch 5, bei der die Wanne (132) außerhalb des Randbereichs (133) eine Dotierstoffkonzentration im Bereich 10 bis 10 cm~ aufweist.
7. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 6, bei der die isolierende Schicht (12) eine Siliziumoxid¬ schicht ist.
8. Integrierte Schaltungsanordnung nach Anspruch 7, bei der die isolierende Schicht (12) 3 bis 5 μm dick ist.
9. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 8, bei der die einkristalline Siliziumschicht (13) eine Dicke im Bereich 10 bis 20 μm aufweist.
10. Integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 9, bei der das Bauelement ein Hochspannungs-DMOS-Transistor, ein Bipolartransistor oder ein LIGBT (Lateral Insulated Gate Bipolar T_ransistor) ist.
PCT/EP1992/001664 1991-08-08 1992-07-21 Integrierte schaltungsanordnung mit mindestens einem isolierten bauelement WO1993003498A1 (de)

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