DE19535783A1 - Laterale Halbleitervorrichtung und Verfahren zum Betrieb dieser Vorrichtungen - Google Patents

Laterale Halbleitervorrichtung und Verfahren zum Betrieb dieser Vorrichtungen

Info

Publication number
DE19535783A1
DE19535783A1 DE19535783A DE19535783A DE19535783A1 DE 19535783 A1 DE19535783 A1 DE 19535783A1 DE 19535783 A DE19535783 A DE 19535783A DE 19535783 A DE19535783 A DE 19535783A DE 19535783 A1 DE19535783 A1 DE 19535783A1
Authority
DE
Germany
Prior art keywords
potential
substrate
semiconductor substrate
zone
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19535783A
Other languages
English (en)
Inventor
Kazuo Matsuzaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE19535783A1 publication Critical patent/DE19535783A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275Vertical isolation by bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283Lateral isolation by refilling of trenches with dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286Lateral isolation by refilling of trenches with polycristalline material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Description

Laterale Halbleitervorrichtungen besitzen ein Verbundsubstrat aus zwei über einen Oxidfilm mit­ einander verbundenen Halbleitersubstraten. Die Ladungsträger fließen längs den Hauptflächen des Verbundsubstrats, und Signale werden über Elektroden eingegeben und abgenommen, die auf einer der Hauptflächen angeordnet sind.
Vertikale Halbleitervorrichtungen, in denen Ladungsträger senkrecht zum Halbleitersubstrat fließen, sind als so genannte Leistungsvorrichtungen eingesetzt worden. Leistungsvorrichtungen sind Halbleitervorrichtungen im Leistungsteil von Halbleitergeräten hoher Leistung. Der Haupt­ grund dafür, daß meistens vertikale Halbleitervorrichtungen eingesetzt werden, soll nachfolgend im Hinblick auf ihre Durchbruchsspannung betrachtet werden. Die Durchbruchsspannung ist durch folgende grundlegende Gleichung (1) gegeben
VB = (1/2) Ekrit·LD (1)
Darin ist VB die Durchbruchsspannung der Vorrichtung, LD die Breite einer Verarmungsschicht, die sich beim Anlegen einer Spannung über einem Halbleiterübergang ausbildet, und Ekrit die kritische elektrische Feldstärke des Halbleiterübergangs. Wenn die elektrische Feldstärke inner­ halb der Vorrichtung den Wert Ekrit übersteigt, tritt ein Durchbruch auf. Obwohl VB von der Form und dem Herstellungsverfahren des Übergangs, der Störstellenkonzentration etc. abhängt, wird sie, wie durch Gleichung (1) ausgedrückt, hauptsächlich durch LD bestimmt. Das heißt, die Durchbruchsspannung einer Vorrichtung wird von der Länge eines Bereichs bestimmt, innerhalb dessen sich eine Verarmungsschicht ausbreiten kann. Daher ist vom Standpunkt der Chipgröße aus gesehen die vertikale Vorrichtung besser. Deshalb werden vertikale Vorrichtungsstrukturen für die Zwecke hoher Durchbruchsspannung eingesetzt.
Vor kurzem haben Einchip-Leistungs-ICs große Aufmerksamkeit auf sich gezogen, bei denen Leistungsvorrichtungen und ein IC monolithisch integriert sind. Zur Anpassung des Herstel­ lungsverfahrens der Leistungsvorrichtungen an dasjenige des ICs ist es nötig geworden, die Leistungsvorrichtungen in lateraler Form auszugestalten.
Fig. 6 zeigt einen Querschnitt einer lateralen Halbleitervorrichtung mit Trennung durch einen P-N Übergang. Dabei zeigt Fig. 6 einen Teilquerschnitt eines Leistungs-ICs und die Art, in der Span­ nungen angelegt werden.
Der in Fig. 6 gezeigte Leistungs-IC besitzt ein p-leitendes Substrat 1, auf welchem eine Elementzone 2 epitaxial aufgewachsen ist. Die Elementzone 2 wird zur Isolation von einer p- leitenden Trennzone 3 umgeben, die sich von ihrer Oberfläche bis zum Substrat 1 erstreckt. Eine p-leitende Diffusionszone 4 und eine n-leitende Diffusionszone 5 entsprechend einer Kollek­ torzone bzw. einer Emitterzone eines bipolaren Transistors sind in der Elementzone 2 ausgebil­ det. Mit Anschlüssen C bzw. E verbundene Elektroden sind auf den Diffusionszonen 4 bzw. 5 angeordnet. Eine Vorspannung VCE wird zwischen den Anschlüssen C und E angelegt. Übli­ cherweise wird das niedrigste Potential der Spannungsquelle des Leistungs-ICs an das p- leitende Substrat 1 angelegt. Wenn also beispielsweise eine Spannungsquelle von ± 15 V ver­ wendet wird, liegen die -15 V an dem Substrat 1 an. Wenn die Spannungsquelle nur + 15 V liefert, ist das Potential des Substrats 1 0 V (Masse). In Fig. 6 sind der negative Anschluß der Vorspannungsquelle VCE und ein Anschluß S des Substrats 1 an Masse gelegt, womit das Potential des Substrats 1 auf 0 V (Masse) fixiert ist. Bei dieser Art vorzuspannen befindet sich die n-leitende Diffusionszone ständig in einem Sperr-Vorspannungszustand, wodurch das Substrat 1 aufgrund einer Verarmungsschicht von der Elementzone 2 isoliert wird. Das oben beschriebene Vorspannungsverfahren ist in der JP-B-40-17410 offenbart.
Die beschriebene Art der Trennung mittels eines p-n-Übergangs besitzt Nachteile, die grob in (a) Effekte parasitärer Elemente und (b) begrenzte Durchbruchsspannung eines Elements unterteilt werden können.
Obwohl das p-leitende Substrat 1 und die p-leitende Trennzone 3 auf das minimale Potential der Elementzone 2 fixiert sind, bilden das Substrat 1 und die Trennzone 3 in Verbindung mit ande­ ren Zonen in der der Elementzone 2 ein parasitäres Element (z. B. einen parasitären pnp-Transis­ tor), das mit dem in der Elementzone 2 ausgebildeten eigentlichen Element zu einem Thyristor­ betrieb oder einem so genannten Verriegelungsbetrieb (latch-up) des Elements führen kann. Will man diese parasitären Effekte vermeiden, unterliegt die Schaltungsauslegung verschiedenen Beschränkungen.
Zur Verbesserung der Durchbruchsspannung eines ICs, der von der Trennung mittels des p-n- Übergangs Gebrauch macht, ist es nach Gleichung (1) nötig, die Dicke der n-leitenden Epitaxial­ schicht in der Elementzone 2 zu vergrößern. Mit zunehmender Dicke dieser Epitaxialschicht muß die p-leitende Trennzone 3 tiefer diffundiert werden. Die tiefe Diffusion führt zu einer entspre­ chend weiteren Diffusion in seitlicher Richtung und reduziert die wirksame Fläche der Vorrich­ tung. Folglich ist es in der Praxis schwierig, eine hohe Durchbruchsspannung in der Vorrichtung zu realisieren.
Zur Vermeidung der oben beschriebenen Nachteile wurde nach technischen Maßnahmen gesucht, die effektive Elementenfläche durch Verringern der Fläche für die Elemententrennung zu erweitern und die Durchbruchsspannung zu erhöhen. Zu diesem Zweck ist ein so genannter PDT-(perfekte dielektrische Trennung)-Aufbau vorgeschlagen worden, der von einem Halbleiter­ verbundsubstrat Gebrauch macht, das sich aus über einen Oxidfilm miteinander verbundenen Substraten zusammensetzt und tiefe Gräben aufweist. Kürzlich wurden diesen PDT-Aufbau verwendende Halbleitervorrichtungen und ein Verfahren zur Erhöhung der Vorrichtungs-Durch­ bruchsspannung der Halbleitervorrichtung vorgeschlagen (JP-A-04-336446, EP-A-0513 764, nachfolgen als "Druckschriften" bezeichnet).
Fig. 7 zeigt einen Querschnitt eines Teiles einer in den genannten Druckschriften offenbarten Halbleitervorrichtung mit diesem PDT-Aufbau. Fig. 7 zeigt außerdem ein Verfahren zum Anlegen der Vorspannung an die Halbleitervorrichtung.
Gemäß Darstellung in Fig. 7 enthält die Halbleitervorrichtung ein Halbleiterverbundsubstrat aus einem ersten Halbleitersubstrat 6 und einem zweiten Halbleitersubstrat 7, die über einen Oxid­ film 8 miteinander verbunden sind. Ein mit einem Isolator aufgefüllter Trenngraben 9 erstrecken sich von der Oberfläche des Substrats 6 bis hinunter zu dem Oxidfilm 8. Eine p-leitende Diffu­ sionszone 11 und eine n-leitende Diffusionszone 12 sind in einer Elementzone 10 ausgebildet, die von anderen Elementzonen isoliert ist. Die Durchbruchsspannung VB der Halbleitervorrich­ tung von Fig. 7 ist dadurch verbessert, daß das Potential VS des zweiten Halbleitersubstrats 7 höher gelegt ist, als das minimale Potential innerhalb der in dem ersten Substrat 6 ausgebildeten Elementzone 10 (das mit der p-leitenden Diffusionszone 11 in Fig. 7 verbundene Erdpotential).
Obwohl die aus Fig. 7 erkennbare herkömmliche Methode zur Erhöhung der Vorrichtungs- Durchbruchsspannung einer Halbleitervorrichtung nützlich sein kann, ist sie doch mit folgendem Nachteil versehen. Bislang ist nicht klar, auf welche Weise bei der Vorrichtung von Fig. 7 die Durchbruchsspannung auszulegen ist. Deshalb kann die Halbleitervorrichtung von Fig. 7 nicht nach entsprechenden Spezifikationen oder Regeln hergestellt werden. Die Beschreibungen der genannten Druckschriften zeigen das Problem deutlich auf:
  • (1) Das Potential, das höher ist als das minimale Potential der Elementzone 10 wird durch eine Versuchsmethode mit guter Reproduzierbarkeit eindeutig bestimmt.
  • (2) Die Potentialwerte höher als der minimale Potentialwert innerhalb der Elementzone 10 enthalten einen Optimalwert, der zu einer maximalen Durchbruchsspannung führt. Der optimale Potentialwert kann mit guter Reproduzierbarkeit bestimmt werden, wenn die Halbleitervorrich­ tung erst einmal entworfen wurde.
Der Grund für den beschriebenen Nachteil mag darin liegen, daß bislang nicht klar ist, wie das Substratpotential die Durchbruchsspannung der Vorrichtung beeinflußt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die ohne die aufwendigen ätherativen Versuche des Standes der Technik einfach hinsichtlich der Durch­ bruchsspannung dimensionierbar ist. Es ist weiter Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb der Halbleitervorrichtung zu schaffen, derart, daß eine möglichst hohe Durchbruchsspannung erzielt wird.
Diese Aufgabe wird erfindungsgemäß durch eine Halbleitervorrichtung mit den Merkmalen des Patentanspruchs 1 bzw. ein Verfahren gemäß Anspruch 2 bzw. 3 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Querschnittsansicht eines ersten Ausführungsbeispiels einer Halbleitervorrich­ tung gemäß der vorliegenden Erfindung sowie eine Art, diese vorzuspannen,
Fig. 2 eine Querschnittsansicht eines zweiten Ausführungsbeispiels einer Halbleitervorrich­ tung gemäß der vorliegenden Erfindung sowie eine Art, diese vorzuspannen,
Fig. 3 eine Kurvenschar, die den Zusammenhang zwischen der Durchbruchsspannung und dem Potential des zweiten Substrats ausdrückt,
Fig. 4 eine Kurve, die den Zusammenhang zwischen dem Abstand zwischen der n-leitenden Diffusionszone und dem Trenngraben einerseits und der Durchbruchsspannung der Vorrichtung von Fig. 1 andererseits zeigt,
Fig. 5(a) eine Kurvenschar, die die Potentialverteilung in der Halbleitervorrichtung von Fig. 2 ohne Anlegen einer Vorspannung an das polykristalline Silizium zeigt,
Fig. 5(b) eine Kurvenschar, die die Potentialverteilung in der Halbleitervorrichtung von Fig. 2 für den Fall zeigt, daß das polykristalline Silizium auf dasselbe Potential wie das zweite Substrat gelegt wird,
Fig. 6 eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung mit Trennung durch einen p-n-Übergang sowie eine Art des Anlegens einer Vorspannung an die Vorrichtung, und
Fig. 7 eine Querschnittsansicht eines Teiles einer herkömmlichen Halbleitervorrichtung des PDT-Typs, sowie ein Art des Anlegens einer Vorspannung an die Vorrichtung.
Nachfolgend wird zunächst der Einfluß des Substratpotentials auf den Vorrichtungsaufbau von Fig. 7 beschrieben.
Wenn in der Elementzone 10 ein Übergang vorhanden ist, dann ist die Ausdehnungsbreite XD der Verarmungsschicht, die sich von dem Oxidfilm 8 ausdehnt durch Gleichung (2) gegeben:
XD = [2εSi ((VB-VS) + 2 |ΦFn|) (qND)-1]1/2 (2)
Hierin ist q die Elektronenladung, ND die Störstellenkonzentration im ersten Halbleitersubstrat 6; εSi die Dielektrizitätskonstante von Silizium; ΦFn das Fermi Potential der Elementzone, VB die Sperrvorspannung (Durchbruchsspannung) und VS das Substratpotential des zweiten Halbleiter­ substrats 7.
Mechanismus 1
Wie aus Gleichung (2) hervorgeht, reduziert das Anlegen von VS die Ausdehnungsbreite XD der Verarmungsschicht. Das heißt, das Anlegen von VS erhöht die Durchbruchsspannung um VS in bezug auf die Durchbruchsspannung VBO für den Fall des Substratpotentials VS = 0. Daraus folgt
VB = VB= + VS = Ekrit·d-q·ND·d²/(2εSi) + VS, (3)
worin d die Dicke des ersten Halbleitersubstrats 6 ist.
Mechanismus 2
Die elektrische Feldstärke der Verarmungsschicht ist an der Ecke der Verarmungsschicht maxi­ mal. Insbesondere beim Aufbau von Fig. 7 kann die elektrische Feldstärke mit dem elektrischen Feld in Beziehung gesetzt werden, das den Oxidfilm 8 kreuzt. Wenn ein Vorspannungspotential VS an das zweite Halbleitersubstrat 7 angelegt wird, dann ergeben sich die elektrische Feld­ stärke in der Nähe der n-leitenden Diffusionszone 12 aus Gleichung (4) und die elektrische Feld­ stärke in der Nähe der p-leitenden Diffusionszone 11 aus Gleichung (5):
Ekrit(n) = α·(VB*-VS)/dOX (4)
Ekrit(p) = α·VS/dOX (5)
worin α ein geometrischer Korrekturfaktor ist, VB* eine Durchbruchsspannung gemäß Mecha­ nismus 2 ist und dOX die Dicke des Oxidfilms 8 zwischen dem ersten Halbleitersubstrat 6 und dem zweiten Halbleitersubstrat 7 ist. Die Gleichungen (4) und (5) zeigen, daß das Potential VS des zweiten Halbleitersubstrats bestimmt, ob die Umgebung der n-leitenden Diffusionszone 12 oder diejenige der p-leitenden Diffusionszone 11 die Durchbruchsspannung bestimmt.
Der Mechanismus 1 entspricht dem Fall, daß die Dicke d des ersten Halbleitersubstrats 6 die Durchbruchsspannung bestimmt. Der Mechanismus 2 entspricht dem Fall, daß die Dicke dOX des Oxidfilms und der Krümmungsradius der Diffusionszone 11 oder 12 die Durchbruchsspan­ nung bestimmt.
Bei der Auslegung der Durchbruchsspannung muß man daher den Mechanismus 1 oder 2 als die Basis zur Bestimmung der Durchbruchsspannung auswählen.
In dem Fall, daß die Durchbruchsspannung nach Mechanismus 1 anhand der Gleichungen (4) und (5) bestimmt wird, gilt die Beziehung VB VB*. Daraus ergibt sich
Ekrit(n)dOX/α-Ekrit·d + qND²/(2εSi) 0 (6)
Allgemein ist die Dicke d des ersten Halbleitersubstrats, die Gleichung (6) erfüllt, d 10 µm. In dem Fall, wo die Substrat-Störstellenkonzentration ND niedrig ist (was bei Vorrichtungen hoher Durchbruchsspannung in der Regel der Fall ist), ist die maximale Durchbruchsspannung gegeben durch:
VB = VBO + VS
= Ekritd - q·ND·d²/(2εSi) + VS
≈ Ekrit·d + VS
Da die maximale Durchbruchsspannung gegeben ist durch VB = VB*, wird VB* in Gleichung (4) durch VB ersetzt:
Ekrit (n) dOX/α = Ekrit·d
α/dOX = Ekrit(n)/(Ekrit·d)
Da gewöhnlich Ekrit (n) = Ekrit (p) ergibt sich aus Gleichung 5 VS = Ekrit·d und damit aus Glei­ chung 3:
VB = 2VS (7)
In dem Fall, wo die Durchbruchsspannung durch den Mechanismus 2 bestimmt wird, gilt die Beziehung VB VB*, und somit:
Ekrit(n)dOX/α - Ekrit·d + q·ND·d²/(2εSi0 (8)
Allgemein ist die Dicke d des ersten Halbleitersubstrats, die Gleichung (8) erfüllt, d < 10 µm. In dem Fall, wo die Durchbruchsspannung durch den Mechanismus 2 aus den Gleichungen (4) und (5) bestimmt wird, wird die maximale Durchbruchsspannung mit Ekrit (n) = Ekrit (p):
VB* = 2VS.
Daraus ergibt sich
VS = 1/2VB*
Die maximale Durchbruchsspannung für diesen Fall ermittelt sich wie folgt
VBmax = Ekrit·d - q·ND·d²/(2εSi) + VS
= Ekrit·d - q·ND·d²/(2εSi) + 1/2VB*
≈ Ekrit·d + 1/2VB*
Da das erste Halbleitersubstrat vollständig verarmt ist, wenn die Durchbruchsspannung durch den Mechanismus 2 bestimmt wird, wird die Durchbruchsspannung von der Potentialkonzentra­ tion im Oxidfilm 8 bestimmt:
VB* = Ekrit·d
und damit ergibt sich:
VBmax = 3VS (9)
Nachfolgend wird der Fall, wo die maximale Durchbruchsspannung durch den Mechanismus 1 bestimmt wird, als "Doppeleffekt" bezeichnet und der Fall, wo die maximale Durchbruchsspan­ nung von dem Mechanismus 2 bestimmt wird, als "Dreifacheffekt".
Wenn man den Abstand LG (siehe Fig. 1) zwischen den Diffusionszonen und dem Isolationsgra­ ben, die Dicke d des ersten Halbleitersubstrats und den Abstand LD zwischen den Diffusionszo­ nen so einstellt, daß LG (LD - d) erfüllt ist, dann wird die Durchbruchsspannung der Halblei­ tervorrichtung mit dielektrischer Trennung verbessert.
Die Durchbruchsspannung der Vorrichtung wird maximal, wenn man das Potential des zweiten Halbleitersubstrats auf ein Drittel der ausgelegten maximalen Durchbruchsspannung der Vorrich­ tung setzt, wenn die Dicke der Elementzone mehr als 10 µm beträgt bzw. auf die Hälfte der ausgelegten maximalen Durchbruchsspannung setzt, wenn die Dicke der Elementzone 10 µm oder weniger beträgt.
Die Durchbruchsspannung der Halbleitervorrichtung mit dielektrischer Trennung wird auch dadurch verbessert, daß man in den den Trenngraben ausfüllenden Isolator polykristallines Sili­ zium eingebettet und ein Vorspannungspotential höher als das minimale Potential der Element­ zone anlegt, beispielsweise so hoch wie das Potential des zweiten Halbleitersubstrats.
Ausführungsbeispiele
Fig. 1 ist eine Querschnittsansicht eines ersten Ausführungsbeispiels einer PDT-Halbleitervor­ richtung gemäß der vorliegenden Erfindung. Fig. 1 zeigt außerdem ein Verfahren des Anlegens von Vorspannungen an die Vorrichtung. Die Halbleitervorrichtung von Fig. 1 enthält ein Halblei­ terverbundsubstrat aus einem ersten Halbleitersubstrat 6 und einem zweiten Halbleitersubstrat 7, die über einen Oxidfilm 8 miteinander verbunden sind. Ein Trenngraben 9, in welchen ein Isolator vergraben ist, ist von der Oberfläche des ersten Substrats 6 bis hinunter zum Oxidfilm 8 ausgebildet. Eine p-leitende Diffusionszone 11 und eine n-leitenden Diffusionszone 12 sind in einer Elementzone 10 ausgebildet, die mittels des Trenngrabens 9 von anderen Elementzonen isoliert ist (der Trenngraben 9 steht hier und im folgenden stellvertretend für einen (z. B. ringarti­ gen), zwei oder mehr Trenngräben, die diese Isolierung einer Elementzone von benachbarten bewirken). Die Durchbruchsspannung VB der Halbleitervorrichtung von Fig. 1 ist dadurch erhöht, daß das Potential VS des zweiten Halbleitersubstrats 7 höher gelegt ist, als das mini­ male Potential innerhalb der Elementzone 10 in dem ersten Substrat 6 (das mit der p-leitenden Diffusionszone 11 verbundene Erdpotential in Fig. 3).
Die Parameter einer beispielhaften Vorrichtung gemäß Fig. 1 waren wie folgt: Dicke d des ersten Halbleitersubstrats 6 10 µm bzw. 30 µm, Störstellenkonzentration des ersten Halbleiter­ substrats 1 × 10¹⁴ cm-3 (n-leitend), Dosismenge für die p-leitende Diffusionszone 1 × 10¹⁵ cm-2, und Dosismenge für die n-leitende Diffusionszone 3,1 × 10¹⁵ cm-2. Die Diffusionstiefe xj der p- leitenden Diffusionszone 11 betrug 1,5 µm bzw. 3,5 µm zur Untersuchung der Wirkung des Krümmungsradius der Diffusionszonen. Der Abstand (Driftlänge) LD zwischen den Diffusionszo­ nen 11 und 12 war konstant auf 70 µm gesetzt.
Fig. 3 zeigt einen Kurvenschar, die die Abhängigkeit der Durchbruchsspannung VB von dem Potential VS des zweiten Halbleitersubstrats 7 wiedergibt. Obwohl die Durchbruchsspannung VB mit zunehmenden Substratpotential VS zunächst ansteigt zeigt, VB einen Spitzenwert und fällt danach mit weiterem Anstieg von VS wieder ab. Wenn die Dicke des ersten Substrats 10 µm beträgt (das entspricht in Fig. 3 der Kurve mit den als Δ dargestellten Punkten), dann entspricht der Wert des Substratpotentials VS, bei dem die Durchbruchsspannung VB einen Spitzenwert annimmt, der Hälfte dieses Spitzenwerts der Durchbruchsspannung VB. Wenn die Dicke des ersten Substrats 30 µm beträgt (das entspricht in Fig. 3 den Kurven mit als bzw. o darge­ stellten Punkten), dann entspricht der Wert des Substratpotentials VS, bei dem die Durch­ bruchsspannung VB einen Spitzenwert annimmt, einem Drittel dieses Spitzenwerts der Durch­ bruchsspannung VB. Diese experimentellen Ergebnisse stimmen gut mit der theoretischen Vorhersage überein. Während der Stand der Technik die Durchbruchsspannung der Vorrichtung nach Einstellen des Substratpotentials auslegt, ermöglicht die vorliegende Erfindung die Ausle­ gung der Durchbruchsspannung der Vorrichtung bei Auslegung der Abmessungen der Vorrich­ tungen.
Fig. 4 ist eine graphische Darstellung der Durchbruchsspannung VB über dem Abstand LG zwischen der n-leitenden Diffusionszone 12 und dem Trenngraben 9 für die Vorrichtung von Fig. 1. Die Durchbruchsspannung VB steigt mit zunehmenden Abstand LG an und ist jenseits eines bestimmten Abstands (40 µm in diesem Fall) nahezu gesättigt. Wiederholte von dem Erfinder hinsichtlich dieses Zusammenhangs durchgeführte Experimente ergaben, daß bei Erfül­ lung der durch die nachstehende Gleichung (10) ausgedrückten Bedingung eine hohe Durch­ bruchsspannung bei dem Vorrichtungsaufbau von Fig. 1 erzielt wird.
LG LD - d (10)
Fig. 2 ist eine Querschnittsansicht eines zweiten Ausführungsbeispiels einer PDT-Halbleitervor­ richtung. Fig. 2 zeigt ebenfalls ein Verfahren des Anlegens von Vorspannungen an die Vorrich­ tung. Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten darin, daß polykristal­ lines Silizium 13 in den Isolator eingebettet ist, der seinerseits in dem Trenngraben 9 vergraben ist, und daß ein Vorspannungspotential VG an das polykristalline Silizium angelegt wird. Der Wert des Vorspannungspotentials VG kann der gleiche sein wie der Wert des Potentials VS des zweiten Substrats 7 oder auch anders. Fig. 5(a) zeigt eine Kurvenschar, die die Potentialvertei­ lung in der Halbleitervorrichtung von Fig. 2 für den Fall wiedergibt, daß kein Vorspannungspo­ tential an das polykristalline Silizium 13 angelegt ist. Fig. 5(b) zeigt eine entsprechende Kurven­ schar für den Fall, daß ein Vorspannungspotential VG gleich dem Potential VS des zweiten Substrats 7 an das polykristalline Silizium 13 angelegt wird. Die in diesen Figuren dargestellten Kurven sind Äquipotentiallinien mit jeweils 50 V Abstand zwischen benachbarten Linien. Das an das polykristalline Silizium angelegte Vorspannungspotential VG wirkt ähnlich wie das an das zweite Substrat 7 angelegte Vorspannungspotential VS. Das Vorspannungspotential VG an dem polykristallinen Silizium 13 moderiert den Potentialgradienten und ist insbesondere wirkungsvoll zum Realisieren einer hohen Durchbruchsspannung, wenn die Bedingung der Gleichung (10) nicht erfüllt ist.
Wie voranstehend beschrieben, beruht die Erfindung auf der Erkenntnis der Auswirkung des Substratpotentials auf die Durchbruchsspannung einer PDT-Halbleitervorrichtung und ermöglicht die Auslegung der Durchbruchsspannung der Vorrichtung vor der Auslegung der Vorrichtungs­ abmessungen. Durch Einsetzen des polykristallinen Siliziums in den Trenngraben und durch Anlegen eines Vorspannungspotentials an das polykristalline Silizium wird die Durchbruchs­ spannung der Vorrichtungen verbessert.

Claims (8)

1. Laterale Halbleitervorrichtung, umfassend:
ein Halbleiter-Verbundsubstrat aus einem ersten Halbleitersubstrat (6) und einem zwei­ ten Halbleitersubstrat (7), die über einen Oxidfilm (8) miteinander verbunden sind,
wenigstens einen Trenngraben (9), der sich von der Hauptfläche des ersten Halbleiter­ substrats (6) bis zu dem Oxidfilm (8) erstreckt und in welchem ein Isolierfilm vergraben ist,
eine von einem oder mehreren Trenngräben (9) von anderen Elementzonen isolierte Elementzone (10),
eine in der Elementzonen (10) im Abstand von dem bzw. einem jeweiligen Trenngraben (9) ausgebildete erste Diffusionszone (11) eines ersten Leitungstyps, und eine in der Elementzone (10) im Abstand von dem bzw. einem jeweiligen Trenngraben (9) sowie im Abstand von der ersten Diffusionszone (11) ausgebildete zweite Diffusionszone (12) des zweiten Leitungstyps,
dadurch gekennzeichnet, daß die erste und die zweite Diffusionszone (11, 12) jeweils um den Abstand LG (LD - d) von dem bzw. dem jeweiligen Trenngraben (9) beabstandet sind, wobei LD der Abstand zwischen den beiden Diffusionszonen und d die Dicke des ersten Halblei­ tersubstrats (6) ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in den Isolier­ film im wenigstens einen Trenngraben (9) polykristallines Silizium (13) eingebettet ist.
3. Verfahren zum Betrieb einer Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß, wenn die Dicke d der Elementzone (10) d 10 µm, das Potential des zweiten Halbleitersubstrats (7) auf die Hälfte der maximalen Durchbruchsspannung der Halblei­ tervorrichtung festgelegt wird, während, wenn die Dicke d < 10 µm, das Potential des zweiten Halbleitersubstrats (7) auf ein Drittel der maximalen Durchbruchsspannung festgelegt wird.
4. Verfahren nach Anspruch 3 zum Betrieb einer Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß ein Potential höher als das minimale Potential der Elementzone (10) an das polykristalline Silizium (13) angelegt wird.
5. Verfahren zum Betrieb einer lateralen Halbleitervorrichtung, die ein Halbleiter- Verbundsubstrat aus einem ersten Halbleitersubstrat (6) und einem zweiten Halbleitersubstrat (7) enthält, die über einen Oxidfilm (8) miteinander verbunden sind, wobei wenigstens ein Trenngraben (9) vorgesehen ist und einen darin vergrabenen Isolierfilm enthält, welcher sich von einer Hauptfläche des ersten Halbleitersubstrats (6) zu dem Oxidfilm (8) erstreckt und eine durch einen oder mehrere Trenngräben (9) von anderen Elementzonen isolierte Elementzone (10) einer Dicke d < 10 µm gebildet ist, sowie in der Elementzone (10) eine erste Diffusionszone (11) des ersten Leitungstyps und eine zweite Diffusionszone (12) eines zweiten Leitungstyps ausgebildet sind, dadurch gekennzeichnet, daß das Potential des zweiten Halbleitersubstrats (7) auf ein Drittel der maximalen Durchbruchsspannung der Halbleitervorrichtung festgelegt wird.
6. Verfahren zum Betrieb einer lateralen Halbleitervorrichtung, die ein Halbleiter- Verbundsubstrat aus einem ersten Halbleitersubstrat (6) und einem zweiten Halbleitersubstrat (7) enthält, die über einen Oxidfilm (8) miteinander verbunden sind, wobei wenigstens ein Trenngraben (9) vorgesehen ist und einen darin vergrabenen Isolierfilm enthält, welcher sich von einer Hauptfläche des ersten Halbleitersubstrats (6) zu dem Oxidfilm (8) erstreckt und eine durch einen oder mehrere Trenngräben (9) von anderen Elementzonen isolierte Elementzone (10) einer Dicke d 10 µm gebildet ist, sowie in der Elementzone (10) eine erste Diffusionszone (11) des ersten Leitungstyps und eine zweite Diffusionszone (12) eines zweiten Leitungstyps ausgebildet sind, dadurch gekennzeichnet, daß das Potential des zweiten Halbleitersubstrats (7) auf die Hälfte der maximalen Durchbruchsspannung der Halbleitervorrichtung festgelegt wird.
7. Verfahren nach Anspruch 5 oder 6 zum Betrieb einer lateralen Halbleitervorrichtung bei der der wenigstens eine Trenngraben (9) ferner darin vergrabenes polykristallines Silizium (13) enthält, dadurch gekennzeichnet, daß ein Potential höher als das minimale Potential der Elementzone (10) an das polykristalline Silizium angelegt wird.
8. Verfahren nach Anspruch 4 oder 7, dadurch gekennzeichnet, daß das polykristalline Silizium (13) und das zweite Halbleitersubstrat (7) auf dasselbe Potential gelegt werden.
DE19535783A 1994-09-27 1995-09-26 Laterale Halbleitervorrichtung und Verfahren zum Betrieb dieser Vorrichtungen Withdrawn DE19535783A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23088294 1994-09-27

Publications (1)

Publication Number Publication Date
DE19535783A1 true DE19535783A1 (de) 1996-03-28

Family

ID=16914789

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19535783A Withdrawn DE19535783A1 (de) 1994-09-27 1995-09-26 Laterale Halbleitervorrichtung und Verfahren zum Betrieb dieser Vorrichtungen

Country Status (2)

Country Link
US (2) US5631491A (de)
DE (1) DE19535783A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10190011A (ja) * 1996-12-27 1998-07-21 Nec Kansai Ltd 高耐圧ダイオード
EP1187206B1 (de) * 2000-09-05 2009-12-09 Nxp B.V. Integrierte elektromagnetische Abschirmvorrichtung
RU2276429C2 (ru) 2000-09-21 2006-05-10 Кембридж Семикондактор Лимитед Полупроводниковое устройство и способ формирования полупроводникового устройства
GB2380056B (en) * 2001-05-11 2005-06-15 Fuji Electric Co Ltd Lateral semiconductor device
WO2006024857A1 (en) * 2004-09-03 2006-03-09 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448100A (en) * 1985-02-19 1995-09-05 Harris Corporation Breakdown diode structure
JP3077813B2 (ja) * 1990-05-11 2000-08-21 ソニー株式会社 プログラマブル遅延回路
JP2654268B2 (ja) * 1991-05-13 1997-09-17 株式会社東芝 半導体装置の使用方法
US5373183A (en) * 1993-04-28 1994-12-13 Harris Corporation Integrated circuit with improved reverse bias breakdown

Also Published As

Publication number Publication date
US5631491A (en) 1997-05-20
US5789782A (en) 1998-08-04

Similar Documents

Publication Publication Date Title
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE60127166T2 (de) Graben-gate-feldeffekttransistoren und ihre herstellung
DE69407852T2 (de) MOSFET mit niedrigdotiertem Drain und mit verbesserter Durchbruchspannungscharakteristik
DE69129617T2 (de) Integrierte Schaltungsanordnung, insbesondere geeignet für Hochspannungsanwendungen
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
DE3816002C2 (de)
DE69938562T3 (de) Leistungshalbleiterbauelemente mit verbesserten Hochfrequenzschaltung- und Durchbruch-Eigenschaften
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE69316256T2 (de) Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
DE102006045214B4 (de) Halbleitervorrichtung mit einem LDMOS-Transistor und Verfahren zur Herstellung derselben
DE19919955A1 (de) Halbleitervorrichtung mit hoher Spannungsfestigkeit
CH638928A5 (de) Halbleiteranordnung.
DE19701189A1 (de) Halbleiterbauteil
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE3806164C2 (de)
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
EP0721665B1 (de) Halbleiterbauelement mit hoher durchbruchsspannung
DE10225860A1 (de) Halbleiterbauteil
DE102021103703A1 (de) Hochvolt-Randabschluss-Struktur für Leistungshalbleiterbauelemente und Verfahren zum Herstellen derselben
DE102007013848B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE19725091A1 (de) Transistorbauelement
DE102021006492A1 (de) Halbleitervorrichtung und verfahren dafür
DE102006009942B4 (de) Laterales Halbleiterbauelement mit niedrigem Einschaltwiderstand
DE102005035153A1 (de) Halbleiterbauelement mit hoher Durchbruchsspannung und niedrigem Durchlasswiderstand
DE2953394T1 (de) Dielectrically-isolated integrated circuit complementary transistors for high voltage use

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8130 Withdrawal