JPH02177557A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02177557A JPH02177557A JP33452788A JP33452788A JPH02177557A JP H02177557 A JPH02177557 A JP H02177557A JP 33452788 A JP33452788 A JP 33452788A JP 33452788 A JP33452788 A JP 33452788A JP H02177557 A JPH02177557 A JP H02177557A
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- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- diffusion layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
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- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000000926 separation method Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
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- 238000005498 polishing Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
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- FELGMEQIXOGIFQ-UHFFFAOYSA-N Ondansetron Chemical compound CC1=NC=CN1CC1C(=O)C(C=2C(=CC=CC=2)N2C)=C2CC1 FELGMEQIXOGIFQ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はエピタキシャル層を用いずに埋込層。
分離層を形成することのできる半導体装置の製造方法に
関するものである。
関するものである。
従来の技術
従来、半導体装置の製造方法°としては、半導体基板上
にエピタキシャル層を形成し、このエピタキシャル層内
に回路素子を形成する方法と、エピタキシャル層を用い
ずに半導体基板中に回路素子を構成する方法の２通りが
ある。
にエピタキシャル層を形成し、このエピタキシャル層内
に回路素子を形成する方法と、エピタキシャル層を用い
ずに半導体基板中に回路素子を構成する方法の２通りが
ある。
第１２図はエピタキシャル層を用いる方法で製造された
従来の半導体装置のＮＰＮ トランジスタ部分を示すも
のであり、１はＰ形シリコン基板、２はその表面に形成
されＮ十形埋込層、３はＰ形シリコン基板１の表面全域
に形成されたＮ−形エピタキシャル層、４はエピタキシ
ャル層３内に形成されたＰ十形分離拡散層、５は同じく
エピタキシャル層３内に形成されたＮ十形コレクタウオ
ール拡散層、６はエピタキシャル層４中に形成されたＰ
十形拡散層、７はコレクタウオール拡散層５とＰ十形拡
散層６の中に形成されたＮ十形拡散層である。
従来の半導体装置のＮＰＮ トランジスタ部分を示すも
のであり、１はＰ形シリコン基板、２はその表面に形成
されＮ十形埋込層、３はＰ形シリコン基板１の表面全域
に形成されたＮ−形エピタキシャル層、４はエピタキシ
ャル層３内に形成されたＰ十形分離拡散層、５は同じく
エピタキシャル層３内に形成されたＮ十形コレクタウオ
ール拡散層、６はエピタキシャル層４中に形成されたＰ
十形拡散層、７はコレクタウオール拡散層５とＰ十形拡
散層６の中に形成されたＮ十形拡散層である。
第１３図はエピタキシャル層を用いない方法で製造され
た従来の半導体装置のＮＰＮトランジスタ部分を示すも
のであり、１はＰ形シリコン基板、８はシリコン基板１
中に形成されたＮ形波散層、６はＮ形波散層８内に形成
されたＰ＋十形拡散層７はＮ形波散層８およびＰ十形拡
散層６内に形成されたＮ十形拡散層である。
た従来の半導体装置のＮＰＮトランジスタ部分を示すも
のであり、１はＰ形シリコン基板、８はシリコン基板１
中に形成されたＮ形波散層、６はＮ形波散層８内に形成
されたＰ＋十形拡散層７はＮ形波散層８およびＰ十形拡
散層６内に形成されたＮ十形拡散層である。
発明が解決しようとする課題
ところが、第１２図に示すエピタキシャル層を用いる方
法では製造コストが高くなり、第１３図に示すエピタキ
シャル層を用いない方法では、製造コストは安くなるが
、埋込層の形成が困難で、特に電流を半導体基板の深さ
方向に流し、動作させる、いわゆる縦形動作の半導体素
子の形成が不可能である。
法では製造コストが高くなり、第１３図に示すエピタキ
シャル層を用いない方法では、製造コストは安くなるが
、埋込層の形成が困難で、特に電流を半導体基板の深さ
方向に流し、動作させる、いわゆる縦形動作の半導体素
子の形成が不可能である。
本発明はこのような従来の問題を解決する半導体装置の
製造方法を提供するものである。
製造方法を提供するものである。
課題を解決するための手段
本発明は、第１導電型基板に上記第１導電型とは興なる
導電型の第２導電型不純物拡散層を形成し、上記第２導
電型拡散層内に、上記第２導電型不純物を補償する第１
導電型不純物を拡散して、高キャリヤ濃度の第２導電型
拡散層内に低キャリヤ濃度の第２導電型拡散層を形成し
、その後、上記低キャリヤ濃度の第２導電型拡散層内に
、バイポーラトランジスタ、あるいは、ＭＯＳ トラン
ジスタを形成するものである。
導電型の第２導電型不純物拡散層を形成し、上記第２導
電型拡散層内に、上記第２導電型不純物を補償する第１
導電型不純物を拡散して、高キャリヤ濃度の第２導電型
拡散層内に低キャリヤ濃度の第２導電型拡散層を形成し
、その後、上記低キャリヤ濃度の第２導電型拡散層内に
、バイポーラトランジスタ、あるいは、ＭＯＳ トラン
ジスタを形成するものである。
また、本発明は、第１導電型基板上に上記第１導電型と
は異なる導電型の第２導電型埋込層、高濃度第２導電型
分離層及び低濃度第２導電型分離層を拡散し、これらの
拡散面を含む上記第１導電型基板表面に、第１導電型ポ
リシリコン層を堆積させた後、上記第１導電型ポリシリ
コン層を堆積させた面とは反対側の上記第１導電型基板
表面を研磨し、研磨を行った上記第１導電型基板面上に
、高濃度第２導電型分離層及び低濃度第２導電型分離層
を拡散し、上記低濃度第２導電型分離層内に、バイポー
ラトランジスタ、あるいは、ＭＯＳトランジスタを形成
するものである。
は異なる導電型の第２導電型埋込層、高濃度第２導電型
分離層及び低濃度第２導電型分離層を拡散し、これらの
拡散面を含む上記第１導電型基板表面に、第１導電型ポ
リシリコン層を堆積させた後、上記第１導電型ポリシリ
コン層を堆積させた面とは反対側の上記第１導電型基板
表面を研磨し、研磨を行った上記第１導電型基板面上に
、高濃度第２導電型分離層及び低濃度第２導電型分離層
を拡散し、上記低濃度第２導電型分離層内に、バイポー
ラトランジスタ、あるいは、ＭＯＳトランジスタを形成
するものである。
作用
このようにすれば、埋込層に相当する拡散層の形成ある
いは任意の深さの埋込層および分離層の形成が可能とな
り、その結果、縦型動作の回路素子の構成が可能となる
。
いは任意の深さの埋込層および分離層の形成が可能とな
り、その結果、縦型動作の回路素子の構成が可能となる
。
実施例
本発明の第１の実施例を第１図〜第４図とともに説明す
る。
る。
まず第１図に示す高抵抗（不純物濃度ＩＱ１３〜１４０
１１−″３）のＰ形半導体基板９上に、第２図に示すよ
うに高濃度（１０１８ａｍ−”程度）のＮ中波散層１０
を形成する。次いで、Ｎ＋拡散層１０を補償しうるよう
な高濃度（１０１６〜１０Ｉ７Ｃ１＋−’） Ｐ形不純
物をＮ中波散層１０・内に拡散し、Ｎ＋拡散層１０内に
Ｎ−層１１を形成する。
１１−″３）のＰ形半導体基板９上に、第２図に示すよ
うに高濃度（１０１８ａｍ−”程度）のＮ中波散層１０
を形成する。次いで、Ｎ＋拡散層１０を補償しうるよう
な高濃度（１０１６〜１０Ｉ７Ｃ１＋−’） Ｐ形不純
物をＮ中波散層１０・内に拡散し、Ｎ＋拡散層１０内に
Ｎ−層１１を形成する。
その後、第４図に示すように、各Ｎ−層１１内等の所定
の位置にＰ肱散層１２、ＮＪｔ’散層１３、ＭＯＳＦＥ
Ｔのゲート酸化膜１４、ゲート電極１５を形成すること
により、バイポーラおよびＭＯＳの回路素子を構成する
ことができる。
の位置にＰ肱散層１２、ＮＪｔ’散層１３、ＭＯＳＦＥ
Ｔのゲート酸化膜１４、ゲート電極１５を形成すること
により、バイポーラおよびＭＯＳの回路素子を構成する
ことができる。
この実施例におけるＮ＋拡散層１０は、第１２図に示し
た従来のエピタキシャル層を用いる場合のＮ十埋込層２
およびコレクタウオール拡散層５に相当する機能を果た
し、回路素子の縦形動作を可能にする。またこのＮ＋拡
散層１０はＮＰＮ トランジスタのコレクタ、縦型二重
拡散ＭＯ３（ＶｅｒｔｉｃａｌＤ−ＭＯＳ） トランジ
スタのドレインとして使用できる。そしてこのＮ＋拡散
層１０と基板のＰ−層との接合により各素子を分離する
構成がとれるため、回路素子を高密度で配列することが
可能となる。
た従来のエピタキシャル層を用いる場合のＮ十埋込層２
およびコレクタウオール拡散層５に相当する機能を果た
し、回路素子の縦形動作を可能にする。またこのＮ＋拡
散層１０はＮＰＮ トランジスタのコレクタ、縦型二重
拡散ＭＯ３（ＶｅｒｔｉｃａｌＤ−ＭＯＳ） トランジ
スタのドレインとして使用できる。そしてこのＮ＋拡散
層１０と基板のＰ−層との接合により各素子を分離する
構成がとれるため、回路素子を高密度で配列することが
可能となる。
また、バイポーラ素子を構成する基本製造工程における
マスク枚数は、■Ｎ＋拡散層１０およびＮ−層１１用の
マスク、■ＮＰＮトランジスタのベース（Ｐ＋拡散層１
２）用マスク、■ＮＰＮトランジスタのエミッタ（Ｎ＋
拡散層１３）用マスク、■コンタクト窓用マスク、■配
線用マスク、■ワイヤボンディングコンタクト用マスク
、の合計６枚で済むから、非常に少ないマスク枚数でバ
イポーラ素子を製造することができる。
マスク枚数は、■Ｎ＋拡散層１０およびＮ−層１１用の
マスク、■ＮＰＮトランジスタのベース（Ｐ＋拡散層１
２）用マスク、■ＮＰＮトランジスタのエミッタ（Ｎ＋
拡散層１３）用マスク、■コンタクト窓用マスク、■配
線用マスク、■ワイヤボンディングコンタクト用マスク
、の合計６枚で済むから、非常に少ないマスク枚数でバ
イポーラ素子を製造することができる。
次に、本発明の第２の実施例について第５図〜第１１図
とともに説明する。
とともに説明する。
まず第５図に示すＰ形半導体基板１６上に、第６図に示
すようにＮ十分離層１７および′Ｎ−分離層１８を形成
する。次に第７図に示すようにＮ−分離層１８の表面に
Ｎ１埋込層１９を拡散した後、第８図に示すようにこれ
らの拡散層表面を含むＰ形半導体基板１６の全表面にＰ
＋ポリシリコン層２０を形成する。次いで第９図に示す
ように、Ｐ＋ポリシリコン層２０を形成したＰ形半導体
基板１６の基板面とは反対側の面を研磨し、基板の厚さ
を調整した後、研磨した基板表面をエツチングにより鏡
面仕上げをする。次に、第１０図に示すように、鏡面に
仕上げた基板表面にＮ十分離層２１およびＮ−分離層２
２を拡散する。最後に、第１１図に示すように、Ｎ−分
離層２２内にＰ＋ベース拡散層２３およびＮ十エミッタ
拡散層２４を形成し、ＮＰＮトランジスタを構成する。
すようにＮ十分離層１７および′Ｎ−分離層１８を形成
する。次に第７図に示すようにＮ−分離層１８の表面に
Ｎ１埋込層１９を拡散した後、第８図に示すようにこれ
らの拡散層表面を含むＰ形半導体基板１６の全表面にＰ
＋ポリシリコン層２０を形成する。次いで第９図に示す
ように、Ｐ＋ポリシリコン層２０を形成したＰ形半導体
基板１６の基板面とは反対側の面を研磨し、基板の厚さ
を調整した後、研磨した基板表面をエツチングにより鏡
面仕上げをする。次に、第１０図に示すように、鏡面に
仕上げた基板表面にＮ十分離層２１およびＮ−分離層２
２を拡散する。最後に、第１１図に示すように、Ｎ−分
離層２２内にＰ＋ベース拡散層２３およびＮ十エミッタ
拡散層２４を形成し、ＮＰＮトランジスタを構成する。
発明の効果
従来のエピタキシャル層を用いない半導体装置の製造方
法においては埋込層の形成が困難であったが、本発明に
よれば、埋込層に相当する拡散層の形成あるいは任意の
深さの埋込層および分離層の形成が可能であり、その結
果、縦型動作の回路素子の構成が可能となる。
法においては埋込層の形成が困難であったが、本発明に
よれば、埋込層に相当する拡散層の形成あるいは任意の
深さの埋込層および分離層の形成が可能であり、その結
果、縦型動作の回路素子の構成が可能となる。
第１図〜第４図は本発明の第１の実施例における半導体
装置の製造方法を示す工程順断面図、第５図〜第１１図
は本発明の第２の実施例を示す工程゛順断面図、第１２
図、第１３図は従来例を示す断面図である。 ９・・・・・・Ｐ形半導体基板、１０・・・・・・Ｎ
拡散層、１１・・・・・・Ｎ−層、１２・・・・・・Ｐ
＋拡散層、１３・・・・・・Ｎ中波散層、１４・・・・
・・ゲート酸化膜、１５・・・・・・ゲート電極、１６
・・・・−・Ｐ形半導体基板、１７・・・・・・Ｎ＋拡
散層、１８・・・・・・Ｎ−分離層、１９・・・・・・
Ｎ＋埋込層、２０・・・・・・Ｐ＋ポリシリコン層、２
１・・・・・・Ｎ十分離層、２２・・・・・・Ｎ−分離
層、２３・・・・・・Ｐ１ベース拡散層、２４・・・・
・・Ｎ＋エミッタ拡散層。 代理人の氏名 弁理士 粟野重孝 ほか１名ａ１図 ＠ ３ 因 富 図 礪１１図
装置の製造方法を示す工程順断面図、第５図〜第１１図
は本発明の第２の実施例を示す工程゛順断面図、第１２
図、第１３図は従来例を示す断面図である。 ９・・・・・・Ｐ形半導体基板、１０・・・・・・Ｎ
拡散層、１１・・・・・・Ｎ−層、１２・・・・・・Ｐ
＋拡散層、１３・・・・・・Ｎ中波散層、１４・・・・
・・ゲート酸化膜、１５・・・・・・ゲート電極、１６
・・・・−・Ｐ形半導体基板、１７・・・・・・Ｎ＋拡
散層、１８・・・・・・Ｎ−分離層、１９・・・・・・
Ｎ＋埋込層、２０・・・・・・Ｐ＋ポリシリコン層、２
１・・・・・・Ｎ十分離層、２２・・・・・・Ｎ−分離
層、２３・・・・・・Ｐ１ベース拡散層、２４・・・・
・・Ｎ＋エミッタ拡散層。 代理人の氏名 弁理士 粟野重孝 ほか１名ａ１図 ＠ ３ 因 富 図 礪１１図
Claims (2)
- （１）第１導電型基板に上記第１導電型とは異なる導電
型の第２導電型不純物拡散層を形成し、上記第２導電型
拡散層内に、上記第２導電型不純物を補償する第１導電
型不純物を拡散して、高キャリヤ濃度の第２導電型拡散
層内に低キャリヤ濃度の第２導電型拡散層を形成し、そ
の後、上記低キャリヤ濃度の第２導電型拡散層内に、バ
イポーラトランジスタ、あるいは、ＭＯＳトランジスタ
を形成することを特徴とする半導体装置の製造方法。 - （２）第１導電型基板上に上記第１導電型とは異なる導
電型の第２導電型埋込層、高濃度第２導電型分離層及び
低濃度第２導電型分離層を拡散し、これらの拡散面を含
む上記第１導電型基板表面に、第１導電型ポリシリコン
層を堆積させた後、上記第１導電型ポリシリコン層を堆
積させた面とは反対側の上記第１導電型基板表面を研磨
し、研磨を行った上記第１導電型基板面上に、高濃度第
２導電型分離層及び低濃度第２導電型分離層を拡散し、
上記低濃度第２導電型分離層内に、バイポーラトランジ
スタ、あるいは、ＭＯＳトランジスタを形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33452788A JPH02177557A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33452788A JPH02177557A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177557A true JPH02177557A (ja) | 1990-07-10 |
Family
ID=18278401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33452788A Pending JPH02177557A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177557A (ja) |
-
1988
- 1988-12-28 JP JP33452788A patent/JPH02177557A/ja active Pending
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