JPS61124149A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS61124149A JPS61124149A JP24523584A JP24523584A JPS61124149A JP S61124149 A JPS61124149 A JP S61124149A JP 24523584 A JP24523584 A JP 24523584A JP 24523584 A JP24523584 A JP 24523584A JP S61124149 A JPS61124149 A JP S61124149A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- recess
- substrate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
ｉ 本発明は、特に半導体素子分離が必要なバイポ
ーラ形集積回路の高集積化、高性能化を実現することが
できる半導体装置及びその製造方法に関す２ ベー。
ーラ形集積回路の高集積化、高性能化を実現することが
できる半導体装置及びその製造方法に関す２ ベー。
るものである。
従来の技術
半導体集積回路では、高集積化が従来からの課題であり
、とりわけ、バイポーラ形集積回路の場合、その半導体
素子分離技術は、この課題にとって鍵である。
、とりわけ、バイポーラ形集積回路の場合、その半導体
素子分離技術は、この課題にとって鍵である。
従来の半導体素子分離技術の１例を図面を参照しながら
説明する。
説明する。
従来、半導体集積回路に用いられている通常の耐圧を有
するバイポーラ形半導体装置の素子分離は第３図に示す
ようにＰＮ接合分離が用いられている。すなわちＰ形シ
リコン基板３１の」二に、１形コレクタ埋込み層３２を
介して形成したＮ形エピタキシャル層３３およびコレク
タ低抵抗拡散層３４をＰ形分離層３５により素子分離し
た構造である。しかし、Ｐ形分離層３６は、表面から形
成されるが、Ｐ形シリコン基板３１に十分達していない
と分離耐圧不良となるため、十分に深いＰ形分離層３５
となるように拡散形成する。そのために、Ｐ形分離＠３
６の横方向への拡散も太きくな３ ページ リ、通常、このＰ形分離層３５の横方向への広がす幅ハ
エビタキシャル層３３の厚みと同程度の寸法に及ぶ大き
なものとなる。又、第３図に示すように、バイポーラト
ランジスタの特性を向上させるために、コレクター埋め
込み層３２とコレクタ一端子とり出しのだめの低抵抗拡
散層３４とが用いられ、コレクター抵抗を下げ、飽和電
圧（ｖｃＥＳＡＴ）を小さくしている。これを実現する
には、コレクター埋め込み層３２の不純物％濃度を高く
して抵抗を下げ、低抵抗層３４をコレクター埋込み層３
２に十分とどかせることが必要である。
するバイポーラ形半導体装置の素子分離は第３図に示す
ようにＰＮ接合分離が用いられている。すなわちＰ形シ
リコン基板３１の」二に、１形コレクタ埋込み層３２を
介して形成したＮ形エピタキシャル層３３およびコレク
タ低抵抗拡散層３４をＰ形分離層３５により素子分離し
た構造である。しかし、Ｐ形分離層３６は、表面から形
成されるが、Ｐ形シリコン基板３１に十分達していない
と分離耐圧不良となるため、十分に深いＰ形分離層３５
となるように拡散形成する。そのために、Ｐ形分離＠３
６の横方向への拡散も太きくな３ ページ リ、通常、このＰ形分離層３５の横方向への広がす幅ハ
エビタキシャル層３３の厚みと同程度の寸法に及ぶ大き
なものとなる。又、第３図に示すように、バイポーラト
ランジスタの特性を向上させるために、コレクター埋め
込み層３２とコレクタ一端子とり出しのだめの低抵抗拡
散層３４とが用いられ、コレクター抵抗を下げ、飽和電
圧（ｖｃＥＳＡＴ）を小さくしている。これを実現する
には、コレクター埋め込み層３２の不純物％濃度を高く
して抵抗を下げ、低抵抗層３４をコレクター埋込み層３
２に十分とどかせることが必要である。
発明が解決しようとする問題点
しかしながら、このような従来の構成では、コレクター
埋め込み層３２の抵抗を下げるために同埋め込み層３２
の不純物濃度を高くするとその後に行うＮ形エピタキシ
ャル層３３の成長過程において、半導体基板３１とエピ
タキシャル層３３との界面で、横方向に不純物が広がる
。そして、この広がりがＰＮ接合分離の分離領域３６に
達するまで広がると、従来の分離拡散濃度では、半導体
素子分離が不可能となり、このため分離の不純物拡散も
濃い不純物濃度で拡散する必要が生じる。
埋め込み層３２の抵抗を下げるために同埋め込み層３２
の不純物濃度を高くするとその後に行うＮ形エピタキシ
ャル層３３の成長過程において、半導体基板３１とエピ
タキシャル層３３との界面で、横方向に不純物が広がる
。そして、この広がりがＰＮ接合分離の分離領域３６に
達するまで広がると、従来の分離拡散濃度では、半導体
素子分離が不可能となり、このため分離の不純物拡散も
濃い不純物濃度で拡散する必要が生じる。
これに伴い分離層の横方向−・の広がりがますます大き
くなり、素子面積も大きなものとなっていた。
くなり、素子面積も大きなものとなっていた。
また、コレクター埋め込み層３２へ低抵抗拡散層３４を
十分にとどかせるためには、Ｎ形エピタキシャル層３３
の表面から十分深く拡散する必要が返り、低抵抗拡散層
３４の表面での横方向への広がりが大きくなり、これも
、素子面積増大の要因になっていた。
十分にとどかせるためには、Ｎ形エピタキシャル層３３
の表面から十分深く拡散する必要が返り、低抵抗拡散層
３４の表面での横方向への広がりが大きくなり、これも
、素子面積増大の要因になっていた。
さらに、低抵抗拡散層３４は表面からの不純物拡散によ
り形成されるため、表面では不純物濃度は高いが深くな
るにつれて不純物濃度は低くなり低抵抗化することにも
限界があるという問題点を有していた。
り形成されるため、表面では不純物濃度は高いが深くな
るにつれて不純物濃度は低くなり低抵抗化することにも
限界があるという問題点を有していた。
本発明は、これらの問題点を解決し、コレクター抵抗を
小さくし電気特性を良くすると共に、素子面積を小さく
なし得る半導体装置およびその製造方法を提供すること
を目的とする。
小さくし電気特性を良くすると共に、素子面積を小さく
なし得る半導体装置およびその製造方法を提供すること
を目的とする。
問題点を解決するだめの手段
６ ページ
」二記目的を達成するために本発明は、半導体基板を選
択エツチングによりＰＮ接合分離となる領域を残して凹
部を形成した後、同凹部全面に低抵抗拡散層を形成し、
同凹部を埋めて半導体層を形成し、半導体基板表面を平
坦とすることで、素子分離を行い、前記半導体層領域内
に素子を形成することで構成される。
択エツチングによりＰＮ接合分離となる領域を残して凹
部を形成した後、同凹部全面に低抵抗拡散層を形成し、
同凹部を埋めて半導体層を形成し、半導体基板表面を平
坦とすることで、素子分離を行い、前記半導体層領域内
に素子を形成することで構成される。
作 用
上記の構成により基板凹部全面に形成された低抵抗拡散
層が島領域中の素子底部から、基板表面に至るまで同時
に形成されるので、不純物も高濃度にすることができ、
したがって低抵抗なコレクターとできる。まだ、従来コ
レクター抵抗を小さくするため２回必要としていたフォ
トリングラフ工程は、１回の工程ですますことができる
。また、分離層の横方向への広がりもないため、素子分
離幅を小さくすることができる。
層が島領域中の素子底部から、基板表面に至るまで同時
に形成されるので、不純物も高濃度にすることができ、
したがって低抵抗なコレクターとできる。まだ、従来コ
レクター抵抗を小さくするため２回必要としていたフォ
トリングラフ工程は、１回の工程ですますことができる
。また、分離層の横方向への広がりもないため、素子分
離幅を小さくすることができる。
実施例
本発明の一実施例による半導体装置の断面図を第１図に
示すとともに、その製造方法を第２図（ａ）６ ページ 〜（ｅ）の工程順断面図により説明する。なお第１図の
装置は第２図（ａ）〜（ｅ）の各工程を経て最終的に得
られるものである。
示すとともに、その製造方法を第２図（ａ）６ ページ 〜（ｅ）の工程順断面図により説明する。なお第１図の
装置は第２図（ａ）〜（ｅ）の各工程を経て最終的に得
られるものである。
第２図（ａ）は、Ｐ形シリコン基板１上に、酸化性雰囲
気中で熱処理、または化学的蒸着法（ＣＶＤ法）で、酸
化シリコン膜２を形成し、ついでこの酸化シリコン膜２
を選択エツチングし、残りの酸化シリコン膜２をマスク
として、シリコン基板１を約６〜２０μｍエツチングし
たものである。この工程において、酸化シリコン膜２は
プラズマ法による窒化シリコン膜でもよい。
気中で熱処理、または化学的蒸着法（ＣＶＤ法）で、酸
化シリコン膜２を形成し、ついでこの酸化シリコン膜２
を選択エツチングし、残りの酸化シリコン膜２をマスク
として、シリコン基板１を約６〜２０μｍエツチングし
たものである。この工程において、酸化シリコン膜２は
プラズマ法による窒化シリコン膜でもよい。
第２図（ｂ）は、Ａｓやｓｂを含むガラス層４を不純物
源とするか、または、気相拡散の拡散処理によって、Ｎ
＋コレクター埋め込み層３を形成したものである。ここ
で酸化シリコン膜２でマスクされた部分は、Ｎ＋拡散層
は形成されない。次に酸化シリコン膜２およびＡｓやｓ
ｂを含むガラス層４をエツチングにより除去した後、第
２図（Ｃ）のように全面にＮ形エピタキシャル層６を形
成する。
源とするか、または、気相拡散の拡散処理によって、Ｎ
＋コレクター埋め込み層３を形成したものである。ここ
で酸化シリコン膜２でマスクされた部分は、Ｎ＋拡散層
は形成されない。次に酸化シリコン膜２およびＡｓやｓ
ｂを含むガラス層４をエツチングにより除去した後、第
２図（Ｃ）のように全面にＮ形エピタキシャル層６を形
成する。
また、ここで酸化シリコン膜２を残し、選択的に７ ベ
ーゾ シリコン面にＮ形エピタキシャル層６を、減圧エピタキ
シャル法により形成しても良い。
ーゾ シリコン面にＮ形エピタキシャル層６を、減圧エピタキ
シャル法により形成しても良い。
第２図（ｃ）は、Ｎ形エピタキシャル層を形成後、レジ
スト６をスピン塗布、乾燥の被膜形成工程によって平坦
としたものである。たとえば、第２図（ａ）の工程でＰ
形シリコン基板１のエツチング深さが約２０μｍの場合
、レジストの１回のスピン塗布量が約１μｍとすると約
２０回の塗布、乾燥の各工程を繰り返すことで、第２図
（Ｃ）のように、レジスト６が平坦とできる。また、レ
ジストを数回フロー塗布すれば、同様に平坦な形状に形
成することができる。この後、表面から第２図（Ｃ）中
に示ｆＸ−Ｘ’ＷＪ−ｔでレジスト６を、プラズマによ
りデスカムするか、エツチングで除去したものが第２図
（ｄ）である。
スト６をスピン塗布、乾燥の被膜形成工程によって平坦
としたものである。たとえば、第２図（ａ）の工程でＰ
形シリコン基板１のエツチング深さが約２０μｍの場合
、レジストの１回のスピン塗布量が約１μｍとすると約
２０回の塗布、乾燥の各工程を繰り返すことで、第２図
（Ｃ）のように、レジスト６が平坦とできる。また、レ
ジストを数回フロー塗布すれば、同様に平坦な形状に形
成することができる。この後、表面から第２図（Ｃ）中
に示ｆＸ−Ｘ’ＷＪ−ｔでレジスト６を、プラズマによ
りデスカムするか、エツチングで除去したものが第２図
（ｄ）である。
第２図（ｄ）中のｙ−ｙ’面までレジスト６および各シ
リコンをエツチングして、シリコン基板を平坦化する。
リコンをエツチングして、シリコン基板を平坦化する。
この過程は、第２図（Ｃ）のレジスト６面が平坦となっ
た後、第２図（ｄ）中のＶ−１’面までプラズマエツチ
ングすることでも行える。なお、ここまで化学的な研摩
平坦化の方法を示したが、この平坦化は、Ｎ形エピタキ
シャル層形成後に、第２図中のｙ−ｙ’面まで機械的な
研摩方法で行なっても良い。
た後、第２図（ｄ）中のＶ−１’面までプラズマエツチ
ングすることでも行える。なお、ここまで化学的な研摩
平坦化の方法を示したが、この平坦化は、Ｎ形エピタキ
シャル層形成後に、第２図中のｙ−ｙ’面まで機械的な
研摩方法で行なっても良い。
第２図（、）は、ｙ−デ面まで平坦となったシリコン基
板の表面を酸化性雰囲気中で酸化して熱酸化シリコン膜
７を形成後、この酸化シリコン膜７をマスクトシてペー
スとなるＰ膨拡散層８やチャンネルストッパーとなるＰ
膨拡散層９を形成したものである。
板の表面を酸化性雰囲気中で酸化して熱酸化シリコン膜
７を形成後、この酸化シリコン膜７をマスクトシてペー
スとなるＰ膨拡散層８やチャンネルストッパーとなるＰ
膨拡散層９を形成したものである。
そして第１図は、この後、Ｎ＋形拡散層のコレクター１
ｏ、エミッター１１を形成し、ＡＱ。
ｏ、エミッター１１を形成し、ＡＱ。
ＡＱ／Ｂ ｉ 、 ＡＱ／Ｓｔ／Ｃｕ 、 あるいは
ＡＱ／Ｔｉ／Ｗ等の金属電極配線１２を形成し、この上
にさらに保護膜１３を形成したものである。
ＡＱ／Ｔｉ／Ｗ等の金属電極配線１２を形成し、この上
にさらに保護膜１３を形成したものである。
なお、上述実施例において用いた、Ｐ形をＮ形に、Ｎ形
をＰ形にそれぞれ変換した半導体装量でも良いことはい
うまでもない。
をＰ形にそれぞれ変換した半導体装量でも良いことはい
うまでもない。
発明の効果
以上のように本発明によれば、素子分離のため９ ペー
ス のコレクター埋め込み拡散層が表面電極コンタクト部ま
で高濃度で作られる事から、コレクター抵抗が小さくで
き、飽和電圧（■ＣＥＳＡＴ）を小さくすることができ
る。また、エピタキシャル層形成時、コレクター埋め込
み層が高濃度であるために、基板と埋め込んだ半導体層
の界面に不純物が広がるというオートドープ現象が発生
しても、その後の基板の平坦化により、分離が可能とな
る。さらに、分離層の形成を基板表面からの分離拡散で
はなく、凹部周辺のウオール部によってなすので、分離
幅を狭くすることができ、結果として、素子面積が同じ
ルールでも経験的に約１０ｆＡ以上小さくすることがで
き、高集積化が可能となる。さらに、コレクター埋め込
み層から素子全体にわたり、ペース領域に対して均一な
濃度勾配をとる構造のため、耐圧が向上し、素子の電気
的破壊に対しても強い半導体装置となる。
ス のコレクター埋め込み拡散層が表面電極コンタクト部ま
で高濃度で作られる事から、コレクター抵抗が小さくで
き、飽和電圧（■ＣＥＳＡＴ）を小さくすることができ
る。また、エピタキシャル層形成時、コレクター埋め込
み層が高濃度であるために、基板と埋め込んだ半導体層
の界面に不純物が広がるというオートドープ現象が発生
しても、その後の基板の平坦化により、分離が可能とな
る。さらに、分離層の形成を基板表面からの分離拡散で
はなく、凹部周辺のウオール部によってなすので、分離
幅を狭くすることができ、結果として、素子面積が同じ
ルールでも経験的に約１０ｆＡ以上小さくすることがで
き、高集積化が可能となる。さらに、コレクター埋め込
み層から素子全体にわたり、ペース領域に対して均一な
濃度勾配をとる構造のため、耐圧が向上し、素子の電気
的破壊に対しても強い半導体装置となる。
第１図は本発明の一実施例の半導体装置の断面図、第２
図（，１〜（ｅ）は本発明の一実施例の製造方法１０ペ
ージ による工程順の半導体装置断面図、第３図は従来の半導
体装置の断面図である。 １・・・・・・Ｐ形シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・Ｎ＋コレクター埋め込み層
、４・・・・・・虻不純物拡散源、６・・・・・・Ｎ形
エピタキシャル層、６・・・・・・レジスト、７・・・
・・・酸化シリコン膜、８・・・・・・Ｐ膨拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
図（，１〜（ｅ）は本発明の一実施例の製造方法１０ペ
ージ による工程順の半導体装置断面図、第３図は従来の半導
体装置の断面図である。 １・・・・・・Ｐ形シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・Ｎ＋コレクター埋め込み層
、４・・・・・・虻不純物拡散源、６・・・・・・Ｎ形
エピタキシャル層、６・・・・・・レジスト、７・・・
・・・酸化シリコン膜、８・・・・・・Ｐ膨拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
Claims (2)
- （１）一導電型半導体基板を選択エッチングして、凹部
を形成した後、逆導電型の低抵抗拡散領域を前記凹部全
面に形成し、前記凹部を埋めて半導体層を形成し、前記
半導体基板を平担として、前記半導体層内に素子が形成
された半導体装置。 - （２）一導電型半導体基板を選択エッチングして、凹部
を形成した後、逆導電型の低抵抗拡散領域を前記凹部全
面に形成し、前記凹部を埋めて半導体層を形成し、前記
半導体基板を平担として、前記半導体層内に素子を形成
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24523584A JPS61124149A (ja) | 1984-11-20 | 1984-11-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24523584A JPS61124149A (ja) | 1984-11-20 | 1984-11-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61124149A true JPS61124149A (ja) | 1986-06-11 |
Family
ID=17130663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24523584A Pending JPS61124149A (ja) | 1984-11-20 | 1984-11-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61124149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113676U (ja) * | 1991-02-22 | 1992-10-05 | 新日軽株式会社 | 外付け式窓枠の取付装置 |
-
1984
- 1984-11-20 JP JP24523584A patent/JPS61124149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113676U (ja) * | 1991-02-22 | 1992-10-05 | 新日軽株式会社 | 外付け式窓枠の取付装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347383A (ja) | 集積回路の製法 | |
| JPS63147368A (ja) | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 | |
| JPS6118147A (ja) | 半導体デバイスの形成方法 | |
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| JPS5922380B2 (ja) | ハンドウタイソシノ セイゾウホウホウ | |
| US3933541A (en) | Process of producing semiconductor planar device | |
| JPH0231464A (ja) | 半導体装置 | |
| US3776786A (en) | Method of producing high speed transistors and resistors simultaneously | |
| JPS61124149A (ja) | 半導体装置およびその製造方法 | |
| JPS60226120A (ja) | 半導体装置における電極の引出し方法 | |
| JP3300530B2 (ja) | メサ型半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH05283715A (ja) | 高安定ツェナーダイオード | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JP2006093185A (ja) | メサ型半導体装置の製造方法 | |
| JPS6381831A (ja) | 半導体集積回路の製造方法 | |
| JPS59124143A (ja) | 半導体集積回路の製造方法 | |
| JPH0491453A (ja) | 半導体装置 | |
| JPH01223740A (ja) | 半導体集積回路の製造方法 | |
| JPS59181553A (ja) | 半導体装置の製法 | |
| JPS6136935A (ja) | 半導体装置の製造方法 | |
| JPS6058581B2 (ja) | 半導体装置の製造方法 | |
| JPS6018960A (ja) | 半導体装置の製造方法 | |
| JPS60245171A (ja) | 半導体集積回路装置の製造方法 | |
| JPH02222542A (ja) | 半導体装置の製造方法 |