JPH1174542A

JPH1174542A - 半導体装置及びその製造方法

Info

Publication number: JPH1174542A
Application number: JP23393897A
Authority: JP
Inventors: Toshiaki Ono; 敏明小野
Original assignee: Tokin Corp
Current assignee: Tokin Corp
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】リーク電流の増大とパッシベーション上の耐
圧不良を防止することが可能な半導体装置及びその製造
方法を提供する。【解決手段】ドレイン領域を構成する第１の半導体基
板１と、第１の半導体基板１上に形成されたチャネル領
域を含む第２の半導体基板２と、第２の半導体基板２の
下部に形成された選択拡散層３と、第２の半導体基板２
の上部に形成されたソース領域４と、第２の半導体基板
２の内部に形成されたゲート領域５とを有する半導体装
置において、選択拡散層３の下面と第１の半導体基板１
の上面とが同一平面を形成するように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、高耐圧、低抵抗、大電力用の
半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】まず、図７により、従来の半導体装置の
構造について説明する。ここでは、静電誘導トランジス
タ（ＳＩＴ）を例にとり説明する。

【０００３】ドレイン領域を構成する第１のシリコン基
板７０の上部には、チャネル領域を含む第２のシリコン
基板７１が形成されている。第２のシリコン基板７１の
下部には、選択拡散層７２が形成されている。第２の半
導体基板７１の上部には、ソース領域７３が形成されて
いる。また、第２の半導体基板７１の内部には、ゲート
領域７４がストライプ状に形成されている。ソース領域
７３の上部には、ソース電極７５が、第１の半導体基板
７０の下面には、ドレイン電極７６がそれぞれ形成され
ている。また、ゲート領域７４の上部には、ゲート電極
７７が形成されている。さらに、半導体装置の両端に
は、メサ溝７８がそれぞれ形成されている。

【０００４】この半導体装置の製造の際には、第１の半
導体基板７０と第２の半導体基板７１とが貼合される
が、この基板貼合せの際、選択拡散等による濃度差のあ
る段差を有する基板面を平坦化するためにケミカル・メ
カニカル・ポリッシング処理（ＣＭＰ処理）が行われ
る。

【０００５】しかし、ＣＭＰ処理を利用するとケミカル
エッチングの際、濃度差によるエッチングレートの差に
より段差除去は不可能であった。

【０００６】従って、ポリシリコン層（Ｐｏｌｙ−Ｓｉ
層）７９を段差上に堆積し段差を埋め、ＣＭＰ処理を施
し平坦化し、このＰｏｌｙ−Ｓｉ層７９へ高濃度拡散を
施し導電体層とし貼合せ基板を形成していた。

【０００７】

【発明が解決しようとする課題】上記従来の半導体装置
（ＳＩＴ）によると、空乏層がＰｏｌｙ−Ｓｉ層７９に
接する構造となった場合、Ｐｏｌｙ−Ｓｉ層７９に形成
される多数のトラップレベルによりリーク電流が増大す
るという問題があった。

【０００８】また、基板加工の際、シリコン層とＰｏｌ
ｙ−Ｓｉ層７９の界面を同時に加工する際（特に、メサ
溝７８形成時）、エッチングレートの違いにより空隙８
０や段差及び溝が形成され、パッシベーション上の耐圧
不良が生じるという問題があった。

【０００９】そこで、本発明は、上記従来技術の問題点
に鑑みてなされたものであり、その目的とするところ
は、リーク電流の増大とパッシベーション上の耐圧不良
を防止することが可能な半導体装置及びその製造方法を
提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、ドレイン領域を構成する第１の半導体
基板と、この第１の半導体基板上に形成されたチャネル
領域を含む第２の半導体基板と、この第２の半導体基板
の下部に形成された選択拡散層と、第２の半導体基板の
上部に形成されたソース領域と、第２の半導体基板の内
部に形成されたゲート領域とを有する半導体装置におい
て、上記選択拡散層の下面と上記第１の半導体基板の上
面とが同一平面を形成するように構成した。

【００１１】また、前記第２の半導体基板及び前記選択
拡散層は、前記第１の半導体基板と同一の導電型を有
し、前記ゲート領域は、前記第１の半導体基板と逆の導
電型を有する。

【００１２】また、前記第１の半導体基板と前記第２の
半導体基板との間には、所望の厚さを有する拡散層が形
成されている。

【００１３】さらに、本発明の半導体装置の製造方法で
は、チャネル領域を含む第１の半導体基板の下部に、選
択拡散層を形成し、この選択拡散層が形成された第１の
半導体基板の下面の全面に、拡散層を形成し、第１の半
導体基板の下面と選択拡散層の下面とが同一平面になる
まで上記拡散層を削って平坦化処理を行ない、この平坦
化処理の行なわれた第１の半導体基板の下面に、第２の
半導体基板を貼り合せ、第１の半導体基板の上面に、ゲ
ート領域を形成し、このゲート領域の上にソース領域を
形成する。

【００１４】また、前記選択拡散層は、前記第１の半導
体基板の下面に酸化膜を形成し、この酸化膜に開孔部を
形成し、この開孔部を介して選択的に拡散を行なうこと
により形成される。

【００１５】また、前記選択拡散層が形成された直後に
は、前記第１の半導体基板の下面と前記選択拡散層の下
面との間に所望の段差が形成されており、この段差は、
前記平坦化処理の際に除去される。

【００１６】また、前記拡散層は、前記選択拡散層と同
一の導電型でかつ同一の濃度を有する。

【００１７】また、前記平坦化処理後に前記拡散層の一
部が残るように、前記第１の半導体基板の下面に形成さ
れる拡散層の厚さを、前記平坦化処理で削られる厚さよ
りも大きく設定した。

【００１８】また、前記半導体装置の両端に、メサ溝を
前記第２の半導体基板に達するまで貫通させた。

【００１９】

【作用】本発明では、選択拡散層が形成された第１の半
導体基板の下面に拡散層を形成し、第１の半導体基板の
下面と選択拡散層の下面とが同一平面になるまで拡散層
を削って平坦化処理を行ない、この平坦化処理の行なわ
れた半導体基板の下面に第２の半導体基板を貼り合せる
ようにしたので、段差を除去した状態で基板の貼合せ処
理が行なえる。

【００２０】従って、従来のように、段差を埋めるため
にＰｏｌｙ−Ｓｉ層をバッファー層として介在させる必
要がないので、Ｐｏｌｙ−Ｓｉ層に形成される多数のト
ラップレベルによりリーク電流が増大するというような
問題は生じない。

【００２１】本発明では、貼合せ後の基板は全体的にシ
リコンバルクと同特性を有しており、理想的な濃度プロ
ファイルを形成することが可能になる。このように、完
全な貼合せ基板の提供が可能となり、基板加工プロセス
中のＰｏｌｙ−Ｓｉによる様々な欠点を排除できる。

【００２２】また、選択埋め込み貼合せ構造が可能とな
り、従来の基板拡散（ＤＷ基板）では実現不可能な素子
構造が可能となる。例えば、素子周辺部、能動領域及び
Ｎ^-基板厚みを任意に設計することにより、従来の耐圧
と抵抗のトレードオフ関係を打ち破った特性の半導体装
置（ＳＩＴ）の提供が可能となる。

【００２３】

【発明の実施の形態】まず、本発明の半導体装置の構造
を図１により説明する。

【００２４】ここでは、半導体装置として、高耐圧の静
電誘導型トランジスタ（ＳＩＴ）を例にとって説明す
る。

【００２５】ドレイン領域を構成する第１の半導体基板
１の上には、チャネル領域を含む第２の半導体基板２が
形成されている。第１の半導体基板１は高濃度シリコン
基板であり、第２の半導体基板２は、低濃度シリコン基
板である。第２の半導体基板２の下部には、選択拡散層
３が形成されている。第２の半導体基板２の上部には、
ソース領域４が形成されている。また、第２の半導体基
板２の内部には、ゲート領域５がストライプ状に形成さ
れている。ソース領域４の上部には、ソース電極６が、
第１の半導体基板１の下面には、ドレイン電極７がそれ
ぞれ形成されている。また、ゲート領域５の上部には、
ゲート電極８が形成されている。さらに、半導体装置の
両端には、メサ溝９がそれぞれ形成されている。

【００２６】また、第１の半導体基板１と第２の半導体
基板２との間には、高濃度の拡散層１０が形成されてい
る。そして、選択拡散層１０の下面と第１の半導体基板
１の上面とは、同一平面を形成している。

【００２７】なお、第２の半導体基板２及び選択拡散層
３は、前第１の半導体基板１と同一の導電型を有する。
また、ゲート領域５は、第１の半導体基板１と逆の導電
型を有する。

【００２８】次に、本発明の半導体装置（ＳＩＴ）の製
造方法を図２〜図５により説明する。

【００２９】まず、Ｎ型シリコン基板２０を準備する。
シリコン基板２０としては低濃度層、比抵抗ρ＝７０Ω
ｃｍ、厚みｔ_N-＝５００μｍとする（図１の工程
（ａ））。

【００３０】次に、シリコン基板２０を全面熱酸化し酸
化膜２１，２２を形成する（図２の工程（ｂ））。

【００３１】次に、フォトリソグラフィーによりシリコ
ン基板２０の鏡面側の拡散を施す面に酸化膜の開孔部２
３を形成する。この時、酸化膜２１及び２２が拡散用マ
スクの目的で残る（図２の工程（ｃ））。

【００３２】次に、シリコン基板２０の鏡面側の開孔部
２３に高濃度の選択拡散層２４を形成する（図２の工程
（ｄ））。

【００３３】この時、拡散を酸化雰囲気で行うので酸化
膜２２はさらに厚みが増し（酸化膜増加分２２ａ）、ま
た、選択拡散層２４上にも酸化膜２５が形成される。さ
らに、シリコン基板２０の上面の酸化膜２１も厚みが増
す（酸化膜増加分２１ａ）。ここで、酸化膜２２ａ，２
５の厚みは、もともと拡散を施さない部分に酸化膜２２
が存在することにより酸化膜形成レートの違いにより異
なり、当然、シリコン基板２０の内部に形成される酸化
膜厚も異なり、本拡散により形成される酸化膜厚は、酸
化膜２５の方が厚みが大きく、シリコン基板２０側に形
成される分も厚い（酸化膜厚みの約４５％は基板側に形
成される）。ここで選択拡散層２４の濃度は１０¹⁸〜１
０¹⁹ｃｍ^-3とする。

【００３４】次に、シリコン基板２０の酸化膜２１，２
１ａ，２２，２２ａ，２５を全面除去すると、選択拡散
層２４が形成された部分に酸化レートの違いによる段差
２６が形成される（図２の工程（ｅ））。

【００３５】段差２６は拡散層形成条件により異なる
が、試作では約０．１μｍである。

【００３６】次に、段差２６のある面全面を低濃度化す
るためにリン（Ｐ）あるいはアンチモン（Ｓｂ）の不純
物拡散を行い、選択拡散層２４と同一導電型で同一濃度
の拡散層２７を形成する（図３の工程（ａ））。

【００３７】拡散層２７は後工程のケミカル・メカニカ
ル・ポリッシング処理（ＣＭＰ処理）で加工される厚み
より厚くすることが必要である。試作での厚みは５μ
ｍ、拡散層濃度は１０¹⁸〜１０¹⁹ｃｍ^-3とする。

【００３８】次に、段差２６を除去するために拡散層２
７の全面にＣＭＰ処理を施し表面を平坦化する（図３の
工程（ｂ））。

【００３９】このとき拡散層２７の一部は残り、表面は
鏡面化されている。

【００４０】次に、Ｎ型の高濃度のシリコン基板２８を
準備する（図２の工程（ｃ））。

【００４１】シリコン基板２８としては高濃度層、比抵
抗ρ≦０．０２Ωｃｍ、厚みｔ_N+−＝５００μｍとす
る。シリコン基板２８の片面は鏡面２９とする。

【００４２】次に、拡散を施した低濃度のシリコン基板
２０の拡散層２７と高濃度のシリコン基板２８の鏡面同
士をウェーハ接合技術により貼合せを行い、選択拡散層
２４を内部に埋め込んだ基板を形成する（図３の工程
（ｄ））。

【００４３】このとき、２枚のシリコン基板はＲＣＡ洗
浄後、ＨＦ（弗化水素酸）処理を行い自然酸化膜を除去
し、Ｓｉ−Ｓｉのダイレクトボンディングを行うことに
より導電性を持つ。ここで、貼合せ界面３０が形成され
る。

【００４４】このシリコン基板は、Ｓｉ−Ｓｉダイレク
トボンディングにより結晶格子がつながれた状態にな
り、シリコンのバルクと同特性を示す。

【００４５】貼合せ時の熱処理は１１００℃×３Ｈ、Ｎ
₂中で実施した。

【００４６】さらに、所望のシリコン基板厚みを得るた
めに、シリコン基板２０の外部露出側より研削及びＣＭ
Ｐ処理によって基板厚みを調整し、デバイス形成面を鏡
面仕上げとする。必要に応じて、基板を任意の厚み、任
意の表面状態に加工可能である。

【００４７】次に、フォトリソグラフィーによりシリコ
ン基板２０表面上、選択拡散層２４上にストライプ状に
Ｐ型不純物（ボロン：Ｂ）を拡散し、Ｐ⁺層３１，３２
を形成する。濃度は５×１０¹⁹ｃｍ^-3、厚みｔ＝２μｍ
とする（図４の工程（ａ））。

【００４８】次に、シリコン基板２０上、及びＰ⁺層拡
散層３１，３２上にエピタキシャル成長により、Ｎ層３
３を形成する（図４の工程（ｂ））。

【００４９】濃度は２×１０¹⁵ｃｍ^-3、厚みｔ＝１３μ
ｍとする。ここで、Ｐ⁺層３１，３２は埋込み層とな
り、低濃度のシリコン基板２０側及びエピタキシャル成
長層３３へ拡散が進行し厚みは増大している。ここで、
埋込みＰ⁺層３１ａ，３２ａが形成される。

【００５０】次に、フォトリソグラフィー及びシリコン
エッチングによりエピタキシャル成長層３３の一部を開
孔し、ゲート電極形成用の開口部を形成し、Ｐ⁺層３２
ａの一部を露出させる。加工後のエピタキシャル成長層
３３はソース領域となる（図４の工程（ｃ））。

【００５１】次に、フォトリソグラフィーにより、Ｐ型
不純物（ボロン：Ｂ）を拡散し、Ｐ⁺層３４を形成し、
ゲートオーミック層とする。濃度は５×１０¹⁹ｃｍ^-3、
厚みｔ＝２μｍとする。Ｐ⁺層３５がゲート電極となる
（図４の工程（ｄ））。

【００５２】次に、フォトリソグラフィー及びＮ型不純
物（Ｐ：リン）拡散により、エピタキシャル成長層３３
の一部にＮ⁺オーミック層３６を形成する。濃度は１×
１０¹⁹ｃｍ^-3、厚みｔ＝２μｍとする（図５の工程
（ａ））。

【００５３】次に、シリコン基板全面を熱酸化してフォ
トリソグラフィーにより、表面保護酸化膜３７，３８、
Ｎ⁺オーミック拡散層及３６びＰ⁺オーミック層３５上
の一部に開口部を形成する（図５の工程（ｂ））。

【００５４】次に、高耐圧化構造とするために、メサ溝
３９を形成する（図５の工程（ｃ））。メサ溝３９の形
成方法としてはダイシング法、レーザー加工法、ウェッ
トエッチ法、ドライエッチ法等が適用可能である。その
後、メサ溝形成時の歪み除去のためにメサ溝３９の表面
をエッチングする。溝深さは拡散層２７を貫通しさらに
貼合せ界面３０を貫通し、高濃度のシリコン基板２８に
達していることが必要である。

【００５５】次に、メサ溝３９に鉛系あるいは亜鉛系の
ガラスを電着・焼成し、高耐圧パッシベーション膜４０
を形成する（図５の工程（ｄ））。

【００５６】次に、ソース、ドレイン、及びゲートにア
ルミのメタライズを行い、各電極４１，４２，４３を形
成する（図５の工程（ｅ））。

【００５７】本実施例では、低濃度シリコン基板２０及
び高濃度シリコン基板２８を用い、段差２６に対する高
濃度拡散層２７の形成による研削及びＣＭＰ処理による
基板平坦化及び鏡面仕上げ、ウェーハ貼り合わせ構造を
併用し、貼合せ界面３０はシリコンバルクと同等特性を
有し、理想的な濃度プロファイルが形成される。

【００５８】図６に示すように素子周辺部４４は従来設
計に従って、基板の不純物濃度とＮ^-基板厚みＡにより
耐圧は決定され、内部抵抗は主として電流通路となる能
動領域４５のＮ^-基板厚みＢにより決定され、電流通路
長Ｂが周辺部に比較し短くなったことにより従来と同一
耐圧において低抵抗が得られた。

【００５９】ここで、耐圧を決める空乏層の広がりは図
６中の波線ＣからＧの方向へ広がり、能動領域において
は低電圧にて空乏層が選択拡散層２４に達するが、それ
以降は、素子周辺部へ（波線ＣからＧへ）広がり、周辺
部にて耐圧が決定される。周辺部のＮ^-層厚みは従来と
同等となっているため耐圧値は従来と同一の値が得られ
る。

【００６０】本実施例によって得られたＳＩＴはチップ
サイズがＳ＝１０ｍｍ²で耐圧Ｖ_GD _O＝１８００Ｖ、抵
抗Ｒ_on＝０．７０Ωの特性を示す。

【００６１】従来構造ＳＩＴと比較すると同一耐圧値で
抵抗が約２５％程度減少している。能動領域部分４５の
シリコン基板のＮ^-層厚みはＮ⁺の拡散により５０μｍ
程度減少（厚みが約３０％減少）したことに起因してい
る。

【００６２】上記実施例では、ＳＩＴを例にとり説明し
たが、本発明はこれに限定されず、ダイオード、バイポ
ーラトランジスタ、ＦＥＴ、サイリスタ、ＩＧＢＴ等の
他の高耐圧デバイスにも適用可能である。

【００６３】

【発明の効果】本発明では、Ｐｏｌｙ−Ｓｉ層をバッフ
ァー層として介せず全面に拡散層を形成しＣＭＰ処理に
より基板平坦化を行っているため、貼合せ後の基板は全
体的にシリコンバルクと同特性を有する。

【００６４】また、貼合せ構造により理想的濃度プロフ
ァイルを形成し、より完全な貼合せ基板の提供が可能と
なり、基板加工プロセス中のＰｏｌｙ−Ｓｉによる様々
な欠点を排除できる。

【００６５】また、選択埋め込み貼合せ構造が可能とな
り、従来の拡散基板（ＤＷ基板）では実現不可能な素子
構造が可能となる。

【００６６】また、素子周辺部、能動領域及びＮ^-基板
厚みを任意に設計することにより、従来の耐圧と抵抗の
トレードオフ関係を打ち破った特性のＳＩＴの提供が可
能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置（ＳＩＴ）の構造を示
す断面図である。

【図２】本発明に係る半導体装置（ＳＩＴ）の製造方法
を示す図である。

【図３】本発明に係る半導体装置（ＳＩＴ）の製造方法
を示す図である。

【図４】本発明に係る半導体装置（ＳＩＴ）の製造方法
を示す図である。

【図５】本発明に係る半導体装置（ＳＩＴ）の製造方法
を示す図である。

【図６】本発明に係る半導体装置（ＳＩＴ）の特性を説
明するための図である。

【図７】従来の半導体装置（ＳＩＴ）の構造を示す図で
ある。

【符号の説明】

１シリコン基板２シリコン基板３選択拡散層４ソース領域５ゲート領域１０拡散層

Claims

【特許請求の範囲】

【請求項１】ドレイン領域を構成する第１の半導体基
板と、この第１の半導体基板上に形成されたチャネル領
域を含む第２の半導体基板と、この第２の半導体基板の
下部に形成された選択拡散層と、第２の半導体基板の上
部に形成されたソース領域と、第２の半導体基板の内部
に形成されたゲート領域とを有する半導体装置におい
て、上記選択拡散層の下面と上記第１の半導体基板の上面と
が同一平面を形成するように構成したことを特徴とする
半導体装置。
【請求項２】前記第２の半導体基板及び前記選択拡散
層は、前記第１の半導体基板と同一の導電型を有し、前
記ゲート領域は、前記第１の半導体基板と逆の導電型を
有することを特徴とする請求項１に記載の半導体装置。
【請求項３】前記第１の半導体基板と前記第２の半導
体基板との間には、所望の厚さを有する拡散層が形成さ
れていることを特徴とする請求項１に記載の半導体装
置。
【請求項４】チャネル領域を含む第１の半導体基板の
下部に、選択拡散層を形成し、この選択拡散層が形成された第１の半導体基板の下面の
全面に、拡散層を形成し、第１の半導体基板の下面と選択拡散層の下面とが同一平
面になるまで上記拡散層を削って平坦化処理を行ない、この平坦化処理の行なわれた第１の半導体基板の下面
に、第２の半導体基板を貼り合せ、第１の半導体基板の上面に、ゲート領域を形成し、このゲート領域の上にソース領域を形成することを特徴
とする半導体装置の製造方法。
【請求項５】前記選択拡散層は、前記第１の半導体基
板の下面に酸化膜を形成し、この酸化膜に開孔部を形成
し、この開孔部を介して選択的に拡散を行なうことによ
り形成されることを特徴とする請求項４に記載の半導体
装置の製造方法。
【請求項６】前記選択拡散層が形成された直後には、
前記第１の半導体基板の下面と前記選択拡散層の下面と
の間に所望の段差が形成されており、この段差は、前記
平坦化処理の際に除去されることを特徴とする請求項４
に記載の半導体装置の製造方法。
【請求項７】前記拡散層は、前記選択拡散層と同一の
導電型でかつ同一の濃度を有することを特徴とする請求
項４に記載の半導体装置の製造方法。
【請求項８】前記平坦化処理後に前記拡散層の一部が
残るように、前記第１の半導体基板の下面に形成される
拡散層の厚さを、前記平坦化処理で削られる厚さよりも
大きく設定したことを特徴とする請求項４に記載の半導
体装置の製造方法。
【請求項９】前記半導体装置の両端に、メサ溝を前記
第２の半導体基板に達するまで貫通させたことを特徴と
する請求項４に記載の半導体装置の製造方法。