JP3201360B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にSiとGeを含んだSiとによるヘテロ接合
を有するバイポーラトランジスタ等の半導体装置の製造
方法に関する。

【０００２】

【従来の技術】従来、シリコンバイポーラトランジスタ
の動作を高速化する技術として、ベース領域に濃度勾配
を持たせたGeを含む混晶を用いてエネルギーバンドを変
形させることによりベース内に電界を発生させ、ベース
に注入されたキャリアを加速する技術が用いられてい
る。特開平5-235017号公報に開示された従来の半導体装
置の製造方法を基に、従来の半導体装置の製造方法を第
4図の工程断面図を以って説明する。

【０００３】P型半導体基板1上にコレクタ電極となるN
型埋込み層2を選択的に形成し、N型エピタキシャル層3
（コレクタ領域となる第１導電型半導体層）を500nmの
厚さで成長させた後、エピタキシャル層の一部にリンを
イオン注入して、N型埋込み層に達するコレクタ引き出
し領域4を形成する。さらに、酸化膜5aを50nmの厚さで
成長させる。その後、ボロンを含む多結晶シリコン膜7a
を200nmの厚さで成長させ、ベース引き出し電極として
用いるためにパターニングした後、窒化膜6gを100nmの
厚さで成長させる（図８の(a)参照）。

【０００４】次に、窒化膜6g及び多結晶シリコン膜7aを
選択的に異方性のエッチングをすることで、酸化膜5aを
露出させ、ベース形成のための開口部を形成する（図８
の(b)参照）。次に、窒化膜6hを80nmの厚さで成長さ
せ、異方性エッチングし酸化膜5aを露出させることで、
窒化膜6hによる側壁を形成した後、等方性エッチングに
より開口部に露出した酸化膜5aをエッチングし、N型エ
ピタキシャル層3を露出させ、さらにエッチングするこ
とにより、70nm程度の庇部8aを形成する。その後、窒化
膜6hを等方性エッチングし多結晶シリコン膜7aの側面下
部を露出させる。このとき、窒化膜6hによる側壁が完全
に除去されないように、窒化膜6hの膜厚及びエッチング
量を設定する必要がある（図８の(c)参照）

【０００５】次に、Geを含むエピタキシャル層9a（低不
純物濃度の半導体層）とGe及びボロンを含むP型エピタ
キシャル層9b（高不純物濃度の第２導電型半導体層）を
合計で70nmの厚さで選択成長しベース層を形成する。こ
のとき、Ｎ型エピタキシャル層3と同様に露出している
多結晶シリコン膜7a表面にも、P型の多結晶シリコン膜7
cが成長する。また、Geを含むシリコンエピタキシャル
層9aとGe及びボロンを含むP型エピタキシャル層9bとの
合計の膜厚は、少なくとも多結晶シリコン膜7cと接する
ような膜厚に設定する（図９の(d)参照）。次に、厚さ5
0nmの窒化膜6iを成長させ、異方性エッチングによりエ
ッチバックしてベース層を構成するGe及びボロンを含む
P型エピタキシャル層9bを露出させた後、リンを含む多
結晶シリコン膜10を厚さ200nmで成長させ、熱処理を加
えてベース層を構成するGe及びボロンを含むP型エピタ
キシャル層9bにリンを拡散し、エミッタ領域11を形成す
る。さらに、多結晶シリコン膜10をエミッタ引き出し電
極としてパターニングする（図９の(e)参照）。

【０００６】以上の工程において、露出したＮ型エピタ
キシャル層3上にベース層を成長させる工程では、前処
理としてエピタキシャル層3表面に存在する自然酸化膜
を除去するために、850℃2分程度の熱処理を行う。この
ことは、「プロシーディング・オブ・ザ・1995・バイポ
ーラ/バイシーモス・サーキッツ・アンド・テクノロジ
ー・ミーティング 82〜87頁 (PROCEEDING OF THE 1995
BIPOLAR/BiCMOS CIRCUITS AND TECHNOLOGY MEETING P.8
2~87)」に、結晶性の良いエピタキシャル層を成長させ
るためにエピタキシャル層表面に存在する自然酸化膜を
除去する方法として記載されている。

【０００７】

【発明が解決しようとする課題】Si-Geエピタキシャル
層をベースとして用いる場合、Si-Ge混晶層とSi単結晶
層の境界には、そのバンドギャップの差によりポテンシ
ャルの障壁が存在する。この障壁がベース領域内に存在
すると、少数キャリアのベース走行時間の増加を招きト
ランジスタの高速動作の障害となる。従って、このSi-G
e混晶層とSi単結晶層の境界がベース〜コレクタ間のpn
接合の空乏層領域内にあることが望ましい。このため、
特開平5-235017号公報第5の実施例に示されているよう
に、不純物を含まないか、あるいは含んでも低濃度のP
型不純物をふくむSi-Ge混晶層を成長させた後に、真性
ベース層として十分な量のP型不純物を含んだSi-Ge混晶
層を成長させている（図９の(d)参照） しかし、従来の技術においては、図８の(c)に示したよ
うに、Geを含むシリコンエピタキシャル層（Si-Ge混晶
層）9aを成長させる工程において、P型の不純物を含む
ベース引き出し用の多結晶シリコン膜7aが露出している
ため、Si-Geエピタキシャル層成長前の850℃程度の熱処
理の際に、P型多結晶シリコン膜7a中の不純物が外方拡
散され、Si-Geエピタキシャル層を成長させるシリコン
のN型エピタキシャル層3表面上に付着しP型領域を形成
する。その結果、ベース〜コレクタ接合がシリコンのＮ
型エピタキシャル層3内に形成され、Si-Ge混晶層とシリ
コンエピタキシャル層との境界がベース領域内に存在す
ることになる。従って、前述のポテンシャルによる障壁
がベース領域内に現れ、ベース内少数キャリアのベース
走行時間が増加しトランジスタの高速性を損なうという
問題がある。

【０００８】本発明の目的は、上記課題を解決すること
であり、Si-Ge混晶層をエピタキシャル成長させた表面
に不純物が付着することを防ぎ、高速で動作可能なバイ
ポーラトランジスタ等の高信頼性かつ高性能な半導体装
置の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、「バイポーラトランジスタのコレクタ領
域となる第１導電型半導体層に接して或いは絶縁膜を介
して不純物を含む半導体を用いたベース引き出し電極を
形成する工程と、前記ベース引き出し電極を含む領域に
おいて前記第１導電型半導体層を露出させる開口部を形
成する工程と、前記開口部において前記第１導電型半導
体層表面の自然酸化膜を熱処理により除去する工程と、
前記第１導電型半導体層上に低不純物濃度の半導体層を
成長する工程と、前記低不純物濃度の半導体層上に高不
純物濃度の第２導電型半導体層を成長する工程とを有す
る半導体装置の製造方法において、前記自然酸化膜を熱
処理により除去する工程の前に、前記開口部に露出して
いる前記ベース引き出し電極を低不純物濃度の半導体膜
で覆う工程と、前記第２導電型半導体層形成工程後、熱
処理により前記ベース引き出し電極から不純物を拡散さ
せ、前記ベース引き出し電極と前記高不純物濃度の第２
導電型半導体層とを電気的に接続する工程と、を含む」
（請求項１）ことを特徴とし、これにより上記目的を達
成することができる。

【００１０】また、本発明に係る半導体装置の製造方法
は、「バイポーラトランジスタのコレクタ領域となる第
１導電型半導体層に接して或いは絶縁膜を介してベース
引き出し電極を形成する工程と、前記ベース引き出し電
極を含む領域において前記第１導電型半導体層を露出さ
せる開口部を形成する工程と、前記開口部において前記
第１導電型半導体層表面の自然酸化膜を熱処理により除
去する工程と前記第１導電型半導体層上に低不純物濃度
の半導体層を成長する工程と、前記低不純物濃度の半導
体層上に高不純物濃度の第２導電型半導体層を成長する
工程と、を有する半導体装置の製造方法において、前記
低不純物濃度の半導体層成長前の前記自然酸化膜を熱処
理により除去する工程の前に、前記開口部に露出してい
る前記ベース引き出し電極を絶縁膜で覆う工程と、前記
低不純物濃度の半導体層成長工程後、前記ベース引き出
し電極を覆っている絶縁膜を除去する工程と、を含む」
（請求項２）ことを特徴とし、これにより上記目的を達
成することができる。さらに、 ・「前記ベース引き出し電極を覆う絶縁膜が窒化膜にて
形成されたこと」（請求項３）、 ・「前記ベース引き出し電極を覆う絶縁膜が窒化膜と酸
化膜の２層の膜にて形成されたこと」（請求項４）、を
特徴とする。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）本発明の第１の実施の形態につい
て図１、図２、図３を参照して詳細に説明する。図１、
図２、図３は、本発明の第１の実施の形態に係る半導体
装置の製造方法を工程順に示した断面図である。まず、
従来例と同様の工程でコレクタ引き出し領域4を形成し
た後、酸化膜5aを20nmの厚さで成長させ、窒化膜6aを40
nmの厚さで成長させる。さらに、ボロンを含む多結晶シ
リコン膜7aを200nmの厚さで成長させ、ベース引き出し
電極として用いるためにパターニングする。その後、酸
化膜5bを100nmの厚さに成長させる（図1の(a)参照）。

【００１２】次に、酸化膜5b及び多結晶シリコン膜7aを
順に選択的に異方性のエッチングをすることにより、窒
化膜6aを露出させ、ベース形成のための開口部20を形成
した後、多結晶シリコン膜7aを等方性エッチングする。
その後、窒化膜6aを等方性エッチングすることにより、
酸化膜5aを露出させ、さらに、エッチングして多結晶シ
リコン膜7aの下部に庇部8aを形成する（図1の(b)参
照）。次に、シリコンの選択成長により、露出している
多結晶シリコン膜7a表面上に不純物を含まない多結晶シ
リコン膜7bを20nmの厚さで成長させる。この選択成長は
超高真空CVD(UHV-CVD)技術を用いておこなう（図1の(c)
参照）。次に、等方性エッチングにより開口部20に露出
した酸化膜5aをエッチングし、N型エピタキシャル層3を
露出させ、さらにエッチングして庇部8bを形成する（図
２の(d)参照）。

【００１３】次に、露出したN型エピタキシャル層3上に
ベース層としてGeを含むエピタキシャル層9aとGe及びボ
ロンを含むP型エピタキシャル層9bを合計で70nmの厚さ
で選択成長させる。このとき、N型エピタキシャル層3と
同様に、露出している多結晶シリコン膜7b表面にも多結
晶シリコン膜7cが成長する。上記選択成長において、ベ
ース層の膜厚(9a及び9bの合計膜厚)はGe及びボロンを含
むP型エピタキシャル層9bとP型多結晶シリコン膜7cとが
接するように設定する（図２の(e)参照） 次に、窒化膜6bを80nmの厚さで成長させ、窒化膜6bを異
方性エッチングによりエッチバックしてGe及びボロンを
含むP型エピタキシャル層9bを露出させる。その後、リ
ンを含む多結晶シリコン膜10を厚さ200nmで成長する
（図２の(f)参照）。次に、熱処理を加えてベース層と
なるGe及びボロンを含むP型エピタキシャル層9bにリン
を拡散し、エミッタ領域11を形成する。このとき同時
に、多結晶シリコン膜7a及び多結晶シリコン膜7cから多
結晶シリコン膜7bへP型の不純物が拡散し、多結晶シリ
コン膜7bが十分な電気伝導性を持ちベース引き出し電極
である多結晶シリコン膜7aとベース層であるGe及びボロ
ンを含むP型エピタキシャル層9bとが電気的に接続する
ことになる。その後、多結晶シリコン膜10をエミッタ引
き出し電極としてパターニングする（図３の(g)参
照）。

【００１４】（第２の実施の形態）本発明の第２の実施
の形態について図４、図５を参照して詳細に説明する。
図４、図５は、本発明の第２の実施の形態に係る半導体
装置の製造方法を工程順に示した断面図である。まず、
第１の実施の形態と同様の工程にてコレクタ電極引き出
し領域4を形成した後、酸化膜5aを40nmの厚さで成長さ
せる。さらに、窒化膜6aを20nmの厚さで成長させた後、
ボロンを含んだP型の多結晶シリコン膜7aを200nmの厚さ
で成長させ、さらに、酸化膜5bを100nmの厚さで成長さ
せる。次に、酸化膜5b及び多結晶シリコン膜7aを順に選
択的に異方性のエッチングをすることで、窒化膜6aを露
出させ、ベース形成のための開口部20を形成する。その
後、窒化膜6aを等方性のエッチングをして、酸化膜5aを
露出させ、さらにエッチングして多結晶シリコン膜7aの
下部に庇部を形成させる（図４の(a)参照）。

【００１５】次に、窒化膜6cを40nmの厚さで成長し、異
方性エッチングによりエッチバックし、酸化膜5aを露出
させる（図４の(b)参照）。次に、等方性エッチングに
より開口部20に露出した酸化膜5aをエッチングし、N型
エピタキシャル層3を露出させ、さらに、エッチングす
ることにより庇部を形成する。その後、露出したエピタ
キシャル層3上にGeを含むエピタキシャル層9aを20nmの
厚さで成長させた後、等方性エッチングにより窒化膜6c
を除去し、多結晶シリコン膜7aを露出させる（図５の
(c)参照）。次に、Ge及びボロンを含むP型エピタキシャ
ル層9bを50nmの厚さで選択成長させる。このとき、Geを
含んだエピタキシャル層9aと同様に、露出している多結
晶シリコン膜7a表面にも多結晶シリコン膜7cが成長す
る。このGeを含んだエピタキシャル層9aとGe及びボロン
を含むP型エピタキシャル層9bの合計の膜厚は、庇部に
おいて少なくともGe及びボロンを含むP型エピタキシャ
ル層9bと多結晶シリコン膜7cとが接するように設定す
る。その後、窒化膜6bを80nmの厚さで成長させ、窒化膜
6bを異方性エッチングによりエッチバックしてGe及びボ
ロンを含むP型エピタキシャル層9bを露出させる。その
後、リンを含む多結晶シリコン膜10を厚さ200nmで成長
させ、熱処理を加えてベース層となるGe及びボロンを含
むP型エピタキシャル層9bにリンを拡散し、エミッタ領
域11を形成する。さらに、多結晶シリコン膜10をエミッ
タ引き出し電極としてパターニングする（図５の(d)参
照）。

【００１６】なお、本実施の形態では、多結晶シリコン
膜7a（第１の実施の形態のベース引き出し用電極）を覆
うためのUHV-CVD技術によるシリコンの選択成長工程
を、一般的に用いられているCVD法による窒化膜成長に
よって実現し、より容易に多結晶シリコン膜7aを覆うこ
とが可能である。また、多結晶シリコン膜7aと7cの間
に、不純物を含まない多結晶シリコン膜7bが存在しない
ため、ベース引き出し用電極とベース層との電気的な接
続が容易であり、第１の実施の形態のように電気的導通
を取るための熱処理も必要としないという利点がある。

【００１７】（第３の実施の形態）本発明の第３の実施
の形態について図６、図７を参照して詳細に説明する。
図６、図７は、本発明の第３の実施の形態に係る半導体
装置の製造方法を工程順に示した断面図である。第１の
実施の形態と同様にコレクタ電極引き出し領域4を形成
した後、酸化膜5aを100nmの厚さで成長させ、選択的に
酸化膜5aをエッチングをすることにより、エピタキシャ
ル層3を露出させる。そして、P型の不純物を含んだ多結
晶シリコン膜7aを100nmの厚さで成長させた後、酸化膜5
bを100nmの厚さで成長させ、さらに、窒化膜6dを500nm
の厚さで成長させる（図６の(a)参照）。

【００１８】次に、窒化膜6d及び酸化膜5b及び前記エピ
タキシャル層3上の多結晶シリコン膜7aを選択的に異方
性エッチングして、エピタキシャル層3を露出させ開口
部20を形成する。その後、窒化膜6eを50nmの厚さで成長
させ、さらに、酸化膜5cを80nmの厚さで成長させる（図
６の(b)参照）。次に、酸化膜5cを異方性エッチングし
窒化膜6eを露出させ、窒化膜6eを等方性エッチングして
エピタキシャル層3を露出させる。さらに、露出したエ
ピタキシャル層3上にGeを含んだエピタキシャル層9aを2
0nmの厚さで選択的に成長させる（図６の(c)参照）。次
に、等方性エッチングにより窒化膜6eを除去し、Ge及び
ボロンを含むP型エピタキシャル層9bを50nmの厚さで選
択成長させる。この際、Geを含んだエピタキシャル層9a
と同様に、露出している多結晶シリコン膜7a表面にも多
結晶シリコン膜7cが成長する。また、Ge及びボロンを含
むP型エピタキシャル層9bの膜厚は、少なくともGe及び
ボロンを含むP型エピタキシャル層9bと多結晶シリコン
膜7cとが接するように設定する（図７の(d)参照）。次
に、窒化膜6bを80nmの厚さで成長し、窒化膜6bを異方性
エッチングしてGe及びボロンを含むP型エピタキシャル
層9bを露出させる。さらに、リンを含む多結晶シリコン
膜10を厚さ200nmで成長させる。その後、熱処理を加え
てベース層となるGe及びボロンを含むP型エピタキシャ
ル層9bにリンを拡散してエミッタ領域11を形成する。さ
らに、多結晶シリコン膜10をエミッタ引き出し電極とし
てパターニングする（図７の(e)参照）。

【００１９】なお、本実施の形態では、多結晶シリコン
膜7a（第１の実施の形態におけるベース引き出し用電
極）を覆うためのUHV-CVD技術によるシリコン選択成長
工程を、一般的に用いられているCVD法による窒化膜成
長とおきかえることが可能である。また、多結晶シリコ
ン膜7aと7cの間に、不純物を含まない多結晶シリコン膜
7bが存在しないため、ベース引き出し用電極とベース層
との電気的な接続が容易であり、第１の実施の形態のよ
うに電気的導通を取るための熱処理を必要としないとい
う利点がある。

【００２０】

【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法によれば、Si-Ge混晶層成長前に成長
表面の自然酸化膜を除去することを目的とした熱処理時
に、ベース引き出し電極として用いるP型の多結晶シリ
コン膜が露出していないため、P型不純物の外方拡散が
抑制され、Si-Ge混晶層の選択エピタキシャル成長する
表面にP型の不純物が付着しない。このため、Si-Ge混晶
層と単結晶Si界面に存在するポテンシャル障壁がベース
〜コレクタ間のpn接合の空乏層領域内に存在するように
なるので、ベース走行時間の増加を防ぐことができ、高
速に動作するバイポーラトランジスタを製造することが
可能な、高信頼性かつ高性能な半導体装置の製造方法が
得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図４】本発明の第２の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図５】本発明の第２の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図６】本発明の第３の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図７】本発明の第３の実施の形態に係る半導体装置の
製造方法を工程順に示した断面図である。

【図８】従来の半導体装置の製造方法を工程順に示した
断面図である。

【図９】従来の半導体装置の製造方法を工程順に示した
断面図である。

【符号の説明】

1 P型半導体基板 2 N型埋込み層 3 N型エピタキシャル層 4 N型コレクタ引き出し領域 5a,5b,5c 酸化膜（絶縁膜） 6a,6b,6c,6d,6e,6g,6h,6i 窒化膜（絶縁膜） 7a,7c P型多結晶シリコン膜 7b 不純物を含まない多結晶シリコン膜 8a,8b 庇部 9a Geを含むシリコンエピタキシャル層（Si-Ge混晶
層） 9b Ge及びボロンを含むP型エピタキシャル層（Si-Ge混
晶層） 10 N型多結晶シリコン膜 11 エミッタ領域 20 開口部

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】バイポーラトランジスタのコレクタ領域と
   なる第１導電型半導体層に接して或いは絶縁膜を介して
   不純物を含む半導体を用いたベース引き出し電極を形成
   する工程と、 前記ベース引き出し電極を含む領域において前記第１導
   電型半導体層を露出させる開口部を形成する工程と、 前記開口部において前記第１導電型半導体層表面の自然
   酸化膜を熱処理により除去する工程と、前記第１導電型半導体層上に低不純物濃度の半導体層を
   成長する工程と、前記低不純物濃度の半導体層上に高不
   純物濃度の第２導電型半導体層を成長する工程 とを有す
   る半導体装置の製造方法において、 前記自然酸化膜を熱処理により除去する工程の前に、前
   記開口部に露出している前記ベース引き出し電極を低不
   純物濃度の半導体膜で覆う工程と、 前記第２導電型半導体層形成工程後、熱処理により前記
   ベース引き出し電極から不純物を拡散させ、前記ベース
   引き出し電極と前記高不純物濃度の第２導電型半導体層
   とを電気的に接続する工程と、 を含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】バイポーラトランジスタのコレクタ領域と
   なる第１導電型半導体層に接して或いは絶縁膜を介して
   ベース引き出し電極を形成する工程と、 前記ベース引き出し電極を含む領域において前記第１導
   電型半導体層を露出させる開口部を形成する工程と、 前記開口部において前記第１導電型半導体層表面の自然
   酸化膜を熱処理により除去する工程と前記第１導電型半
   導体層上に低不純物濃度の半導体層を成長する工程と、
   前記低不純物濃度の半導体層上に高不純物濃度の第２導
   電型半導体層を成長する工程と、 を有する半導体装置の製造方法において、 前記低不純物濃度の半導体層成長前の前記自然酸化膜を
   熱処理により除去する工程の前に、前記開口部に露出し
   ている前記ベース引き出し電極を絶縁膜で覆う工程と、 前記低不純物濃度の半導体層成長工程後、前記ベース引
   き出し電極を覆っている絶縁膜を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
3. 【請求項３】前記ベース引き出し電極を覆う絶縁膜が窒
   化膜にて形成されたことを特徴とする請求項２記載の半
   導体装置の製造方法。
4. 【請求項４】前記ベース引き出し電極を覆う絶縁膜が窒
   化膜と酸化膜の２層の膜にて形成されたことを特徴とす
   る請求項２記載の半導体装置の製造方法。