CN111162008B - 半导体装置及其制造方法 - Google Patents
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Abstract
涉及半导体装置及其制造方法。目的在于提供如下半导体装置，即，通过不在多晶硅附加构造的端部产生导电性膜的残渣，从而提高了制造成品率。半导体装置具有：第1导电型半导体层；第2导电型扩散层，其设置于半导体层的上层部；多晶硅附加构造，其隔着第1氧化硅膜而设置在扩散层之上，由多晶硅形成；第2氧化硅膜，其设置为与多晶硅附加构造的端面接触，从多晶硅附加构造的端面起具有平缓的向下的倾斜度；以及第3氧化硅膜，其在扩散层之上与多晶硅附加构造的端面分离开一定距离地设置，由第1氧化硅膜覆盖，第1氧化硅膜在覆盖第3氧化硅膜的部分隆起，由该隆起和具有平缓的向下的倾斜度的第2氧化硅膜构成具有平缓的阶梯状的表层的氧化硅膜。
Description
技术领域
本发明涉及半导体装置，特别涉及提高了制造成品率的半导体装置。
背景技术
已知如果MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等电力用半导体装置由于与通断动作相伴的装置温度的上升而发生异常动作，则有时会导致破损。因此，例如，如专利文献1所公开的那样多数采用如下结构，即，附加温度检测用二极管，在检测出温度上升的情况下，使通断动作停止等而防止异常动作。
另外，由于电力用半导体装置在通过导线键合将导线等压接于装置表面的电极焊盘时受到机械冲击力，因此例如如专利文献2所公开的那样，多数采用通过在电极焊盘之下附加冲击缓冲构造而缓冲向基底层的冲击的结构。这些附加构造通常多数将多晶硅形成为母材。
专利文献1：日本特开2010-129707号公报
专利文献2：日本特开平3-76250号公报
专利文献3：日本特开2011-82411号公报
在向电力用半导体装置设置这些以多晶硅膜为母材的附加构造(多晶硅附加构造)时，有时会产生在该多晶硅膜之上暂时形成了导电性膜后，去除该导电性膜的工序，但如果在该情况下在多晶硅膜的端部没有去除导电性膜而是残留下来，产生残渣，则多晶硅附加构造和下层的阱扩散层的绝缘耐量降低，成为不合格品，制造成品率降低。
在专利文献3中公开了如下技术，即，在去除形成于厚的绝缘膜之上的多晶硅膜时，为了不在绝缘膜的侧面产生多晶硅膜的残渣，重复一系列的图案化工序(形成抗蚀图案、蚀刻、去除抗蚀层)而将绝缘膜加工为台阶形状，将高的台阶去除而不产生残渣，但由于重复图案化工序，因而制造工序会变得复杂。
发明内容
本发明就是为了解决上述那样的问题而提出的，其目的在于提供如下半导体装置，即，通过不在多晶硅附加构造的端部产生导电性膜的残渣，从而提高了制造成品率。
本发明涉及的半导体装置的一个方案具备：第1导电型的半导体层；第2导电型的扩散层，其设置于所述半导体层的上层部；多晶硅附加构造，其隔着第1氧化硅膜而设置在所述扩散层之上，由多晶硅形成；第2氧化硅膜，其设置为与所述多晶硅附加构造的端面接触，从所述多晶硅附加构造的所述端面起具有平缓的向下的倾斜度；以及第3氧化硅膜，其在所述扩散层之上与所述多晶硅附加构造的所述端面分离开一定距离地设置，由所述第1氧化硅膜覆盖，所述第1氧化硅膜在覆盖所述第3氧化硅膜的部分隆起，由该隆起和具有所述平缓的向下的倾斜度的所述第2氧化硅膜构成具有平缓的阶梯状的表层的氧化硅膜。
发明的效果
能够得到如下半导体装置，即，通过具备第2氧化硅膜，由此即使在多晶硅附加构造之上暂时形成了导电性膜后实施了去除该导电性膜的工序的情况下，也不会在多晶硅附加构造的端部产生导电性膜的残渣，提高了制造成品率，其中，该第2氧化硅膜从多晶硅附加构造的端面起具有平缓的向下的倾斜度。
附图说明
图1是示意性地表示本发明涉及的实施方式1的沟槽栅型IGBT整体的上表面结构的俯视图。
图2是表示本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的结构的俯视图。
图3是本发明涉及的实施方式1的沟槽栅型IGBT的局部剖视图。
图4是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图5是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图6是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图7是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图8是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图9是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图10是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图11是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图12是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图13是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图14是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图15是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图16是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图17是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图18是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图19是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图20是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图21是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图22是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图23是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图24是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图25是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图26是说明本发明涉及的实施方式1的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图27是说明本发明涉及的实施方式1的沟槽栅型IGBT的制造工序的局部剖视图。
图28是表示本发明涉及的实施方式1的变形例的沟槽栅型IGBT的多晶硅附加构造的结构的俯视图。
图29是本发明涉及的实施方式1的变形例的沟槽栅型IGBT的局部剖视图。
图30是说明本发明涉及的实施方式1的变形例的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图31是说明本发明涉及的实施方式1的变形例的沟槽栅型IGBT的制造工序的局部剖视图。
图32是表示本发明涉及的实施方式2的沟槽栅型IGBT的多晶硅附加构造的结构的俯视图。
图33是本发明涉及的实施方式2的沟槽栅型IGBT的局部剖视图。
图34是说明本发明涉及的实施方式2的沟槽栅型IGBT的多晶硅附加构造的制造工序的俯视图。
图35是说明本发明涉及的实施方式2的沟槽栅型IGBT的制造工序的局部剖视图。
图36是表示本发明涉及的实施方式2的变形例的沟槽栅型IGBT的多晶硅附加构造的结构的俯视图。
图37是本发明涉及的实施方式2的变形例的沟槽栅型IGBT的局部剖视图。
图38是表示本发明所应用的多晶硅附加构造的其它例子的俯视图。
图39是表示本发明所应用的多晶硅附加构造的其它例子的俯视图。
标号的说明
10半导体层，21、21a、21b、22、23氧化硅膜，31多晶硅附加构造，32第2多晶硅膜，41、41a、41ar、41al阱扩散层，311第1多晶硅膜。
具体实施方式
<首先>
下面，一边参照附图一边对本发明涉及的实施方式进行说明。此外，附图是示意性地示出的，在不同的附图各自示出的图像的尺寸及位置的相互关系不一定是准确地记载的，能够适当变更。另外，在下面说明中，对同样的结构要素标注相同的标号而进行图示，它们的名称及功能也是相同的。因此，有时会省略对它们的详细的说明。
另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”及“背”等表示特定的位置及方向的术语，这些术语是为了容易对实施方式的内容进行理解，出于方便而使用的，与实际实施时的方向没有关系。另外，下面，“外侧”是朝向半导体装置的外周的方向，“内侧”是与“外侧”相反的方向。
另外，在下面的记载中，关于杂质的导电型，通常将n型定义为“第1导电型”，将p型定义为“第2导电型”，但也可以是其相反的定义。
<实施方式1>
<装置结构>
图1是示意性地表示本发明涉及的实施方式1的沟槽栅型IGBT 100整体的上表面结构的俯视图。图1所示的沟槽栅型IGBT 100具有四边形状的外形，其大部分设置了配置有多个被称为“单元单位”的IGBT的最小单位构造(IGBT单元)的有源区AR，有源区AR的外侧由末端区域TR包围。在有源区AR彼此隔开间隔地并列设置有多个栅极沟槽(未图示)。此外，多个栅极沟槽与设置于有源区AR内的栅极配线连接，栅极配线与栅极焊盘连接，但由于这些与实施方式的关联度低，因此省略图示及说明。
另外，在图1中，作为与本实施方式关联的结构仅示出设置于半导体层10之上的多晶硅附加构造31、设置于其下层的阱扩散层41，为了方便而省略了其它的栅极电极、发射极电极、电极焊盘等的图示。
如图1所示，就沟槽栅型IGBT 100而言，在有源区AR的中央部分设置有多晶硅附加构造31，在多晶硅附加构造31的下层及末端区域TR设置有阱扩散层41。阱扩散层41设置为在末端区域TR包围有源区AR，多晶硅附加构造31的下层的阱扩散层41设置为以与末端区域TR的阱扩散层41连接的方式从有源区AR的中央延伸至端部。此外，图1所示的多晶硅附加构造31为温度检测用二极管，由具有包含p型杂质的阳极区域、包含n型杂质的阴极区域的pn结二极管构成。
图2示出图1所示的区域“X”的放大俯视图。此外，下面，作为本发明涉及的实施方式对该区域“X”所示的特征性的结构进行说明，图1在各实施方式中是共通的。
图2是表示本发明涉及的实施方式1的沟槽栅型IGBT 100的多晶硅附加构造31的结构的俯视图。如图2所示，多晶硅附加构造31具有四边形状的外形，在其周围具有氧化硅膜23(第2氧化硅膜)，在从多晶硅附加构造31的端面向外侧分离开距离C(固定距离)的位置具有包围多晶硅附加构造31的宽度W(第1宽度)的环状的氧化硅膜21a(第3氧化硅膜)。此外，下面，有时也将环状的氧化硅膜21a称为环状膜。
在环状的氧化硅膜21a的正下方形成有与周围的阱扩散层41相比杂质浓度低的阱扩散层41a(低浓度扩散层)。氧化硅膜23及氧化硅膜21a为本实施方式的特征部。
将图2中的A-A线处的剖视图作为附加构造部的剖面，将图1中的B-B线处的剖视图作为单元部的剖面，在图3中并排地示出。这是因为通过附加构造部和单元部会容易地理解制造工序的关联性。
如图3所示，多晶硅附加构造31隔着氧化硅膜22(第1氧化硅膜)而形成于在n型(第1导电型)的半导体层10的一个主面侧的上层部设置的p型(第2导电型)的阱扩散层41之上。半导体层10可以是硅(Si)层、碳化硅(SiC)层、氮化镓(GaN)层，也可以是其它宽带隙半导体层。
以与多晶硅附加构造31的端面接触的方式设置有氧化硅膜23，氧化硅膜23设置为从多晶硅附加构造31的端面起具有平缓的向下的倾斜度。通过在多晶硅附加构造31的端面设置氧化硅膜23，从而不会在多晶硅附加构造31的端面产生导电性膜的残渣。
另外，在阱扩散层41之上，在从多晶硅附加构造31的端面向外侧分离开距离C的位置设置有宽度W的氧化硅膜21a，氧化硅膜21a由氧化硅膜22覆盖，但氧化硅膜22具有厚度随着向氧化硅膜21a的外侧而变薄的向下的倾斜度。
另外，以覆盖多晶硅附加构造31的上表面及端面的方式设置有氧化硅膜24(绝缘膜)，但氧化硅膜24在单元部作为栅极绝缘膜起作用。
即，在单元部，在半导体层10的一个主面侧的上层部设置p型扩散层42，在扩散层42之上设置有n型扩散层43。而且，以贯穿扩散层43及42而达到半导体层10内的方式设置有栅极沟槽61。
以覆盖栅极沟槽61的内表面，并且覆盖栅极沟槽61附近的扩散层43之上的方式设置氧化硅膜24，作为栅极绝缘膜起作用。在由氧化硅膜24覆盖的栅极沟槽61内埋入有包含杂质的多晶硅的栅极电极62。
此外，除此之外，在栅极电极62之上设置栅极配线，以覆盖栅极配线的方式设置层间绝缘膜，以到达栅极沟槽61间的扩散层43的方式设置贯通层间绝缘膜的发射极电极，但由于这些与本实施方式的关联度低，因此省略图示。
另外，在半导体层10的另一个主面侧设置p型扩散层，以与该扩散层接触的方式设置集电极电极而构成IGBT，但由于这些与本实施方式的关联度低，因此省略图示。
此外，上述所示的半导体层10也可以为Si衬底、SiC衬底、GaN衬底等半导体衬底，另外，也可以是在Si衬底、SiC衬底、GaN衬底等半导体衬底之上形成外延层后，通过机械或化学或其它方法去除半导体衬底，仅由外延层构成的衬底。
<制造方法>
接着，使用示出制造工序的图4～图29对不在多晶硅附加构造31的端面产生导电性膜的残渣的理由进行说明。此外，下面，图4、6、8、10、12、14、16、18、20、22、24、26、28及30为与图2对应的俯视图，图5、7、9、11、13、15、17、19、21、23、25、27、29及31为与图3对应的剖视图。
首先，如图4及图5所示，在n型半导体层10的一个主面之上形成氧化硅膜21。形成方法能够使用热氧化法或化学气相生长(CVD：：Chemical Vapor Deposition)法等。
接着，在图6及图7所示的工序中，在氧化硅膜21之上涂敷抗蚀材料，以在附加构造部仅在氧化硅膜21a的形成区域残留抗蚀材料的方式进行照相制版而形成抗蚀掩模51。抗蚀掩模51的俯视形状是与氧化硅膜21a相同的宽度W的环状。此外，在单元部，抗蚀材料将整体覆盖而作为抗蚀掩模51残留下来。
然后，通过将抗蚀掩模51作为蚀刻掩模，对氧化硅膜21进行干蚀刻而图案化为环状，从而在附加构造部形成宽度W的环状的氧化硅膜21a(环状膜)。此外，在单元部，氧化硅膜21残留下来而没有被图案化。
在去除了抗蚀掩模51后，在图8及图9所示的工序中，通过来自半导体层10之上的p型杂质的离子注入，在半导体层10的上层部形成阱扩散层41。此时，由于离子没有注入至氧化硅膜21a的正下方，仅通过注入离子(掺杂剂)的横向扩散而形成阱扩散层41a，因此阱扩散层41a的杂质浓度与周围的阱扩散层41相比浓度低。
此外，如果将使用图8及图9说明过的氧化硅膜21a的宽度W设得过宽，则产生仅通过掺杂剂的横向扩散而没有在氧化硅膜21a的正下方形成阱扩散层41的区域。因此，将氧化硅膜21a的宽度W设为比掺杂剂的横向扩散距离的2.0倍小的值，或比掺杂剂的纵向扩散距离的1.2倍小的值。
通过以上述方式设定，从而阱扩散层41在氧化硅膜21a的正下方成为浓度降低的阱扩散层41a，但未产生在氧化硅膜21a的正下方没有形成阱扩散层41的区域。
接着，在图10及图11所示的工序中，形成成为多晶硅附加构造31的基底层的氧化硅膜22。氧化硅膜22在附加构造部将阱扩散层41之上及氧化硅膜21a之上覆盖，在单元部覆盖氧化硅膜21。此外，在附加构造部将氧化硅膜21a之上覆盖的部分比周围高，具有隆起的表层。
接着，在图12及图13所示的工序中，在去除单元部的氧化硅膜22及21后，将p型杂质向单元部的半导体层10的上层部进行离子注入，形成扩散层42。此外，通过在附加构造部残留氧化硅膜22，从而不会注入p型杂质。
接着，在图14及图15所示的工序中，例如通过CVD法形成成为多晶硅附加构造31的母材的多晶硅膜311。此外，在将多晶硅附加构造31作为温度检测用二极管的情况下，为了在多晶硅膜311形成包含p型杂质的阳极区域、包含n型杂质的阴极区域，通过离子注入来导入p型杂质及n型杂质的至少一者，形成pn结。此外，以在多晶硅附加构造31的形成区域形成pn结部的方式对离子注入区域进行设定。
接着，在图16及图17所示的工序中，在多晶硅膜311之上涂敷抗蚀材料，以在附加构造部仅在多晶硅附加构造31的形成区域残留抗蚀材料的方式进行照相制版而形成抗蚀掩模52。抗蚀掩模52的俯视形状为与多晶硅附加构造31相同的四边形状。
然后，通过将抗蚀掩模52作为蚀刻掩模，对多晶硅膜311进行干蚀刻而图案化为四边形状，从而在附加构造部形成多晶硅附加构造31。此外，由于在单元部，抗蚀材料被去除，因此多晶硅膜311被去除。
此外，就多晶硅附加构造31而言，以从环状的氧化硅膜21a的内侧的端面分离开距离C的位置成为多晶硅附加构造31的端面的方式形成抗蚀掩模52。
在去除了抗蚀掩模52后，在图18及图19所示的工序中，将n型杂质向单元部的扩散层42的上层部进行离子注入，形成扩散层43。此外，在将多晶硅附加构造31作为温度检测用二极管的情况下，也可以在该阶段将n型杂质注入至抗蚀层开口区域，形成pn结。
接着，在图20及图21所示的工序中，形成成为在单元部形成沟槽栅极时的蚀刻掩模的氧化硅膜23。在附加构造部也形成氧化硅膜23，但在多晶硅附加构造31的端缘部，通过由氧化硅膜21a引起的隆起，氧化硅膜23具有平缓的阶梯状的表层。
这里，为了氧化硅膜23在多晶硅附加构造31的端缘部具有平缓的阶梯状的表层，将多晶硅附加构造31的端面和环状的氧化硅膜21a的距离C设为比氧化硅膜23的膜厚度Tox3的2倍小的值。
接着，在图22及图23所示的工序中，将氧化硅膜23图案化而在与栅极沟槽61的形成区域对应的部分设置开口部作为蚀刻掩模，使用该蚀刻掩模进行干蚀刻，形成贯穿单元部的扩散层43及42而达到半导体层10中的栅极沟槽61。通过该处理，氧化硅膜23的膜厚度以一定程度减少。
之后，为了去除单元部的栅极沟槽16的内壁表层的蚀刻损伤层，重复多次氧化、湿蚀刻及化学干蚀刻(Chemical Dry Etching：CDE)等各向同性蚀刻。通过该处理，在图24及图25所示的工序中，栅极沟槽16的内壁变得光滑，单元部的氧化硅膜23被完全去除。但是，在附加构造部，在由氧化硅膜21a形成的氧化硅膜22的表层的隆起与多晶硅附加构造31之间的部分，氧化硅膜23的垂直方向的膜厚度变厚，因此氧化硅膜23没有被完全去除，以从多晶硅附加构造31的端面起具有平缓的向下的倾斜度的方式残留氧化硅膜23。换言之，从多晶硅附加构造31的端面直至氧化硅膜21a，由具有平缓的阶梯状的表层的氧化硅膜覆盖。
接着，在图26及图27所示的工序中，整面地形成氧化硅膜24，在单元部覆盖栅极沟槽61的内表面，在附加构造部覆盖多晶硅附加构造31。此外，在附加构造部的氧化硅膜23之上及氧化硅膜22上没有示出氧化硅膜24，这是因为是相同的氧化硅膜，因此难以区分而省略了图示。
在形成氧化硅膜24后，例如通过CVD法整面地形成多晶硅膜32，在单元部用多晶硅膜32填埋栅极沟槽61。这里，在附加构造部，由于在多晶硅附加构造31的端面残留有氧化硅膜23，因此在多晶硅附加构造31的端部附近多晶硅膜32具有平缓的阶梯状的表层，多晶硅膜32的垂直方向的膜厚度变薄。
接着，对多晶硅膜32进行蚀刻，仅残留于栅极沟槽61的内部而作为栅极电极62。此时，在附加构造部，由于在多晶硅附加构造31的端部附近多晶硅膜32的垂直方向的膜厚度变薄，因此如图2及图3所示，不会在多晶硅附加构造31的端面产生多晶硅膜32的残渣。
如以上说明所述，就本实施方式1的沟槽栅型IGBT 100而言，通过以包围多晶硅附加构造31的方式设置环状的氧化硅膜21a，从而在多晶硅附加构造31的端部附近，从多晶硅附加构造31的端面直至氧化硅膜21a，由具有平缓的阶梯状的表层的氧化硅膜覆盖，并且在氧化硅膜21a的正下方形成的阱扩散层41a的杂质浓度比周围低。通过采用这样的结构，从而不会在多晶硅附加构造31的端面产生导电性膜的残渣，即使在多晶硅附加构造31和阱扩散层41之间施加高电压也会维持电绝缘，因此不会成为不合格品，能够提高制造成品率。另外，由于为了得到上述效果而增加的工序仅为设置氧化硅膜21a的工序，因此制造工序也不会变得复杂。
<变形例>
就以上说明过的实施方式1的沟槽栅型IGBT 100而言，如使用图8及图9说明过那样，将氧化硅膜21a的宽度W设为比掺杂剂的横向扩散距离的2.0倍小的值，或设为比掺杂剂的纵向扩散距离的1.2倍小的值。
但是，在本变形例中，如图28及图29所示，将氧化硅膜21a的宽度W设为大于或等于掺杂剂的横向扩散距离的2.0倍的值，或设为大于或等于掺杂剂的纵向扩散距离的1.2倍的值。
其结果，在氧化硅膜21a的外侧端缘部的正下方形成浓度降低的阱扩散层41al(第2低浓度扩散层)，在氧化硅膜21a的内侧的端缘部的正下方形成浓度降低的阱扩散层41ar(第1低浓度扩散层)，在阱扩散层41al和41ar之间没有形成阱扩散层41，成为n型区域。
由于如果阱扩散层41及半导体层10隔着氧化硅膜22而与多晶硅附加构造31电绝缘则没有问题，因此即使如上述这样存在局部地没有形成阱扩散层41的区域也没有问题。
另一方面，通过将氧化硅膜21a的宽度W扩大，从而在使用图24及图25说明过的对单元部的栅极沟槽16重复多次氧化和湿蚀刻的工序中，能够防止从多晶硅附加构造31的端面去除氧化硅膜23。
即，通过将氧化硅膜21a的宽度W扩大，从而多晶硅附加构造31的端面与环状的氧化硅膜21a的距离C和宽度W的合计值变大，从多晶硅附加构造31的端面超过氧化硅膜21a而向外侧延伸的氧化硅膜23的长度(图23所示的L)相应地变长。其结果，即使在使用湿蚀刻或CDE那样的侧面蚀刻大的蚀刻的情况下，也能够防止从多晶硅附加构造31的端面去除氧化硅膜23。
图30及图31示出在氧化硅膜21之上涂敷抗蚀材料，以在附加构造部仅在氧化硅膜21a的形成区域残留抗蚀材料的方式进行照相制版而形成抗蚀掩模51的工序，与使用图6及图7说明过的工序对应。
如图30及图31所示，通过将抗蚀掩模51的宽度W设为比图6及图7所示的抗蚀掩模51的宽度W大，从而能够形成宽度W宽的氧化硅膜21a。
<实施方式2>
图32及图33是表示本发明涉及的实施方式2的沟槽栅型IGBT 200的特征部的结构的俯视图及剖视图，与图2及图3所示的表示沟槽栅型IGBT 100的特征部的结构的俯视图及剖视图对应，对与图2及图3相同的结构标注相同标号，省略重复的说明。
与实施方式1的沟槽栅型IGBT 100的区别点在于，环状的氧化硅膜21a和环状的氧化硅膜21b(第4氧化硅膜)双重地包围多晶硅附加构造31的周围。
即，在从多晶硅附加构造31的端面向外侧分离开距离C的位置设置包围多晶硅附加构造31的宽度Wa的环状的氧化硅膜21a这一点与实施方式1相同，但在氧化硅膜21a的更外侧设置有包围氧化硅膜21a的宽度Wb的环状的氧化硅膜21b。此外，下面，有时也将环状的氧化硅膜21b称为其它环状膜。
在氧化硅膜21a及21b的每一者的正下方形成与周围的阱扩散层41相比杂质浓度低的阱扩散层41a及41b的情况下，宽度Wa及Wb设为比掺杂剂的横向扩散距离的2.0倍小的值，或设为比掺杂剂的纵向扩散距离的1.2倍小的值。
如果以上述方式设置氧化硅膜21a及21b，则在多晶硅附加构造31的端面残留氧化硅膜23，并且在氧化硅膜21a和21b之间也残留氧化硅膜23。
这样，通过设置氧化硅膜21a及21b，从而得到与将氧化硅膜21a的宽度W扩大相同的效果。即，通过设置氧化硅膜21a及21b，从而从多晶硅附加构造31的端面超过氧化硅膜21a及21b而向外侧延伸的氧化硅膜23的长度变长了多晶硅附加构造31的端面和环状的氧化硅膜21a的距离C及从氧化硅膜21a的内侧端面至氧化硅膜21b的外侧端面为止的距离D的合计的量。其结果，即使在使用湿蚀刻或CDE那样的侧面蚀刻大的蚀刻的情况下，也能够防止从多晶硅附加构造31的端面去除氧化硅膜23。
图34及图35示出在氧化硅膜21之上涂敷抗蚀材料，以在附加构造部仅在氧化硅膜21a及21b的形成区域残留抗蚀材料的方式进行照相制版而形成抗蚀掩模51的工序，与使用图6及图7说明过的工序对应。
通过设置氧化硅膜21a及21b，从而无需扩大每一者的宽度，因此不会出现在将它们的宽度扩大的情况下，在它们的正下方产生没有形成阱扩散层41的区域这一情况，阱扩散层41不会被分割开。因此，能够应对不希望阱扩散层41被分割开的情况。
此外，当即使在氧化硅膜21a及21b的每一者的正下方没有形成阱扩散层41而是成为n型区域，阱扩散层41被分割开也没有问题的情况下，将氧化硅膜21a的宽度Wa及氧化硅膜21b的宽度Wb设为大于或等于掺杂剂的横向扩散距离的2.0倍的值，或设为大于或等于掺杂剂的纵向扩散距离的1.2倍的值即可。
另外，上面示出了环状的氧化硅膜21a及21b双重地包围多晶硅附加构造31的周围的例子，但也可以大于或等于3重地包围。在该情况下，也以多晶硅附加构造31的端面位于从最内侧的环状的氧化硅膜的端面向内侧分离开距离C的位置的方式配置多晶硅附加构造31。
<变形例>
就以上说明过的实施方式2的沟槽栅型IGBT 200而言，如使用图32及图33说明过那样，以多晶硅附加构造31的端面位于从最内侧的氧化硅膜21a的内侧端面分离开距离C的地方的方式设置了多晶硅附加构造31，但也可以如图36及图37所示，以多晶硅附加构造31的端面位于氧化硅膜21a和21b之间的方式设置多晶硅附加构造31。
在该情况下，在从多晶硅附加构造31的端面向外侧分离开距离C的位置设置包围多晶硅附加构造31的宽度Wa的环状的氧化硅膜21a这一点上与实施方式2相同，但在氧化硅膜21a的内侧设置有包围多晶硅附加构造31的宽度Wb的环状的氧化硅膜21b。
在该情况下，也能够在多晶硅附加构造31的端面残留氧化硅膜23。在采用该结构的情况下，多晶硅附加构造31形成为攀至由于氧化硅膜21b的存在而成为凹凸部的部分之上，因此多晶硅附加构造31和基底的氧化硅膜22的附着面积增加，即使在施加了来自外部的冲击及应力的情况下，对与氧化硅膜22的剥离进行抑制的效果也会变高。
另外，上面示出了环状的氧化硅膜21b及21a双重地包围多晶硅附加构造31的周围的例子，但也可以大于或等于3重地包围。在该情况下，也以多晶硅附加构造31的端面位于多个环状的氧化硅膜的任意者之间，该端面和环状的氧化硅膜的内侧的端面分离开距离C的方式配置多晶硅附加构造31。
<多晶硅附加构造的其它例子>
就以上说明过的实施方式1及2的沟槽栅型IGBT 100及200而言，说明了在有源区AR的中央部分设置了作为温度检测用二极管的多晶硅附加构造31的例子，但温度检测用二极管也可以设置于有源区AR的端缘部。
图38示出将作为温度检测用二极管的多晶硅附加构造31f设置于将有源区AR包围的阱扩散层41的一部分上部的结构，图38是与图1对应的图。
另外，也可以兼用如图1所示在有源区AR的中央部分设置了作为温度检测用二极管的多晶硅附加构造31的结构。
另外，也可以设置多晶硅附加构造作为通过导线键合将导线压接于装置表面的电极焊盘时的冲击缓冲构造。由于电极焊盘多数设置于有源区AR的端缘部，因此例如如图39所示，作为冲击缓冲构造的多晶硅附加构造31g设置于将有源区AR包围的阱扩散层41的一部分上部。
此外，多晶硅附加构造31f、31g均与多晶硅附加构造31同样地，如图3所示，以与端面接触的方式设置氧化硅膜23，不会在多晶硅附加构造31f及31g的端面产生导电性膜的残渣。
另外，在阱扩散层41之上，如图3所示，在从多晶硅附加构造31f及31g的端面向外侧分离开距离C的位置设置有宽度W的氧化硅膜21a。
另外，除了上述之外，当在阱扩散层之上隔着氧化硅膜而设置p型多晶硅膜和n型多晶硅膜的pn结构造，通过pn结构造的结耐压而保持相邻的单元部的电绝缘的情况下，多晶硅附加构造也适用，在这样的pn结构造的形成中，上述防止残渣的结构也是有效的。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。
Claims (11)
1.一种半导体装置，其具有：
第1导电型的半导体层；
第2导电型的扩散层，其设置于所述半导体层的上层部；
多晶硅附加构造，其隔着第1氧化硅膜而设置在所述扩散层之上，由多晶硅形成；
第2氧化硅膜，其设置为与所述多晶硅附加构造的端面接触，从所述多晶硅附加构造的所述端面起具有平缓的向下的倾斜度；以及
第3氧化硅膜，其在所述扩散层之上与所述多晶硅附加构造的所述端面分离开一定距离地设置，由所述第1氧化硅膜覆盖，
所述第1氧化硅膜在覆盖所述第3氧化硅膜的部分隆起，由该隆起和具有所述平缓的向下的倾斜度的所述第2氧化硅膜构成具有平缓的阶梯状的表层的氧化硅膜。
2.根据权利要求1所述的半导体装置，其中，
所述扩散层至少在所述第3氧化硅膜的正下方的部分具有与周围相比杂质浓度低的低浓度扩散层。
3.根据权利要求2所述的半导体装置，其中，
所述扩散层在所述第3氧化硅膜的所述多晶硅附加构造侧的端缘部正下方和其相反侧的端缘部正下方的部分，各自具有与周围相比杂质浓度低的第1及第2低浓度扩散层，在所述第1及第2低浓度扩散层之间的部分具有所述半导体层。
4.根据权利要求1所述的半导体装置，其中，
具有第4氧化硅膜，该第4氧化硅膜在所述扩散层之上与所述第3氧化硅膜向与所述多晶硅附加构造相反侧分离开一定距离地设置，
所述第1氧化硅膜在覆盖所述第3及第4氧化硅膜的部分隆起。
5.根据权利要求1所述的半导体装置，其中，
具有第4氧化硅膜，该第4氧化硅膜在所述扩散层之上与所述第3氧化硅膜向所述多晶硅附加构造侧分离开一定距离地设置，
所述第1氧化硅膜在覆盖所述第3及第4氧化硅膜的部分隆起，
所述多晶硅附加构造形成为攀至所述第1氧化硅膜覆盖所述第4氧化硅膜的部分。
6.一种半导体装置的制造方法，其具备：
(a)在第1导电型的半导体层之上形成第3氧化硅膜的工序；
(b)将所述第3氧化硅膜图案化，设为具有第1宽度的环状膜的工序；
(c)在所述工序(b)后，从所述环状膜之上离子注入第2导电型的杂质，在所述半导体层的上层部形成第2导电型的扩散层的工序；
(d)在所述工序(c)后，在所述半导体层之上形成第1氧化硅膜，覆盖所述环状膜的工序；
(e)在所述第1氧化硅膜之上形成第1多晶硅膜的工序；
(f)将所述多晶硅膜图案化，形成多晶硅附加构造的工序；
(g)在所述半导体层之上形成第2氧化硅膜而覆盖所述多晶硅附加构造的工序；
(h)在所述工序(g)后去除所述第2氧化硅膜，仅在所述多晶硅附加构造的端面，以从所述端面起具有平缓的向下的倾斜度的方式残留所述第2氧化硅膜；
(i)以覆盖所述第1及第2氧化硅膜和所述多晶硅附加构造的方式层叠绝缘膜及第2多晶硅膜；以及
(j)局部地去除所述第2多晶硅膜的工序，
所述工序(f)包含下述工序，即，以从所述环状膜的内侧的端面至所述多晶硅附加构造的所述端面为止分离开一定距离的方式形成所述多晶硅附加构造。
7.根据权利要求6所述的半导体装置的制造方法，其中，
所述工序(b)包含下述工序，即，将所述环状膜的所述第1宽度设为比所述扩散层的掺杂剂的横向扩散距离的2.0倍小的值，或设为比所述掺杂剂的纵向扩散距离的1.2倍小的值。
8.根据权利要求6所述的半导体装置的制造方法，其中，
所述工序(b)包含下述工序，即，将所述环状膜的所述第1宽度设为大于或等于所述扩散层的掺杂剂的横向扩散距离的2.0倍的值，或设为大于或等于所述掺杂剂的纵向扩散距离的1.2倍的值。
9.根据权利要求6所述的半导体装置的制造方法，其中，
所述一定距离设定为比所述第2氧化硅膜的膜厚度的2倍小的值。
10.根据权利要求6所述的半导体装置的制造方法，其中，
所述工序(b)具有在所述环状膜的外侧将至少1个其它环状膜图案化的工序，
所述工序(d)包含下述工序，即，以覆盖所述环状膜及所述至少1个其它环状膜的方式形成所述第1氧化硅膜。
11.根据权利要求6所述的半导体装置的制造方法，其中，
所述工序(b)具有在所述环状膜的内侧将至少1个其它环状膜图案化的工序，
所述工序(d)包含下述工序，即，以覆盖所述环状膜及所述至少1个其它环状膜的方式形成所述第1氧化硅膜，
所述工序(f)包含下述工序，即，以攀至所述第1氧化硅膜覆盖所述至少1个其它环状膜的部分的方式形成所述多晶硅附加构造。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0671760A2 (en) * | 1994-03-07 | 1995-09-13 | Oki Electric Industry Co., Ltd. | A method of fabricating a semiconductor device using high dose implantation |
| JPH11251426A (ja) * | 1998-03-05 | 1999-09-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| CN1661778A (zh) * | 2004-02-09 | 2005-08-31 | 株式会社东芝 | 半导体器件的制造方法 |
| CN101097954A (zh) * | 2006-06-30 | 2008-01-02 | 株式会社东芝 | 场效应晶体管、集成电路元件及其制造方法 |
| CN101364543A (zh) * | 2007-08-08 | 2009-02-11 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936929A (ja) * | 1982-08-25 | 1984-02-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0834222B2 (ja) * | 1987-03-19 | 1996-03-29 | 日本電装株式会社 | 半導体装置 |
| JPH0817203B2 (ja) | 1989-08-18 | 1996-02-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH03263328A (ja) * | 1990-03-13 | 1991-11-22 | Mitsubishi Electric Corp | 半導体装置 |
| JP3955404B2 (ja) * | 1998-12-28 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP3076250U (ja) | 2000-09-11 | 2001-03-30 | 株式会社 アルファプログレス | 緊急車輌情報確認装置 |
| JP4765252B2 (ja) | 2004-01-13 | 2011-09-07 | 株式会社豊田自動織機 | 温度検出機能付き半導体装置 |
| JP5487601B2 (ja) | 2008-11-27 | 2014-05-07 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2011082411A (ja) | 2009-10-09 | 2011-04-21 | Mitsubishi Electric Corp | 半導体素子の製造方法 |
| CN103650141B (zh) | 2011-07-22 | 2016-06-29 | 富士电机株式会社 | 超结半导体装置 |
| JP6170812B2 (ja) * | 2013-03-19 | 2017-07-26 | 株式会社東芝 | 半導体装置の製造方法 |
-
2018
- 2018-11-07 JP JP2018209636A patent/JP7055087B2/ja active Active
-
2019
- 2019-08-22 US US16/547,628 patent/US11094783B2/en active Active
- 2019-10-31 DE DE102019216819.1A patent/DE102019216819A1/de active Pending
- 2019-11-01 CN CN201911061706.8A patent/CN111162008B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0671760A2 (en) * | 1994-03-07 | 1995-09-13 | Oki Electric Industry Co., Ltd. | A method of fabricating a semiconductor device using high dose implantation |
| JPH11251426A (ja) * | 1998-03-05 | 1999-09-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| CN1661778A (zh) * | 2004-02-09 | 2005-08-31 | 株式会社东芝 | 半导体器件的制造方法 |
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