CN113363326B - 半导体器件及其制造方法 - Google Patents

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Abstract

本文公开了多栅极器件及其制造方法。示范性器件包括沟道层、第一源极/漏极部件、第二源极/漏极部件和金属栅极。沟道层具有第一水平段、第二水平段和连接第一水平段和第二水平段的垂直段。第一水平段和第二水平段沿着第一方向延伸，并且垂直段沿着第二方向延伸。垂直段具有沿着第一方向的宽度和沿着第二方向的厚度，并且厚度大于宽度。沟道层沿着第三方向在第一源极/漏极部件和第二源极/漏极部件之间延伸。金属栅极包裹沟道层。在一些实施例中，第一水平段和第二水平段是纳米片。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
电子工业已经经历了对更小和更快的电子器件的不断增长的需求，这些电子器件能够同时支持更多数量的日益复杂和精细的功能。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，在很大程度上通过减小IC尺寸(例如，最小的IC部件尺寸)，从而提高生产效率并且降低相关成本来实现这些目标。然而，这种缩放也增加了IC制造工艺的复杂性。因此，要实现IC器件及其性能的持续进步，需要IC制造工艺和技术的类似进步。
近来，已经引入了多栅极器件以改进栅极控制。已经观察到多栅极器件可以增加栅极-沟道耦接，减小截止状态电流和/或减小短沟道效应(SCE)。一种这样的多栅极器件是全环栅(GAA)器件，GAA器件包括可以部分或整体围绕沟道区域延伸以提供在至少两侧上对沟道区域的访问的栅极结构。GAA器件使得IC技术的大幅按比例缩小、保持栅极控制并且缓解SCE成为可能，同时与常规IC制造工艺无缝集成。然而，随着IC密度的不断缩放，增大GAA器件的驱动电流的挑战已经出现。因此，尽管GAA器件和制造方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：沟道层，设置在衬底上方，其中，所述沟道层具有第一水平段、第二水平段和垂直段，所述垂直段在所述第一水平段和所述第二水平段之间延伸并且连接所述第一水平段和所述第二水平段，并且其中：所述第一水平段和所述第二水平段沿着第一方向延伸，并且所述垂直段沿着不同于所述第一方向的第二方向延伸，并且所述垂直段具有沿着所述第一方向的宽度和沿着所述第二方向的厚度其中，所述厚度大于所述宽度；第一源极/漏极部件和第二源极/漏极部件，设置在所述衬底上方，其中，所述沟道层沿着第三方向在所述第一源极/漏极部件和所述第二源极/漏极部件之间延伸，其中，所述第三方向不同于所述第一方向和所述第二方向；以及金属栅极，设置在所述第一源极/漏极部件和所述第二源极/漏极部件之间，其中，所述金属栅极包裹所述沟道层。
本发明的另一实施例提供了一种半导体器件，包括：沟道，设置在衬底上方，其中，所述沟道包括第一纳米片、第二纳米片和连接所述第一纳米片和所述第二纳米片的纳米片连接部分，其中：沿着垂直于所述衬底的第一方向，在所述第一纳米片和所述第二纳米片之间存在距离，所述纳米片连接部分具有沿着第二方向的厚度，所述第二方向与所述衬底平行，并且所述厚度小于所述距离；第一源极/漏极部件和第二源极/漏极部件，设置在所述衬底上方，其中，所述第一纳米片和所述第二纳米片沿着第三方向从所述第一源极/漏极部件和所述第二源极/漏极部件延伸，其中，所述第三方向不同于所述第一方向和所述第二方向；以及金属栅极，设置在所述第一源极/漏极部件和所述第二源极/漏极部件之间，其中，所述金属栅极包裹所述沟道。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成半导体层堆叠件，其中，所述半导体层堆叠件包括以交替配置垂直堆叠的第一半导体层和第二半导体层；形成半导体线，所述半导体线从所述第一半导体层中的第一个穿过所述第二半导体层中的一个延伸至所述第一半导体层中的第二个，其中，所述半导体线具有第一宽度；图案化所述半导体层堆叠件以形成从所述衬底延伸的鳍结构，其中，所述鳍结构包括所述半导体线、所述第一半导体层中的所述第一个的部分、所述第二半导体层中的所述一个的部分以及所述第一半导体层中的所述第二个的部分；选择性地去除所述第二半导体层中的所述一个的所述部分，使得所述第一半导体层中的所述第一个与所述第一半导体层中的所述第二个沿着第一方向分隔开一定距离，并且所述半导体线沿着所述第一方向在所述第一半导体层中的所述第一个和所述第一半导体层中的所述第二个之间延伸并且将所述第一半导体层中的所述第一个连接至所述第一半导体层中的所述第二个；修整所述半导体线以将所述第一宽度减小至第二宽度，其中，所述第一宽度和所述第二宽度沿着不同于所述第一方向的第二方向，所述第一宽度大于所述距离，并且所述第二宽度小于所述距离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造多栅极器件的方法的流程图。
图2A至图17A、图2B至图17B、图2C至图17C、图2D至图17D和图2E至图17E是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)处的多栅极器件的部分或整体的局部示意图。
图18A至图18C是根据本发明的各个方面的在与图15A至图15E(图18A)或图17A至图17E(图18B和图18C)相关联的制造阶段处的多栅极器件的部分或整体的三维立体图。。
图19A和图19B提供了根据本发明的各个方面的有效沟道宽度的百分比变化的图，该百分比变化作为多栅极器件的水平段的片宽度、片间距和垂直段的片宽度的函数。
图20A至图20C提供了根据本发明的各个方面的两个不同的多栅极器件(其中一个是根据图1的方法制造的)的截面图以及作为片间距的函数的驱动电流的图。
图21A至图21F是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)处的另一多栅极器件的部分或整体的局部截面图。
图22A至图22F是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)处的另一多栅极器件的部分或整体的局部截面图。
图23A至图23H是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法相关联的那些)处的另一多栅极器件的部分或整体的局部截面图。
具体实施方式
本发明总体上涉及集成电路器件，并且更具体地涉及多栅极器件，诸如全环栅(GAA)器件。
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的特定示例以简化本发明。当然，这些仅是示例，而不旨在进行限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，为了便于本发明描述一个部件与另一部件之间的关系，使用空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)。相对于空间术语旨在涵盖与包括元件或部件的器件(或系统或装置)所描绘的定向不同的定向，包括与器件的使用或操作相关联的定向。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地作出相应地解释。此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖在合理范围内的数值，考虑到如本领域普通技术人员所理解的制造期间固有地产生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值范围涵盖包括所述数值的合理范围，诸如在所述数值的+/-10％内。例如，厚度为“约5nm”的材料层可以涵盖4.5nm至5.5nm的尺寸范围，其中，与本领域普通技术人员已知的与沉积材料层相关联的制造公差为+/-10％。更进一步地，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
近来，已经引入了多栅极器件以改进栅极控制。已经观察到多栅极器件可以增加栅极-沟道耦接，减小截止状态电流和/或减小短沟道效应(SCE)。多栅极器件包括栅极结构，该栅极结构部分地或全部地围绕沟道区域延伸，以提供在至少两侧上对沟道区域的访问。一种这样的多栅极器件是全环栅(GAA)器件，GAA器件包括沟道层(区域)，该沟道层(区域)以允许栅极结构包裹(或围绕)沟道层的方式垂直或水平地堆叠和悬置。GAA器件使得IC技术的大幅按比例缩小、保持栅极控制并且缓解SCE成为可能，同时与常规的IC技术无缝集成。
随着GAA器件的缩放，沟道层通常具有纳米级尺寸，并且具有设计为优化性能的轮廓，诸如圆柱形状(例如，纳米线)、矩形形状(例如，纳米棒)和/或片状(例如，纳米片)。因为纳米片沟道层具有更宽的沟道(即，更宽的有效沟道宽度(Weff))，所以具有纳米片沟道层的GAA器件可以提供更高的驱动电流，以及因此更快的开/关切换。常规的标准单元尺寸限制了纳米片基GAA器件的纳米片沟道宽度的增大，以及因此相应的电流传导面积和驱动电流的增大。例如，增大纳米片沟道宽度会增大标准单元中的纳米片基GAA器件的占位面积，这会阻碍先进IC技术节点期望的标准单元中的IC部件(例如GAA器件)的密集堆积。尽管可以通过增加纳米片基GAA器件中的纳米片沟道层的数量而不增加其占位面积来获得驱动电流的进一步增大，但是也已经观察到增加纳米片沟道层的数量会不期望地增大寄生电容，并且因此降低纳米片基GAA器件的性能。随着纳米片沟道层的数量增加，源极/漏极设计和制造挑战也出现，这可以抵消由附加纳米片沟道层获得的任何驱动电流的增大。
为了克服这样的挑战，本发明提出了多栅极器件，诸如GAA器件，多栅极器件具有通过沟道连接部分连接的至少两个片状沟道层。这样的配置提供了具有片状沟道、T沟道、H沟道、E沟道、F沟道和/或它们的组合的多栅极器件。具有通过沟道连接部分连接的片状沟道层的多栅极器件具有增加的电流传导面积，并且因此可以提供比常规GAA器件更高的驱动电流。所提出的用于制造通过沟道连接部分连接的片状沟道层的技术容易并且无缝地集成到现有的多栅极器件制造中。所提出的用于制造通过沟道连接部分连接的片状沟道层的技术还允许基于所公开的多栅极器件的设计考虑进行电流传导面积调节(例如，通过调整片状沟道层(例如，纳米片)之间的间距和/或沟道连接部分的厚度)以及因此驱动电流调节。在一些实施例中，通过调节电流传导面积来增大金属栅极填充窗口。本文在以下页面和/或附图中描述了由用于多栅极器件的沟道连接部分连接的所提出的片状沟道层的细节及其制造方法。
图1是根据本发明的各个方面的用于制造多栅极器件的方法100的流程图。在一些实施例中，方法100制造包括片状沟道层的多栅极器件的晶体管，其中，至少两个片状沟道层通过沟道连接部分连接。在框102处，在衬底上方形成半导体层堆叠件。半导体层堆叠件包括以交替配置垂直堆叠的第一半导体层和第二半导体层。在框104处，在半导体层堆叠件中形成半导体线。半导体线从第一半导体层中的第一个穿过第二半导体层中的一个延伸至第一半导体层中的第二个。半导体线具有第一宽度。在框106处，图案化半导体层堆叠件以形成从衬底延伸的鳍结构。鳍结构包括第一半导体层中的第一个的部分、第二半导体层中的该一个的部分以及第一半导体层中的第二个的部分。鳍结构还包括半导体线。在一些实施例中，在图案化半导体层堆叠件以形成鳍结构之前形成半导体线。在一些实施例中，在图案化半导体层堆叠件以形成鳍结构之后形成半导体线。在框108处，从半导体层堆叠件中选择性地去除第二半导体层中的该一个的部分，使得第一半导体层中的第一个与第一半导体层中的第二个沿着第一方向分隔开一定距离。半导体线沿着第一方向在第一半导体层中的第一个和第一半导体层中的第二个之间延伸并且将第一半导体层中的第一个连接至第一半导体层中的第二个。在框110处，修整半导体线以将第一宽度减小至第二宽度。第一宽度和第二宽度沿着不同于第一方向的第二方向。在一些实施例中，第一宽度大于距离，并且第二宽度小于距离。可以在方法100之前、期间和之后提供附加步骤，并且对于方法100的附加实施例，可以移动、替换或消除所描述的一些步骤。以下讨论示出了可以使用方法100制造的具有改进的性能特征的多栅极器件的各个实施例。
图2A至图17A、图2B至图17B、图2C至图17C、图2D至图17D和图2E至图17E是根据本发明的各个方面的在各个制造阶段(诸如与图1中的方法100相关联的那些)处的多栅极器件200的部分或整体的局部示意图。特别地，图2A至图17A是在X-Y平面中的多栅极器件200的顶视图；图2B至图17B分别是在沿着图2A至图17A的线B-B’的Y-Z平面中的多栅极器件200的示意截面图，图2C至图17C分别是在沿着图2A至图17A的线C-C’的Y-Z平面中的的多栅极器件200的示意截面图；图2D至图17D分别是在沿着图2A至图17A的线D-D’的X-Z平面中的多栅极器件200的示意截面图；并且图2E至图17E分别是在沿着图2A至图17A的线E-E’的X-Z平面中的多栅极器件200的示意截面图。图18A至图18C是在与图15A至图15E(图18A)或图17A至图17E(图18B和图18C)相关联的制造阶段处的多栅极器件200的部分或整体的三维立体图。多栅极器件200可以被包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，多栅极器件200是IC芯片的部分、片上系统(SoC)或其部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了清楚起见，已经简化了图2A至图17A、图2B至图17B、图2C至图17C、图2D至图17D和图2E至图17E，以更好地理解本发明的发明构思。可以在多栅极器件200中添加附加部件，并且在多栅极器件200的其他实施例中可以替换、修改或消除以下描述的一些部件。
转至图2A至图2E，多栅极器件200包括衬底(晶圆)202。在所示的实施例中，衬底202包括硅。可选地或附加地，衬底202包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。取决于多栅极器件200的设计要求，衬底202可以包括各种掺杂区域。在所示的实施例中，衬底202包括掺杂区域204(以下称为掺杂阱)，该掺杂区域204包括n型掺杂剂、p型掺杂剂或它们的组合。例如，掺杂阱204是配置用于n型GAA晶体管的p型掺杂区域，诸如p阱。在另一示例中，掺杂阱204是配置用于p型GAA晶体管的n型掺杂区域，诸如n阱。n型掺杂区域掺杂有n型掺杂剂，诸如磷、砷、其他n型掺杂剂或它们的组合。p型掺杂区域掺杂有p型掺杂剂，诸如硼、铟、其他p型掺杂剂或它们的组合。在一些实施例中，衬底202包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。诸如掺杂阱204的各种掺杂区域可以直接形成在衬底202上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区域，诸如掺杂阱204。
半导体层堆叠件205形成在衬底202上方，其中半导体层堆叠件205包括以交错或交替的配置从衬底202的表面垂直地(例如，沿着z方向)堆叠的半导体层210和半导体层215。在一些实施例中，以所示的交错和交替配置外延生长半导体层210和半导体层215。例如，第一个半导体层210外延生长在衬底202上，第一个半导体层215外延生长在第一个半导体层210上，第二个半导体层210外延生长在第一个半导体层215上等，直到半导体层堆叠件205具有期望数量的半导体层210和半导体层215。在这样的实施例中，半导体层210和半导体层215可以称为外延层。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或它们的组合来实现半导体层210和半导体层215的外延生长。半导体层210的组分不同于半导体层215的组分，以在后续处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层210具有对蚀刻剂的第一蚀刻速率，并且半导体层215具有对蚀刻剂的第二蚀刻速率，其中第二蚀刻速率不同于第一蚀刻速率。在一些实施例中，半导体层210具有第一氧化速率，并且半导体层215具有第二氧化速率，其中第二氧化速率不同于第一氧化速率。在所示的实施例中，半导体层210和半导体层215包括不同的材料、组成原子百分比、组成重量百分比、厚度和/或特性，以在蚀刻工艺(诸如实施为在多栅极器件200的沟道区域中形成悬置沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。例如，在半导体层210包括硅锗并且半导体层215包括硅的情况下，半导体层215的硅蚀刻速率与半导体层210的硅锗蚀刻速率不同。在一些实施例中，半导体层210和半导体层215可以包括相同的材料，但是具有不同的组成原子百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可以包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本发明预期半导体层210和半导体层215包括可以提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特征的半导体材料的任何组合(例如，使电流最大化的材料)，包括本文公开的任何半导体材料。
如下文进一步描述，半导体层215或其部分形成多栅极器件200的沟道区域(沟道)。在所示的实施例中，半导体层堆叠件205包括配置为形成设置在衬底202上方的三个半导体层对的三个半导体层210和三个半导体层215，每个半导体层对具有相应的第一半导体层210和相应的第二半导体层215。在经受后续处理之后，这种配置将产生具有三个沟道的多栅极器件200。然而，例如，取决于多栅极器件200(例如，GAA晶体管)期望的沟道数量和/或多栅极器件200的设计要求，本发明预期半导体层堆叠件205包括更多或更少的半导体层的实施例。例如，半导体层堆叠件205可以包括两至十个半导体层210和两至十个半导体层215。在进一步所示的实施例中，半导体层210具有厚度t1，并且半导体层215具有厚度t2，其中基于多栅极器件200的制造和/或器件性能的考虑来选择厚度t1和厚度t2。例如，厚度t1可以配置为限定多栅极器件200的相邻沟道之间(例如，半导体层215之间)的期望距离(或间隙)，厚度t2可以配置为实现多栅极器件200的沟道的期望厚度，并且厚度t1和厚度t2可以配置为实现多栅极器件200的期望性能。在一些实施例中，厚度t1为约6nm至约15nm。在一些实施例中，厚度t2为约6nm至约15nm。
转至图3A至图3E，执行极紫外(EUV)光刻工艺以在多栅极器件200上方形成图案化的EUV掩模层，诸如EUV掩模220。EUV掩模220具有开口222，该开口222部分地暴露多栅极器件200的沟道区域C，多栅极器件200的沟道区域C可以与多栅极器件200的晶体管的沟道区域对应。在图3A至图3E中，EUV掩模220暴露沟道区域C的中心部分并且覆盖沟道区域C的边缘部分。EUV光刻工艺通常是指在曝光期间使用EUV光(辐射)的光刻工艺。例如，通过在半导体层堆叠件205上方沉积EUV光刻胶层(在一些实施例中，通过旋涂)，使用掩模执行曝光工艺以及执行显影工艺来形成EUV掩模220。在曝光工艺期间，将EUV光刻胶层暴露于EUV光，其中取决于掩模的掩模图案，掩模将EUV光反射到EUV光刻胶层，使得与掩模图案对应的图像投射到EUV光刻胶层上。在一些实施例中，EUV光的波长为约11nm至约15nm(例如，约13.5nm)。由于EUV光刻胶层对EUV光敏感，因此EUV光刻胶层的曝光部分会发生化学变化，对显影液产生抗性(不溶)或不具有抗性(可溶)。在显影工艺期间，取决于EUV光刻胶层的特性和显影液的特性，EUV光刻胶层的曝光(或未曝光)部分会被显影液溶解。在显影之后，图案化的EUV光刻胶层(即，EUV掩模220)包括与掩模对应的光刻胶图案。在一些实施例中，EUV光刻工艺包括执行曝光前烘烤工艺和/或执行曝光后烘烤工艺。EUV光刻胶层包括对EUV光敏感的光刻胶材料(即，光刻胶材料响应于暴露于EUV光而改变的特性)。光刻胶材料可以包括对IC工艺(例如，蚀刻工艺和/或注入工艺)具有抗性的聚合物、酸不稳定基团(ALG)组分、产酸组分(例如光产酸剂(PAG))、热产酸剂(TAG)组分、淬灭剂(碱)组分、发色团组分、交联剂组分、表面活性剂组分、溶剂组分和/或其他合适的组分。在一些实施例中，EUV光刻胶层是金属光刻胶层，诸如金属氧化物光刻胶层。
转至图4A至图4E，使用EUV掩模220作为蚀刻掩模，对半导体层堆叠件205的沟道区域C的暴露部分执行蚀刻工艺。例如，去除由EUV掩模220的开口222暴露的半导体层堆叠件205的部分以在多栅极器件200的沟道区域C中形成沟槽225，从而形成通过沟槽225与半导体层部分210B分隔开的半导体层部分210A以及通过沟槽225与半导体层部分215B分隔开的半导体层部分215A。基于多栅极器件200的沟道层的期望配置来选择沟槽225的深度。在所示的实施例中，通过蚀刻工艺完全去除由EUV掩模220暴露的半导体层堆叠件205，使得沟槽225暴露202。在一些实施例中，如下文进一步描述的，通过蚀刻工艺部分地去除由EUV掩模220暴露的半导体层堆叠件205，使得沟槽225延伸至半导体层210中的一个或半导体层215中的一个。基于多栅极器件200的期望的沟道配置和/或期望的性能(例如，驱动电流)来选择沟槽225的宽度w1(例如，沿着y方向)。例如，宽度w1大于要为多栅极器件200形成的诸如片状沟道层的沟道层之间的间距。在这样的示例中，宽度w1大于厚度t1，厚度t1对应于沟道层之间的间距。在一些实施例中，宽度w1为约3nm至约15nm。在一些实施例中，宽度w1基本上等于或小于厚度t1。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别和交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺使用可以去除半导体层210和半导体层215两者的蚀刻剂而无需交替调节其他蚀刻参数。在一些实施例中，蚀刻工艺的参数配置为选择性地蚀刻半导体层堆叠件205，而最小(或不)蚀刻EUV掩模220。在一些实施例中，蚀刻工艺可以部分地蚀刻EUV掩模220。在一些实施例中，在设置在半导体层堆叠件205上方的硬掩模层上方形成EUV掩模220。在这样的实施例中，使用图案化的硬掩模层作为蚀刻掩模，第一蚀刻工艺去除硬掩模层的部分以形成图案化的硬掩模层，并且第二蚀刻工艺去除半导体层堆叠件205的部分。
转至图5A至图5E和图6A至图6E，通过任何合适的工艺(例如，光刻胶剥离工艺和/或蚀刻工艺)从多栅极器件200去除EUV掩模220(图5A至图5E)，并且在填充沟槽225的多栅极器件200上方形成半导体层230(图6A至图6E)。在所示的实施例中，沉积工艺形成半导体材料，该半导体材料过度填充沟槽225并且覆盖半导体层堆叠件205的顶面，诸如最顶部的半导体层部分215A、215B的顶面。在一些实施例中，半导体材料具有晶体结构(即，具有有序原子结构的材料)，诸如晶体硅(例如，c-Si)、晶体锗和/或晶体硅锗(例如，c-SiGe)和/或另一晶体半导体材料。在一些实施例中，半导体材料具有非晶结构(即，具有无序原子结构的材料)，诸如非晶硅(例如，a-Si)、非晶锗(例如，a-Ge)、非晶硅锗(例如，a-SiGe)和/或另一非晶半导体材料。在一些实施例中，半导体材料具有n型掺杂剂(例如，砷、磷和/或锑)、p型掺杂剂(硼、镓和/或铟)或它们的组合。在所示的实施例中，半导体材料是晶体硅或非晶硅，并且半导体层230可以分别称为硅层或非晶硅层。在一些实施例中，半导体层230包括掺杂有硼、磷、碳、氟、其他合适的掺杂剂或它们的组合的硅和/或非晶硅。在一些实施例中，半导体层230中的掺杂剂的掺杂剂浓度小于或等于约2×1018cm-3。在一些实施例中，半导体层230掺杂有碳。在一些实施例中，半导体层230中的碳浓度小于或等于约2％。相对于半导体层部分210A、215A和/或半导体层部分210B、215B的蚀刻速率，将诸如碳的掺杂剂掺入半导体层230中可以改变半导体层230的蚀刻速率，使得可以在后续处理期间在半导体层230与半导体层部分210A、215A和/或半导体层部分210B、215B之间实现蚀刻选择性，诸如下面参考图16A至图16E所述的。沉积工艺为CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、MOCVD、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、其他合适的方法或它们的组合。在一些实施例中，半导体层230从半导体层部分210A、210B和/或半导体层部分215A、215B外延生长。外延工艺可以使用CVD沉积技术(例如，VPE、UHV-CVD、LPCVD和/或PECVD)、分子束外延、其他合适的选择性外延生长工艺或它们的组合。在这样的实施例中，半导体层230可以称为外延半导体层，诸如外延硅层。外延工艺可以使用气体和/或液体前体，前体与半导体层部分210A、210B和/或半导体层部分215A、215B的组分相互作用。在一些实施例中，通过沉积工艺形成半导体层230，该沉积工艺在多栅极器件200上方毯式沉积半导体材料。
半导体层230的质量以及半导体层230和半导体层堆叠件205之间的界面(诸如在半导体层230和半导体层部分210A、215A之间形成的界面I1和在半导体层230和半导体层部分210B、215B之间形成的界面I2)可以影响多栅极器件200的晶体管的性能。在一些实施例中，通过沉积工艺形成的半导体材料可以在完全填充沟槽225之前填充或封闭(夹断)沟槽225的顶部，在沉积之后产生其中具有一个或多个空隙(缝隙)(诸如垂直穿过填充沟槽225的半导体层230的部分的中心行进的空隙(即气隙))的半导体层230。当沟槽225具有高高宽比时，诸如当沟槽225是窄宽度的沟槽并且沟槽225的深度d基本上大于沟槽225的宽度w1时(例如，深度d与宽度w1的比率大于约1.05)，特别容易形成空隙。当半导体层230不能很好地分别粘附至半导体层部分210A、215A和/或半导体层部分210B、215B时，空隙也可以在界面I1和/或界面I2处形成。由于半导体层230将形成晶体管的沟道层的部分，因此其中的任何空隙将阻止和/或阻碍电流(例如，诸如电子或空穴的载流子)流过晶体管的沟道层，从而使晶体管的操作和/或性能下降。在一些实施例中，可以捕获和累积电荷的界面I1和界面I2处的硅悬空键可以产生电流泄漏路径和/或不期望地偏移晶体管的阈值电压。在一些实施例中，为了平衡制造需求和电子性能需求，可能期望通过沉积非晶半导体材料(例如，a-Si)来形成半导体层230，非晶半导体材料比晶体半导体材料更容易且便宜地沉积(例如，可以通过诸如PECVD的低成本、低温工艺形成非晶半导体材料)，然后将非晶半导体材料转化为晶体半导体材料，该电流可以更容易地流过(例如，c-Si的载流子迁移率是大于a-Si的载流子迁移率)。
为了解决这些问题，在沉积之后，对半导体层230执行退火工艺以(1)回流半导体层230的半导体材料以减少(并且在一些实施例中，消除)在沉积期间在半导体层230中和/或在界面I1、I2处形成的任何空隙；(2)修复半导体层230中和/或在界面I1、I2处的悬空键，诸如硅悬空键；和/或(3)将(晶体)非晶半导体材料(即具有非晶体结构的半导体材料)转化成晶体半导体材料(即具有晶体结构的半导体材料)。只要如本文所述调节(控制)退火工艺的温度和其他参数以充分地回流、修复和/或转化以改进半导体层230的质量和/或界面I1、I2的质量，就可以实施任何合适的退火工艺。在一些实施例中，基于半导体层230和/或半导体层堆叠件205的各种特性(诸如回流温度和/或结晶温度)来选择退火工艺的参数。在一些实施例中，退火工艺的温度为约550℃至约950℃。当退火工艺的温度低于550℃时，半导体材料(例如，硅)很少或不发生回流，而回流提高半导体层230的结晶度和/或减少硅悬空键。当退火工艺的温度高于950℃时，可能会损坏半导体层部分210A、210B、半导体层部分215A、215B和/或半导体层230。在一些实施例中，退火工艺的持续时间为约1分钟到约30分钟。在一些实施例中，退火工艺在约1个大气压(atm)至约10atm的压力下执行。在一些实施例中，在包括氢气、氮气、氦气、氩气、氖气、其他合适的退火气体环境或它们的组合的气体环境中执行退火工艺。在一些实施例中，气体环境包括氢气，其中氢气在气体环境中的浓度为约0.5％至约4％。在一些实施例中，退火工艺使半导体层230以减少或消除半导体层230中、界面I1和/或界面I2处的空隙的方式流动。在一些实施例中，退火工艺减少了界面I1和/或界面I2处的硅悬空键，从而减小界面I1和/或界面I2处的硅悬空键的密度(因此减小界面陷阱电荷的密度)，这可以改进穿过沟道层的载流子迁移率和/或稳定多栅极器件200的阈值电压。在一些实施例中，退火工艺减少了界面I1、界面I2处和/或半导体层230内的晶格缺陷和/或位错，这可以改进穿过多栅极器件200的沟道层的载流子迁移率。在一些实施例中，退火工艺使半导体层230的非晶半导体材料结晶(换句话说，重新排列其原子结构)，使得半导体层230包括晶体半导体材料。例如，在半导体层230包括非晶硅的情况下，退火工艺使非晶硅重结晶(即，重新排列其原子结构)，使得半导体层230包括晶体硅(即，具有有序原子结构的硅)。
转至图7A至图7E，对半导体层230执行化学机械平坦化(CMP)工艺和/或其他平坦化工艺。在所示的实施例中，CMP工艺去除设置在半导体层堆叠件205上方的半导体层230的部分。在CMP工艺之后，半导体层230的剩余部分形成宽度为w1且高度与半导体层堆叠件205的高度基本相同的半导体线230’。半导体线230’形成在多栅极器件200的有源区域中，诸如在多栅极器件200的区域中，在该区域中形成用于多栅极器件200的晶体管的沟道区域和源极/漏极区域。在半导体层部分210A、215A与半导体层部分210B、215B之间设置有半导体线230’。半导体线230’和半导体层部分210A、215A在它们之间具有界面I1，并且半导体线230’和半导体层部分210B、215B在它们之间具有界面I2。因此，半导体层堆叠件205具有由相应的半导体层部分210A、相应的半导体层部分210B以及设置在它们之间的半导体线230’的相应部分形成的第一半导体层，以及由相应的半导体层部分215A、相应的半导体层部分215B以及设置在它们之间的半导体线230’的相应部分形成的第二半导体层。在一些实施例中，最顶部的半导体层部分215A、215B用作CMP停止层，使得执行CMP工艺直到到达并且暴露最顶部的半导体层部分215A、215B。在一些实施例中，半导体层230的组分不同于半导体层部分215A、215B的组分，使得CMP工艺在到达半导体层部分215A、215B时停止。在一些实施例中，选择CMP工艺的持续时间以确保CMP工艺在到达半导体层部分215A、215B时停止。CMP工艺可以平坦化半导体线230’的顶面和最顶部的半导体层部分215A、215B的顶面，使得这些表面在CMP工艺之后基本上是平坦的。
转至图8A至图8E，图案化半导体层堆叠件205以形成鳍235(也称为鳍结构、鳍元件等)，并且在隔离区域236中的衬底202上方和/或中形成隔离部件240，以将诸如有源区域238的有源器件区域与多栅极器件200的其他有源区域分隔开和隔离。鳍235包括衬底部分(即衬底202的部分)和半导体层堆叠件部分(即，半导体层堆叠件205的剩余部分包括半导体层部分210A、210B、半导体层部分215A、215B和半导体线230’)。鳍235沿着x方向延伸，具有在x方向上限定的长度、在y方向上限定的宽度以及在z方向上限定的高度。在一些实施例中，执行光刻和/或蚀刻工艺以图案化半导体层堆叠件205以形成鳍235。光刻工艺可以包括在半导体层堆叠件205上方形成光刻胶层(例如，通过旋涂)，执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺以及执行显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能(诸如紫外(UV)光、深UV(DUV)光或EUV光)，其中取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模会阻挡、透射和/或反射辐射到光刻胶层，使得将图像投射到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能敏感，光刻胶层的曝光部分发生化学变化，因此取决于光刻胶层的特性和显影工艺中使用的显影液的特性，光刻胶层的曝光(或未曝光)部分在显影工艺期间溶解。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案，其中光刻胶图案覆盖多栅极器件200的有源器件区域并且暴露多栅极器件200的隔离区域。例如，光刻胶图案暴露设置在多栅极器件200的隔离区域236中的半导体层部分210A、215A的部分和半导体层部分210B、215B的部分，并且覆盖设置在多栅极器件200的有源区域238中的半导体线230’、半导体层部分210A、215A的部分、半导体层部分210B、215B的未曝光部分。使用图案化的光刻胶层作为蚀刻掩模，蚀刻工艺去除了半导体层部分210A、215A的暴露部分和半导体层部分210B、215B的暴露部分。在一些实施例中，图案化的光刻胶层形成在设置在半导体层堆叠件205上方的硬掩模层上方，第一蚀刻工艺去除硬掩模层的部分以形成图案化的硬掩模层，并且使用图案化的硬掩模层作为蚀刻掩模，第二蚀刻工艺去除半导体层堆叠件205的部分。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如，通过光刻胶剥离工艺或其他合适的工艺来去除图案化的光刻胶层(以及在一些实施例中，硬掩模层)。在一些实施例中，通过多重图案化工艺形成鳍235，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件是电介质(SID)SADP工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-工艺(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。在一些实施例中，在图案化半导体层堆叠件205的同时，实施定向自组装(DSA)技术。此外，在一些实施例中，曝光工艺可以采用无掩模光刻、电子束(e-beam)写入和/或离子束写入，以用于图案化光刻胶层。
在形成鳍235之后，形成隔离部件240，例如，通过在形成鳍235之后在衬底202上方沉积绝缘体材料(例如，氧化物材料)，使得绝缘体材料的厚度大于鳍235的高度(即，绝缘体材料过度填充鳍235与其他鳍之间的间隙(沟槽))；平坦化(例如，通过CMP工艺)绝缘体材料，从而减小绝缘体材料的厚度，例如，直到绝缘体材料的厚度与鳍235的高度基本相同；以及然后回蚀刻(凹进)绝缘体材料。沉积工艺是可流动CVD(FCVD)工艺、高高宽比沉积(HARP)工艺、高密度等离子体CVD(HDPCVD)工艺、其他合适的沉积工艺或它们的组合。在一些实施例中，最顶部的半导体层部分215A、215B和/或半导体线230’用作平坦化(例如，CMP)停止层，使得执行平坦化工艺，直到到达并且暴露最顶部的半导体层部分215A、215B和/或半导体线230’。在一些实施例中，回蚀刻使绝缘体材料凹进，直到达到鳍235的上部鳍有源区域的期望(目标)高度。在所示的实施例中，回蚀刻进行，直到完全暴露鳍235的半导体层堆叠件部分(例如，半导体层部分210A、210B、半导体层部分215A、215B和半导体线230’)并且到达鳍235的衬底部分(例如衬底202/掺杂阱204)，使得鳍235的衬底部分的顶面相对于衬底202的顶面与隔离部件240的顶面基本齐平。在一些实施例中，进行回蚀刻，直到也部分暴露鳍235的衬底部分，使得鳍235的衬底部分的顶面相对于衬底202的顶面高于隔离部件240的顶面。在一些实施例中，鳍235的半导体层堆叠件部分地而不是完全地通过回蚀刻而暴露，使得鳍235的衬底部分的顶面相对于衬底202的顶面低于隔离部件240的顶面。
隔离部件240围绕鳍235的底部，从而提供鳍235的上部鳍有源区域(通常是指鳍235的从隔离部件240的顶面延伸并且位于隔离部件240的顶面之上的部分)和鳍235的下部鳍有源区域(通常是指鳍235的由隔离部件240围绕并且从衬底202的顶面延伸至隔离部件240的顶面的部分)。隔离部件240将鳍235与其他鳍、多栅极器件200的其他有源区域和/或无源区域和/或多栅极器件200的其他部件分隔开并且电隔离。隔离部件240包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或它们的组合。隔离部件240的尺寸和/或特征可以在处理期间配置为提供浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、硅的局部氧化(LOCOS)结构、其他合适的隔离结构或它们的组合。在所示的实施例中，隔离部件240是STI。在一些实施例中，隔离部件240包括多层结构，诸如设置在氧化物衬垫层上方的氮化硅体层。在一些实施例中，隔离部件240包括设置在掺杂衬垫层(包括例如硅酸硼玻璃(BSG)和/或磷硅酸盐玻璃(PSG))上方的介电体层。在一些实施例中，隔离部件240包括设置在一个或多个介电衬垫层(例如，氮化硅衬垫、氧化硅衬垫、硅衬垫和/或其他合适的衬垫)上方的体介电层(例如，体氧化硅层)，其中体介电层和介电衬垫层包括取决于设计要求的材料。
转至图9A至图9E，栅极结构250形成在鳍235和隔离部件240上方。栅极结构250在不同于(例如，正交于)鳍235的纵向的方向上纵向延伸。例如，栅极结构250沿着y方向延伸，具有在y方向上限定的的长度、在x方向上限定的宽度和在z方向上限定的高度。栅极结构250横贯鳍235，使得沟道区域C设置在多栅极器件200的源极/漏极区域S/D之间，该源极/漏极区域S/D可以对应于多栅极器件200的晶体管的源极/漏极区域。在Y-Z平面中，栅极结构250包裹鳍235的顶面和侧壁表面。在X-Z平面中，栅极结构250设置在沟道区域C中的鳍235的顶面上方，并且介于源极/漏极区域S/D之间。在图9A至图9E中，栅极结构250包括伪栅极堆叠件252和邻近伪栅极堆叠件252(即，沿着伪栅极堆叠件252的侧壁)设置的栅极间隔件256。伪栅极堆叠件252的宽度(这里，沿着x方向)可以与晶体管的栅极长度(Lg)对应，其中栅极长度是当晶体管打开(导通)时电流(例如载流子，诸如电子或空穴)在源极/漏极区域S/D之间传播的距离(或长度)。
伪栅极堆叠件252包括伪栅电极，并且在一些实施例中，包括伪栅极电介质。伪栅电极包括合适的伪栅极材料，诸如多晶硅层。在伪栅极堆叠件252包括设置在伪栅电极和鳍235之间的伪栅极电介质的实施例中，伪栅极电介质包括诸如氧化硅的介电材料。伪栅极堆叠件252可以包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。例如，伪栅极堆叠件252还可以包括设置在伪栅电极上方的硬掩模层。通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合形成伪栅极堆叠件252。例如，执行沉积工艺以在鳍235和隔离部件240上方形成伪栅极介电层(例如，氧化物层)，并且执行沉积工艺以在伪栅极介电层上方形成伪栅电极层(例如，多晶硅层)。在一些实施例中，在伪栅电极层上方沉积硬掩模层。沉积工艺包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合。然后执行光刻和蚀刻工艺以图案化伪栅极介电层和伪栅电极层(以及在一些实施例中，硬掩模层)以形成伪栅极堆叠件252，使得伪栅极堆叠件252(包括伪栅电极层、伪栅极介电层、硬掩模层和/或其他合适的层)配置为如图9A至图9D所示。光刻图案化工艺包括光刻胶涂层(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)、其他合适的光刻工艺或它们的组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。
栅极间隔件256通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，氮化硅层可以沉积在伪栅极堆叠件252上方并且随后被蚀刻(例如各向异性蚀刻)以形成栅极间隔件256。在一些实施例中，栅极间隔件256包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，邻近伪栅极堆叠件252形成多于一组的间隔件(诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主要间隔件)。在这样的实施例中，各组的间隔件可以包括具有不同蚀刻速率的材料。例如，可以沉积和蚀刻包括硅和氧的第一介电层(例如，氧化硅)以形成邻近伪栅极堆叠件252的第一间隔件组，并且可以沉积和蚀刻包括硅和氮的第二介电层(例如，氮化硅)以形成邻近第一间隔件组的第二间隔件组。
转至图10A至图10E，至少部分地去除鳍235的暴露部分(即，未由栅极结构250覆盖的源极/漏极区域S/D)以形成源极/漏极凹槽(沟槽)260。在所示的实施例中，蚀刻工艺完全去除源极/漏极区域S/D中的半导体线230’、半导体层部分215A、215B和半导体层部分210A、210B，从而暴露源极/漏极区域S/D中的鳍235的衬底部分(例如，掺杂阱204)。因此，源极/漏极凹槽260具有由沟道区域C中的鳍235的剩余部分(例如，栅极结构250下方的半导体线230’、半导体层部分215A、215B以及半导体层部分210A、210B)形成的侧壁和由源极/漏极区域S/D中的衬底202形成的底部。在一些实施例中，蚀刻工艺去除半导体线230’、半导体层部分215A、215B和/或半导体层部分210A、210B中的一些但不是全部，使得源极/漏极凹槽260具有由源极/漏极区域S/D中的半导体线230’、半导体层部分215A、215B和/或半导体层部分210A、210B形成的底部。在一些实施例中，诸如所示的，蚀刻工艺还去除鳍235的衬底部分的一些但不是全部，使得源极/漏极凹槽260在衬底202的最顶面下方延伸。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别和交替地去除半导体线230’、半导体层部分215A、215B和/或半导体层部分210A、210B。在一些实施例中，蚀刻工艺的参数配置为选择性地蚀刻半导体线230’、半导体层部分215A、215B和/或半导体层部分210A、210B，而最小(或不)蚀刻栅极结构250(即，伪栅极堆叠件252和栅极间隔件256)和/或隔离部件240。在一些实施例中，执行光刻工艺(诸如本文所述的光刻工艺)以形成覆盖栅极结构250和/或隔离部件240的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。
转至图11A至图11E，通过任何合适的工艺在沿着半导体层部分210A和半导体层部分210B的侧壁的沟道区域C中形成内部间隔件265。例如，执行第一蚀刻工艺，该第一蚀刻工艺选择性地蚀刻由源极/漏极凹槽260暴露的半导体层部分210A、210B，而最小(或不)蚀刻半导体线230’和半导体层部分215A、215B，使得在栅极间隔件256下方的半导体层部分215A之间、半导体层部分215B之间、半导体层部分215A与衬底202之间以及半导体层部分215B与衬底202之间形成间隙。因此，半导体层部分215A、215B的部分(边缘)悬置在栅极间隔件256下方的沟道区域C中。在一些实施例中，间隙在伪栅极堆叠件252下方部分地延伸。第一蚀刻工艺配置为横向蚀刻(例如，沿着x方向)半导体层部分210A、210B，从而减小了半导体层部分210A、210B沿着x方向的长度。在一些实施例中，第一蚀刻工艺配置为沿着x方向修改半导体层部分210A、210B的长度，使得该长度基本上等于期望的栅极长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。然后，沉积工艺在栅极结构250上方和在形成源极/漏极凹槽260的部件(例如，半导体线230’、半导体层部分215A、215B、半导体层部分210A、210B和衬底202)上方形成间隔件层，诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合。间隔件层部分地(并且在一些实施例中完全地)填充源极/漏极凹槽260。沉积工艺可以配置为确保间隔件层填充栅极间隔件256下方的半导体层部分215A之间、半导体层部分215B之间、半导体层部分215A和衬底202之间以及半导体层部分215B和衬底202之间的间隙。然后，执行第二蚀刻工艺，该第二蚀刻工艺选择性地蚀刻间隔件层以形成如图11A至图11E所示的内部间隔件265，而最小(或不)蚀刻半导体线230’、半导体层部分215A、215B和栅极结构250。在一些实施例中，从栅极间隔件256的侧壁、半导体线230’的侧壁、半导体层部分215A、215B的侧壁、伪栅极堆叠件252和衬底202去除间隔件层。间隔件层(以及内部间隔件层265)包括与半导体线230’的材料、半导体层部分215A、215B的材料以及栅极间隔件256的材料不同的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层包括介电材料，包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氧氮化硅、碳化硅或碳氮氧化硅)。在一些实施例中，间隔件层包括低k介电材料，诸如本文所述的那些。在一些实施例中，将掺杂剂引入介电材料中，使得间隔件层包括掺杂的介电材料。
转至图12A至图12E，在源极/漏极凹槽260中形成外延源极/漏极部件。例如，从由源极/漏极凹槽260暴露的衬底202、半导体线230’和半导体层部分215A、215B的部分外延生长半导体材料，在源极/漏极区域S/D中形成外延源极/漏极部件270。外延工艺可以使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或它们的组合。外延工艺可以使用气体和/或液体前体，前体与衬底202、半导体线230’和/或半导体层部分215A、215B的组分相互作用。外延源极/漏极部件270掺杂有n型掺杂剂和/或p型掺杂剂。在多栅极器件200配置为n型GAA晶体管的实施例中，外延源极/漏极部件270可以包括硅。在这样的实施例中，外延源极/漏极部件270可以掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合。在多栅极器件200配置为p型GAA晶体管的实施例中，外延源极/漏极部件270可以包括硅锗或锗。在这样的实施例中，外延源极/漏极部件270可以掺杂有硼、其他p型掺杂剂或它们的组合。在一些实施例中，外延源极/漏极部件270包括多于一个的外延半导体层，其中外延半导体层包括相同或不同的材料和/或掺杂剂浓度。例如，外延源极/漏极部件270可以包括设置在第二外延层上方的第一外延层，其中第一外延层中的掺杂剂的掺杂剂浓度大于第二外延层中的掺杂剂的掺杂剂浓度。在一些实施例中，外延源极/漏极部件270包括在沟道区域C中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，在沉积期间通过向外延工艺的源材料添加杂质(即原位)来掺杂外延源极/漏极部件270。在一些实施例中，在沉积之后通过离子注入工艺来掺杂外延源极/漏极部件270。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活多栅极器件200的外延源极/漏极部件270、重掺杂源极/漏极区域和/或轻掺杂源极/漏极(LDD)区域中的掺杂剂。
转至图13A至图13E，例如通过沉积工艺(例如，CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合)在隔离部件240、外延源极/漏极部件270和栅极间隔件256上方形成层间介电(ILD)层280。在一些实施例中，ILD层280通过可流动的CVD(FCVD)工艺形成，该FCVD工艺包括例如在多栅极器件200上方沉积可流动的材料(例如液体化合物)，并且通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动的材料转化为固体材料。ILD层280包括介电材料，该介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、Black (加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯，BCB、SiLK(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在所示的实施例中，ILD层280是包括低k介电材料的介电层(通常称为低k介电层)。ILD层280可以包括具有多种介电材料的多层结构。在一些实施例中，接触蚀刻停止层(CESL)设置在ILD层280和隔离部件240、外延源极/漏极部件280和栅极间隔件256之间。CESL包括不同于ILD层280的材料，诸如与ILD层280的介电材料不同的介电材料。例如，在ILD层280包括低k介电材料的情况下，CESL包括硅和氮，诸如氮化硅或氮氧化硅。在沉积ILD层280和/或CESL之后，可以执行CMP工艺和/或其他平坦化工艺，直到到达(暴露)伪栅极堆叠件252的顶部(或顶面)。在一些实施例中，平坦化工艺去除伪栅极堆叠件252的硬掩模层，以暴露下面的伪栅极堆叠件252的伪栅电极，诸如多晶硅栅电极。
转至图14A至图14E，从栅极结构250去除伪栅极堆叠件252，从而形成暴露沟道区域C中的鳍235的栅极开口(沟槽)285。例如，栅极沟槽275暴露半导体线230、半导体层部分215A、半导体层部分215B、半导体层部分210A和半导体层部分210B。在所示的实施例中，蚀刻工艺完全去除伪栅极堆叠件252。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别去除伪栅极堆叠件252的各个层，诸如伪栅电极层、伪栅极介电层和/或硬掩模层。在一些实施例中，蚀刻工艺配置为选择性地蚀刻伪栅极堆叠件252，而最小(或不)蚀刻多栅极器件200的其他部件(诸如ILD层280、栅极间隔件256、隔离部件240、半导体线230’、半导体层部分215A、半导体层部分215B、半导体层部分210A和半导体层部分210B。在一些实施例中，执行光刻工艺，例如本文所述的那些，以形成覆盖ILD层280和/或栅极间隔件256的图案化的掩模层，并且蚀刻工艺使用该图案化的掩模层作为蚀刻掩模。
转至图15A至图15E和图18A，例如通过从沟道区域C选择性地去除鳍235的半导体层部分210A和半导体层部分210B(由栅极开口285暴露)来执行沟道释放工艺，从而形成悬置半导体层部分215A’、悬置半导体层部分215B’、半导体线部分230’-1和半导体线部分230’-2。沟道释放工艺提供了片状沟道层和沟道层连接部分，每个片状沟道层由相应的悬置半导体层部分215A’、相应的悬置半导体层部分215B’和相应的半导体线部分230’-1形成，并且沟道层连接部分的每个由相应的半导体线部分230’-2形成。片状沟道层基本上与衬底202(诸如与衬底202的顶面)平行地延伸，并且沟道层连接部分基本上垂直于衬底202延伸。如图15A至图15E所示，由栅开口285暴露的片状沟道层和沟道层连接部分为多栅极器件200提供至少一个T形片状沟道层(也称为T形沟道)。例如，三个T形沟道沿着z方向垂直堆叠，诸如设置在衬底202上方并且连接至衬底202的T形沟道290A、设置在T形沟道290A上方并且连接至T形沟道290A的T形沟道290B以及设置在T形沟道290B上方并且连接至T形沟道290B的T形沟道290C，这将在下面进一步描述。T形沟道290A-290C提供了三个沟道，在多栅极器件200的操作期间，电流可以通过三个沟道在外延源极/漏极部件270之间流动。在一些实施例中，蚀刻工艺选择性地蚀刻半导体层部分210A、210B，而最小(或不)蚀刻半导体层部分215A、半导体层部分215B、半导体线230’和衬底202。例如，选择用于蚀刻工艺的蚀刻剂，蚀刻工艺以比半导体层部分215A、半导体层部分215B和半导体线230’(例如，硅)的材料高的速率蚀刻半导体层部分210A、210B的材料(例如硅锗)(即，蚀刻剂相对于半导体层部分210A、210B的材料具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，干法蚀刻工艺(诸如反应离子蚀刻(RIE)工艺)利用含氟气体(例如，SF6)来选择性地蚀刻半导体层部分210A、210B。在一些实施例中，可以调节含氟气体与含氧气体(例如，O2)的比率、蚀刻温度和/或功率以选择性地蚀刻硅锗。在一些实施例中，湿蚀刻工艺利用包括氢氧化铵(NH4OH)和水的蚀刻溶液来选择性地蚀刻半导体层部分210A、210B。在一些实施例中，化学气相蚀刻工艺使用盐酸(HCl)来选择性地蚀刻半导体层部分210A、210B。在一些实施例中，蚀刻工艺还配置为选择性地蚀刻半导体层部分210A、210B，而最小(或不)蚀刻隔离部件240、栅极间隔件256、内部间隔件265和/或ILD层280。
每个T形沟道290A-290C具有沿着第一方向延伸的第一段和沿着不同于第一方向(并且在一些实施例中基本正交)的第二方向延伸的第二段。在图15A至图15E中，第一段基本上沿着y方向延伸并且在下文中可以称为水平段，并且第二段基本上沿着z方向延伸并且在下文中可以称为垂直段。该水平段由相应的悬置半导体层部分215A’、相应的悬置半导体层部分215B’和从相应的悬置半导体层部分215A’延伸至相应的悬置半导体层部分215B’的相应的半导体线部分230’-1形成。水平段在Y-Z平面中具有宽度w2，在X-Z平面中具有宽度w3，并且在Y-Z平面和X-Z平面中具有厚度h1。宽度w2是相应的悬置半导体层部分215A’的宽度s1、相应的悬置半导体层部分215B’的宽度s2和相应的半导体线部分230’-1的宽度s3之和。在所示的实施例中，宽度s1与宽度s2基本相同，并且宽度s3与宽度w1基本相同。在一些实施例中，宽度s1为约1nm至约20nm，宽度s2为约1nm至约20nm，并且宽度s3为约3nm至约20nm。取决于期望的沟道配置，宽度s3大于、小于或基本上等于宽度s1和/或宽度s2。在一些实施例中，宽度s1不同于宽度s2。取决于期望的沟道配置，宽度w3可以基本上等于、大于或小于宽度w2。在一些实施例中，厚度h1为约2nm至约10nm。在一些实施例中，诸如图所示，厚度h1与半导体层215的厚度t2基本相同。垂直段包括从相应的半导体线部分230’-1延伸至另一T形沟道(特别是延伸至另一T形沟道的水平段的相应半导体线部分230’-1)或衬底202的相应的半导体线部分230’-2。垂直段也具有宽度s3和厚度h2(即，半导体线部分230’-2具有宽度w3和厚度h2)。在一些实施例中，厚度h2为约8nm至约15nm。在一些实施例中，诸如所示的，厚度h2与半导体层210的厚度t1基本相同。分隔开悬置半导体层部分215A’的间隙292A和分隔开悬置半导体层部分215B’的间隙292B的宽度对应于厚度h2，因此邻近的片状沟道之间的间距(即T形沟道290A-290C的邻近的悬置半导体层部分215A’之间的间距和T形沟道的邻近的悬置半导体层部分215B’之间的间距)与厚度h2基本相同。在所示的实施例中，邻近的悬置半导体层部分215A’之间的间距与邻近的悬置半导体层部分215B’之间的间距相同。在一些实施例中，邻近的悬置半导体层部分215A’之间的间距不同于邻近的悬置半导体层部分215B’之间的间距。在一些实施例中，T形沟道290A-290C具有纳米级尺寸，T形沟道290A-290C的垂直堆叠件可以称为纳米结构，T形沟道290A-290C的水平段可以称为纳米结构构件，诸如纳米片，并且T形沟道290A-290C的垂直段可以称为纳米结构连接构件(或部分)，诸如纳米片连接构件。取决于多栅极器件200的设计要求，本发明还预期T形沟道290A-290C具有亚纳米尺寸或纳米以上尺寸的实施例。
转至图16A至图16E，执行修整工艺以减小多栅极器件200的沟道连接部分的宽度，诸如T形沟道290A-290C的垂直段。例如，修整工艺横向蚀刻(例如，沿着y方向)半导体线部分230’-2，从而提供具有小于宽度s3的宽度s4的半导体线部分230’-2。可以基于晶体管的期望的驱动电流和/或期望的电流传导面积来选择(调节)宽度s4。在一些实施例中，为了最大化晶体管的驱动电流，宽度s4小于多栅极器件200的片状沟道之间的间距，诸如小于T形沟道290A-290C的邻近的水平段之间的间距(例如，邻近的悬置半导体层部分215A’之间和/或邻近的悬置半导体层部分215B’之间)(即，厚度h2)。在一些实施例中，宽度s4为约3nm至约10nm。在所示的实施例中，半导体线部分230’-2在修整工艺之后具有弯曲的侧壁，使得半导体线部分230’-2具有沿着厚度h2变化的宽度。例如，半导体线部分230’-2具有设置在较宽的端部之间的狭窄的中间部分，其中较宽的端部连接至相应的T形沟道290A-290C的水平段。在这样的实施例中，半导体线部分230’-2的宽度从T形沟道290A-290C中的第一个的水平段处的最大宽度(即，宽度s3)减小至最小宽度，然后从最小宽度增大至T形沟道290A-290C中的第二个的水平段处的最大宽度。在这样的实施例中，小于宽度s3的宽度s4是半导体线部分230’-2的平均宽度。在一些实施例中，在修整工艺之后，半导体线部分230’-2具有基本笔直的平行侧壁，使得半导体线部分230’-2沿着厚度h2具有基本均匀的宽度。在这样的实施例中，宽度s4沿着厚度h2基本相同。在一些实施例中，在修整工艺之后，半导体线部分230’-2具有锥形侧壁，使得半导体线部分230’-2具有沿着厚度增大或减小的宽度。在一些实施例中，修整工艺部分地暴露半导体线部分230’-1的底面和/或顶面，这在一些实施例中可以增大电流传导面积。
修整工艺采用可以选择性地减小T形沟道290A-290C的垂直段(即半导体线部分230’-2)的宽度的任何合适的工艺，而几乎不会对T型沟道290的水平段(即，悬置半导体层部分215A’、悬置半导体层部分215B’和半导体线部分230’-1)的轮廓和/或尺寸产生影响。在一些实施例中，修整工艺是蚀刻工艺，诸如干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是各向异性蚀刻工艺，各向异性蚀刻工艺通常是指在不同方向上具有不同蚀刻速率的蚀刻工艺，使得蚀刻工艺在特定方向(诸如基本上在一个方向)上去除材料。在所示的实施例中，蚀刻工艺可以配置为具有大于垂直蚀刻速率的水平蚀刻速率(在一些实施例中，垂直蚀刻速率等于零)。因此，各向异性蚀刻工艺基本上在水平方向(在此为y方向)上去除材料，而在垂直方向(在此为z方向)上去除的材料最少(或没有)。在这样的实施例中，各向异性蚀刻不会沿着z方向去除或最小程度地去除T形沟道290A-290C的部分。在一些实施例中，蚀刻工艺是定向蚀刻工艺，将蚀刻剂沿着y方向而不是沿着x方向或z方向引导，以实现沿着y方向的半导体线部分230’-2的横向蚀刻。在一些实施例中，蚀刻工艺选择性地去除半导体线部分230’-2，而最小(或不)蚀刻悬置半导体层部分215A’、215B’。例如，选择用于蚀刻工艺的蚀刻剂，该蚀刻剂以比悬置半导体层部分215A’、215B’的材料(例如，具有第二组分的硅)更高的速率蚀刻半导体线部分230’-2的材料(例如，具有第一组分的硅)(即，蚀刻剂相对于半导体线部分230’-2的材料具有高蚀刻选择性)。在一些实施例中，蚀刻工艺还配置为选择性地蚀刻半导体线部分230’-2，而最小(或不)蚀刻隔离部件240、栅极间隔件256、内部间隔件265和/或ILD层280。在一些实施例中，修整工艺还配置为修改T形沟道290A-290C的水平段的尺寸和/或形状。在一些实施例中，修整工艺用于修改和/或调节T形沟道290A-290C的水平段的轮廓和/或尺寸(即，悬置半导体层部分215A’、半导体层部分215B’和半导体线部分230’-1)。例如，修整工艺可以减小悬置半导体层部分215A’、半导体层部分215B’和/或半导体线部分230’-1的高度h1。在另一示例中，修整工艺可以分别减小悬置半导体层部分215A’、215B’的宽度s2和/或宽度s3。在又一示例中，修整工艺可以调节悬置半导体层部分215A’、215B’的轮廓，使得悬置半导体层部分215A’、215B’的截面轮廓具有期望的形状，诸如圆形、矩形、正方形、六边形和/或其他合适的形状。
转至图17A至图17E、图18B和图18C，金属栅极堆叠件295(也称为金属栅极和/或高k/金属栅极)形成在栅极开口285中并且填充栅极开口285。金属栅极堆叠件295包括栅极电介质296(例如，栅极介电层)和栅电极298(例如，功函层和体金属层)。金属栅极堆叠件295可以包括许多其他层。在一些实施例中，形成金属栅极堆叠件295包括：在多栅极器件200上方沉积栅极介电层，该栅极介电层部分地填充栅极开口285；在栅极介电层上方沉积栅电极层，栅电极层填充栅极开口285的剩余部分；以及对栅电极层和栅极介电层执行平坦化工艺(例如，直到到达并且暴露ILD层280)，从而形成具有栅极电介质296和栅电极298的金属栅极堆叠件295。
栅极电介质296部分地填充栅极开口285并且包裹T形沟道290A-290C，使得栅极电介质296部分地填充间隙292A和292B。在图17A至图17E中，栅极电介质296覆盖T形沟道290A-290C的暴露表面，使得栅极电介质296沿着T形沟道290A-290C的悬置半导体层部分215A’、215B’的顶面、底面和侧壁、T形沟道290A-290C的半导体线部分230’-2的侧壁和T形沟道290C的顶面设置。栅极电介质296还设置在沟道区域C中的衬底202的鳍部分(即鳍235的衬底部分，也称为衬底延伸部分)、隔离部件240和栅极间隔件256上方。栅极电介质296包括高k介电层，高k介电层包括高k介电材料，高k介电材料通常是指介电常数大于二氧化硅(k≈3.9)的介电材料。例如，高k介电层包括HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适用于金属栅极堆叠件的高k介电材料或它们的组合。高k介电层通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或它们的组合。例如，ALD工艺沉积高k介电层。在一些实施例中，ALD工艺是共形沉积工艺，使得高k介电层的厚度在多栅极器件200的各个表面上方基本均匀(共形)。在一些实施例中，栅极电介质296包括设置在高k介电层和T形沟道290A-290C之间的界面层。界面层包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或它们的组合。界面层通过本文所述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或它们的组合。
栅电极298形成在栅极电介质296上方，填充栅开口285的剩余部分并且包裹T形沟道290A-290C，使得栅电极298填充间隙292A和292B的剩余部分。在所示的实施例中，栅电极298沿着T形沟道290A-290C的悬置半导体层部分215A’、215B’的顶面、底面和侧壁、T形沟道290A-290C的半导体线部分230’-2的侧壁以及T形沟道290C的顶面设置。栅电极298还设置在沟道区域C中的衬底202的鳍部分、隔离部件240和栅极间隔件256上方。栅电极298包括导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、钴、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或它们的组合。在一些实施例中，栅电极298包括功函层和体导电层。功函层是调节为具有期望的功函数(例如，n型功函数或p型功函数)的导电层，并且导电体层是形成在功函层上方的导电层。在一些实施例中，功函层包括n型功函材料，诸如Ti、银、锰、锆、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合适的n型功函材料或它们的组合。在一些实施例中，功函层包括p型功函材料，诸如钌、Mo、Al、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。体(或填充)导电层包括合适的导电材料，诸如Al、W、Ti、Ta、多晶硅、Cu、金属合金、其他合适的材料或它们的组合。栅电极298通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、镀、其他合适的工艺或它们的组合。
因此，多栅极器件200包括T沟道晶体管，T沟道晶体管具有设置在外延源极/漏极部件270之间的金属栅极295。金属栅极295(即栅极电介质296和栅电极298)设置在T形晶体管的T形沟道290A-290C上方，使得每个T形沟道290A-290C由金属栅极295包裹和/或围绕(例如，在Y-Z平面中)，并且每个T形沟道290A-290C在外延源极/漏极部件270之间延伸(例如，在X-Z平面中)。可以调节片间距(在此为厚度t2)和垂直段的片宽度(此处为宽度s4)，以获得期望的驱动电流和/或期望的电流传导面积，从而为期望应用提供具有最佳性能的晶体管。已经观察到，所提出的T沟道晶体管的有效沟道宽度(Weff)以及因此电流传导区域/面积的量随着片间距(此处为厚度h2)的增大和垂直段的片宽度(此处为宽度s4)的减小而增大，诸如图19A和图19B所示。图19A和图19B提供了根据本发明的各个方面的有效沟道宽度(ΔWeff)的百分比变化作为水平段的片宽度(以nm为单位)(例如，宽度w2)、片间距(以nm为单位)(例如，厚度h2)和垂直段的片宽度(以nm为单位)(例如，宽度s4)的图。如图。图19A示出当垂直段的片宽度为约10nm(例如，宽度s4≈10nm)时的ΔWeff，并且图19B示出当垂直段的片宽度为约5nm(例如，宽度s4≈5nm)时的ΔWeff，其中线A1和线B1对应于片间距为x nm的T沟道晶体管(即，厚度h2＝x nm)，线A2和线B2对应于具有xnm+1nm(即，厚度h2＝xnm+1nm)的片间距的T沟道晶体管，并且线A3和线B3对应于具有x nm+2nm的片间距(即，厚度h2＝x nm+2nm)的T沟道晶体管。在一些实施例中，x为约8nm至约15nm。线A1-A3和线B1-B3表示ΔWeff随着水平段的片(宽度w2)的增大而减小，但随着片间距(厚度h2)的增大而增大，并且随着垂直段的片宽度(宽度s4)的减小而进一步增大。例如，在图19A和图19B中，片间距每增大一纳米，将导致ΔWeff增大(例如，线A1的ΔWeff值(增益)小于线A2的ΔWeff值，小于线A3的ΔWeff值；线B1的ΔWeff值小于线B2的ΔWeff值，小于线B3的ΔWeff值)。此外，减小垂直段的片宽度(此处约为5nm)会增大ΔWeff(例如，线A1的ΔWeff值大于线B1的ΔWeff值，线B1的ΔWeff值大于线B2的ΔWeff值，并且线A3的ΔWeff值大于线A的ΔWeff值(例如，对于约15nm的片宽度，当垂直段的片宽度约为10nm时，ΔWeff为约20％(线A3)，但是当垂直段的片宽度从约15nm减小至约5nm时，为约42％(线B3)。
此外，如上所示和所述的T沟道晶体管可以比常规的纳米片沟道晶体管更好地工作。例如，图20A至图20C提供了T沟道晶体管(诸如多栅极器件200的T沟道晶体管)和纳米片沟道晶体管300的截面图。纳米片沟道晶体管300可以根据上述工艺来制造，但是这样的制造工艺省略了与图3A至图3E、图4A至图4E、图5A至图5E、图6A至图6E、图7A至图7E和图16A至图16E相关联的处理，从而提供具有由金属栅极295围绕的三个悬置片状沟道层215’(以下称为纳米片沟道310A-310C)的纳米片沟道晶体管300。纳米片沟道310A-310C具有与T形沟道290A–290C基本相同的尺寸。例如，纳米片沟道310A-310C具有宽度w2(即，宽度s1、宽度s2和宽度s3之和)和厚度h1，并且纳米片沟道310A-310C具有与厚度h2基本相同的间距。图20A至图20C还提供了根据本发明的各个方面的驱动电流作为以纳米(nm)为单位的片间距的函数的图，其中线T对应于T形晶体管，并且线NS对应于纳米片沟道晶体管300。线T和线NS指示T沟道晶体管和纳米片沟道晶体管300都具有与片间距成比例的驱动电流。换句话说，可以通过增大片之间的间距(即厚度h2)来增大驱动电流(以及因此性能改进)，诸如T沟道晶体管的T沟道290A-290C的水平段之间的间距(可以是称为T沟道晶体管的片状沟道或纳米片)和纳米片沟道晶体管300的悬置沟道层215’之间的间距。注意，在邻近的片之间的片间距可以有意或无意地变化，使得图20A至图20C中的图的间距和/或T沟道晶体管和/或纳米片沟道晶体管300的片间距(即，厚度h2)可以表示平均片间距。
该图还表明，T沟道晶体管的驱动电流大于纳米片沟道晶体管300的驱动电流，并且进一步表明，随着片间距的增大，T沟道晶体管可以提供比纳米片沟道晶体管300更大的驱动电流的增加。由于T沟道晶体管的电流传导面积大于纳米片沟道晶体管300的电流传导面积，并且随着片间距的增大，T沟道晶体管的电流传导面积比纳米片沟道晶体管300的电流传导面积增大得更多，因此可以实现这种改进。例如，每个纳米片沟道310A-310C的有效片宽度(即周长)等于相应的悬置沟道层215’的顶面的宽度w2(即，w2＝s1+s2+s3)、相应的悬置沟道层215’的底面的宽度w2(即，w2＝s1+s2+s3)、相应的悬置沟道层215’的第一侧壁的长度(即，厚度h1)以及相应的悬置沟道层215’的第二侧壁的长度(即厚度h1)之和(即有效片宽度310A、310B或310C＝(2*s1)+(2*s2)+(2*s3)+(2*h1))。因此，纳米片沟道晶体管300的总有效片宽度(TESW310A–310C)等于有效片宽度310A、310B或310C的三倍，如等式(1)提供的：
TESW310A–310C＝3*((2*s1)+(2*s2)+(2*s3)+(2*h1))＝6s1+6s2+6s3+6h1, (1)
并且其中，如在所示的实施例中，s2＝s1，纳米片沟道晶体管300的总有效片宽度由等式(2)提供：
TESW310A–310C＝12s1+6h1+6s3。 (2)
通过这种配置，尽管纳米片沟道晶体管300的驱动电流随着片间距的增大而增大，但是这种增加不能通过增大片间距以增大TESW310A-310C(以及因此电流传导面积)来实现，因为TESW310A-310C不取决于片间距。相反，对于T沟道晶体管，每个T形沟道290A、290B的有效片宽度等于相应的悬置半导体层部分215A’的顶面的宽度s1、相应的悬置半导体层部分215B’的顶面的宽度s2、相应的悬置半导体层部分215A’的侧壁的长度(即，厚度h1)、相应的悬置半导体层部分215B’的侧壁的长度(即，厚度h1)、相应的悬置半导体层部分215A’的底面的宽度s1、相应的半导体层部分215B’的底面的宽度s2、相应的半导体线部分230’-2的第一侧壁的长度(即厚度h2)以及相应的半导体线部分230’-2的第二侧壁的长度(即厚度h2)之和(即有效片宽度290A或290B＝(2*s1)+(2*s2)+(2*h1)+(2*h2))；并且T形沟道290C的有效宽度(即周长)等于相应的半导体线部分230’1的宽度s3与T形沟道290A、290B的有效宽度之和(即有效片宽度290C＝s3+(2*s1)+(2*s2)+(2*h1)+(2*h2))。因此，T沟道晶体管的总有效片宽度(TESW290A–290C)等于宽度s3和有效片宽度290A或290B的三倍之和，如等式(3)所提供的：
TESW290A–290C＝s3+(3*((2*s1)+(2*s2)+(2*h1)+(2*h2))＝s3+6s1+6s2+6h1+6h2, (3)
并且其中，如在所示的实施例中，s2＝s1，T沟道晶体管的总有效片宽度由等式(4)提供：
TESW290A–290C＝s3+12s1+6h1+6h2. (4)
通过这种配置，由于TESW290A-290C直接且成比例地取决于片间距(即厚度h2)，因此T沟道晶体管的电流传导面积和/或驱动电流可能会随着片间距的增大而直接且成比例地增大。在一些实施例中，当片间距大于宽度s4(例如，h2≥s4)时，诸如当片间距比宽度s4大了约两倍至约五倍时，优化了电流传导面积和/或驱动电流。例如，减小宽度s4(厚度)会增大金属栅极295与T沟道290A-290C的水平段的顶面和/或底面之间的表面接触面积，从而进一步增大TESW290A-290C。在一些实施例中，当片间距为约8nm至约15nm并且宽度s4为约3nm至约10nm时，优化了电流传导面积和/或驱动电流。增大片间距以增大电流传导面积和/或驱动电流也增大了金属栅极填充窗口，使得栅电极298和/或栅极电介质296可以更好地填充邻近的片状沟道层(即，T形沟道290A-290C的水平段)之间的间隙292A、292B，并且减少和/或消除金属栅极295内的空隙的形成。如本文所述，增大片间距以调节多栅极器件的电流传导面积、驱动电流和/或其他性能特征也无缝地集成到用于制造多栅极器件的现有IC制造工艺中。不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都需要的。
制造可以继续进行以继续制造多栅极器件200。例如，可以形成各种接触件以促进晶体管的操作。例如，类似于ILD层280的一个或多个ILD层和/或CESL层可以形成在衬底202上方(具体地，在ILD层280和栅极结构250上方)。然后可以在ILD层280和/或设置在ILD层280上方的ILD层中形成接触件。例如，接触件分别与栅极结构250电和/或物理耦接，并且接触件分别电和/或物理耦接至外延源极/漏极部件270。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，ILD层280、设置在ILD层280上方的ILD层和接触件(例如，设置在ILD层280和/或其他ILD层中)是多层互连(MLI)部件的部分。MLI部件将各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或外延源极/漏极部件)电耦接，使得各种器件和/或组件可以按照多栅极器件200的设计要求指定的方式操作。MLI部件包括介电层和导电层(例如金属层)的组合，这些层配置为形成各种互连结构。导电层配置为形成垂直互连部件(诸如器件级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常连接MLI部件的不同层(或不同平面)中的水平互连部件。在操作期间，互连部件配置为在多栅极器件200的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给多栅极器件200的器件和/或组件。
本发明预期实现与图3A至图3E、图4A至图4E、图5A至图5E、图6A至图6E、图7A至图7E和图16A至图16E相关联的处理，以实现具有比常规纳米片沟道晶体管更大的TESW的各种沟道形状，从而增强了纳米片基晶体管的驱动电流。可以通过在被处理以形成纳米片的半导体层堆叠件中形成半导体材料沟槽来实现各种沟道形状，其中，半导体材料沟槽的第一厚度大于片间距(例如，平均片间距，该平均片间距可以与半导体层堆叠件的一些层的厚度对应)，并且第一厚度减小至第二厚度，该第二厚度小于栅极替换期间的片间距。可以调节第一厚度、第二厚度和片间距以提供不同的电流传导面积和/或驱动电流性能。
例如，在一些实施例中，代替如参考图4A至图4E所描述的完全去除由EUV掩模220暴露的半导体层堆叠件205，通过蚀刻工艺部分地去除由EUV掩模220暴露的半导体层堆叠件205。图21A至图21F是根据这样的实施例的在各个制造阶段处的多栅极器件400的部分或整体的局部截面图。在图21A中，多栅极器件400已经经受了参考图2A至图2E和图3A至图3E描述的处理，然后经受与参考图4A至图4E描述的处理类似的处理，除了通过蚀刻工艺部分地去除由EUV掩模220暴露的半导体层堆叠件205之外，使得沟槽225部分地延伸穿过半导体层堆叠件205，而不是完全穿过半导体层堆叠件205。例如，沟槽225延伸穿过顶部半导体层215、顶部半导体层210和中间半导体层215，从而在半导体层堆叠件205的上半部分中形成通过沟槽225与半导体层部分210B分隔开的半导体层部分210A和通过沟槽225与半导体层部分215B分隔开的半导体层部分215A。在这样的实施例中，半导体层堆叠件205的下半部分(或底部，取决于沟槽225的深度)的半导体层210、215保持连续。在图21B至图21D中，然后，多栅极器件400经受类似于以上分别参考图5A至图5E、图6A至图6E和图7A至图7E所述的处理，其中在CMP工艺之后的半导体层230的剩余部分形成宽度为w1并且高度小于半导体层堆叠件205的高度的半导体线430’。在多栅极器件400的有源区域(诸如多栅极器件400的区域)中形成半导体线430’，在该区域中形成用于多栅极器件400的晶体管的沟道区域和源极/漏极区域。因此，半导体层堆叠件205具有顶部和底部，该顶部具有设置在半导体层部分210A、215A和半导体层部分210B、215B之间的半导体线430’，并且底部具有半导体层210、215。半导体线430’和半导体层部分210A、215A在它们之间具有界面I1，并且半导体线430’和半导体层部分210B、215B在它们之间具有界面I2。在图21E中，然后，多栅极器件400经受类似于以上分别参考图8A至图8E描述的处理，其中鳍235由半导体层堆叠件205形成。在所示的实施例中，鳍235包括衬底部分(即衬底202的部分)和半导体层堆叠件部分(即半导体层堆叠件205的剩余部分)，该剩余部分包括具有半导体层部分210A、210B、半导体层部分215A、215B和半导体线430’的顶部(此处为上半部分)以及具有半导体层210和半导体层215的底部(此处为下半部分)。
在图21F中，多栅极器件400已经经受了参考图9A至图9E、图10A至图10E、图11A至图11E、图12A至图12E、图13A至图13E、图14A至图14E、图15A至图15E、图16A至图16E和图17A至图17E描述的处理。因为半导体线430’部分地延伸穿过鳍235，所以多栅极器件400具有与多栅极器件200不同的沟道配置。例如，多栅极器件400具有纳米片沟道490A和H形沟道490B，两者均由金属栅极295围绕。在这样的实施例中，图15A至图15E的沟道释放工艺和图16A至图16E的修整工艺由鳍235的底部半导体层215形成悬置沟道层215’，由鳍235的半导体层部分215A、215B形成悬置半导体层部分215A’、215B’，以及由鳍235的半导体线430’形成半导体线部分430’-1和半导体线部分430’-2。纳米片沟道490A包括悬置沟道层215’。H形沟道490B包括两个水平段(可以称为纳米片)和在水平段之间延伸并且连接水平段的垂直段。如果每个水平段由相应的悬置的半导体层部分215A’(例如，具有宽度s1)、相应的半导体层部分215B’(例如，具有宽度s2)和相应的半导体线部分430’-1(例如，具有宽度s3)形成，半导体线部分430’-1在相应的悬置半导体层部分215A’和相应的半导体层部分215B’之间延伸并且连接相应的悬置半导体层部分215A’和相应的半导体层部分215B’。垂直段由半导体线部分430’-2(具有例如宽度s4)形成。在所示的实施例中，纳米片沟道490A和H形沟道490B之间的间距与半导体线部分430’-2的厚度相同，诸如厚度h2(厚度h2也提供了H形沟道490B的水平段之间的间距)。在一些实施例中，纳米片沟道490A和H形沟道490B之间的间距不同于半导体线部分430’-2的厚度。类似于多栅极器件200，可以调节片间距(例如，厚度h2)、垂直段宽度(例如，宽度s4)、水平段宽度(例如，宽度w2)和/或其他沟道尺寸以实现多栅极器件400的期望的电流传导面积和/或期望的驱动电流，期望的电流传导面积和/或期望的驱动电流为特定应用优化了晶体管的性能。为了清楚和简单起见，上述多栅极器件400和多栅极器件200的类似部件由相同的附图标记标识。为了清楚起见，已经简化了图21A至图21F，以更好地理解本发明的发明构思。可以在多栅极器件400中添加其他部件，并且在多栅极器件400的其他实施例中可以替换、修改或消除以下描述的一些部件。
在一些实施例中，EUV掩模220中的开口222与沟道区域C的对准被偏移以改变半导体层堆叠件205(和鳍235)内的半导体线的位置，并且因此为多栅极器件提供不同的沟道配置。图22A至图22F是根据这样的实施例的在各个制造阶段处的多栅极器件500的部分或整体的局部截面图。在图22A中，多栅极器件500已经经受了参考图2A至图2E、图3A至图3E和图4A至图4E描述的处理，除了在制造多栅极器件200时不将EUV掩模220中的开口222的中心与沟道区域C的中心对准之外，EUV光刻图案化工艺将EUV掩模220中的开口222的边缘与沟道区域C的边缘对准，诸如沟道区域C的左边缘。因此，沟槽225的边缘与沟道区域C的边缘对准，半导体层部分210A和半导体层部分215A设置在沟道区域C的外部，并且部分半导体层部分210B的部分和半导体层部分215B的部分设置在沟道区域C中。然后，在图22B至图22D中，多栅极器件500经受与以上分别参考图5A至图5E、图6A至图6E和图7A至图7E描述的处理类似的处理，其中在CMP工艺之后的半导体层230的剩余部分形成宽度为w1并且高度与半导体层堆叠件205的高度基本相同的半导体线530’。因此，半导体层堆叠件205具有设置在半导体层部分210A、215A与半导体层部分210B之间的半导体线530’。半导体线530’和半导体层部分210A、215A在它们之间具有界面I1，并且半导体线530’和半导体层部分210B、215B在它们之间具有界面I2。在图22E中，然后，多栅极器件500经受与以上分别参考图8A至图8E描述的处理类似的处理，其中鳍235由半导体层堆叠件205形成。在所示的实施例中，因为半导体线530’与沟道区域C的边缘对准，所以鳍235包括衬底部分(即，衬底202的部分)和半导体层堆叠件部分(即，半导体层堆叠件205的剩余部分)。与多栅极器件200的鳍235相比，多栅极器件500的鳍235不包括半导体层部分210A、210B。相反，多栅极器件500的鳍235包括半导体线530’、半导体层部分210B和半导体层部分215B，其中半导体层部分210B和半导体层部分215B从半导体线530’延伸。
在图22F中，多栅极器件500已经经受了参考图9A至图9E、图10A至图10E、图11A至图11E、图12A至图12E、图13A至图13E、图14A至图14E、图15A至图15E、图16A至图16E和图17A至图17E描述的处理。因为多栅极器件500的鳍235不包括半导体层部分210A、210B，所以多栅极器件500具有与多栅极器件200不同的沟道配置。例如，多栅极器件500具有由金属栅极295围绕的E形沟道590。在这样的实施例中，图15A至图15E的沟道释放工艺和图16A至图16E的修整工艺由鳍235的半导体层部分215B形成悬置半导体层部分215B’，并且由鳍235的半导体线部分530’形成半导体线部分530’-1和半导体线部分530’-2。E形沟道590B包括三个水平段(可以称为纳米片)、在水平段之间延伸并且连接水平段的两个垂直段以及在底部的一个水平段和衬底202之间延伸并且将底部的一个水平段连接至衬底202(特别，至衬底202的衬底延伸部分)的一个垂直段。每个水平段由相应的半导体线部分530’-1和从半导体线部分530’-1延伸的相应的悬置半导体层部分215B’形成。垂直段由半导体线部分530’-2形成。半导体线部分530’-1的宽度小于、大于或基本等于悬置半导体层部分215B’的宽度，这取决于期望的沟道配置和/或期望的晶体管性能。半导体线部分530’-2的宽度配置为小于水平段之间的间距(即，小于半导体线部分530’-2的厚度)以优化多栅极器件500的性能。取决于期望的沟道配置和/或期望的晶体管性能，半导体线部分530’-2的宽度可以小于、大于或基本上等于半导体线部分530’-1的宽度。类似于多栅极器件200，可以调节片间距(例如，半导体线部分530’-2的厚度)、垂直段宽度(例如，半导体线部分530’-2的宽度)、水平段宽度(例如，相应的半导体线部分530’-1的宽度和相应的悬置半导体层部分215B’的宽度的总和)和/或其他沟道尺寸，以实现多栅极器件500的期望的电流传导面积和/或期望的驱动电流，期望的电流传导面积和/或期望的驱动电流可以为特定应用优化晶体管性能。为了清楚和简单起见，上述多栅极器件500和多栅极器件200的类似部件由相同的附图标记标识。为了清楚起见，已经简化了图22A至图22F，以更好地理解本发明的发明构思。可以在多栅极器件500中添加附加部件，并且在多栅极器件500的其他实施例中可以替换、修改或消除以下描述的一些部件。
在一些实施例中，在沉积半导体层堆叠件205的所有半导体层之前，在半导体层堆叠件205中形成半导体线。图23A至图23H是根据这样的实施例的在各个制造阶段处的多栅极器件600的部分或整体的局部截面图。在图23A中，多栅极器件600已经经受了参考图2A至图2E描述的处理，但是在衬底202上形成两对半导体层对，而不是在制造多栅极器件200时的三个半导体层对。每个半导体层对包括设置在相应的半导体层210上方的相应的半导体层215。在图23B中，多栅极器件600已经经受了参考图3A至图3E和图4A至图4E描述的处理，其中形成沟槽225，该沟槽225完全延伸穿过半导体层堆叠件205并且部分地延伸至衬底202中，从而形成通过沟槽225与半导体层部分210B分隔开的半导体层部分210A和通过沟槽225与半导体层部分215B分隔开的半导体层部分215A。在图23C至图23E中，然后，多栅极器件600经受与以上分别参考图5A至图5E、图6A至图6E和图7A至图7E描述的处理类似的处理，其中在CMP工艺之后的半导体层230的剩余部分形成半导体线630’，在制造的该点处，该半导体线630’的宽度为w1，高度与半导体层堆叠件205的高度基本相同。半导体线630’形成在多栅极器件600的有源区域中，诸如多栅极器件600的区域中，其中该区域形成用于多栅极器件600的晶体管的沟道区域和源极/漏极区域。因此，半导体层堆叠件205具有设置在半导体层部分210A、215A与半导体层部分210B、215B之间的半导体线630’。半导体线630’和半导体层部分210A、215A在它们之间具有界面I1，并且半导体线630’和半导体层部分210B、215B在它们之间具有界面I2。半导体线630’和衬底202在它们之间具有界面I3。然后，在图23F中，在形成鳍235之前完成半导体层堆叠件205的制造。例如，在半导体层部分210A、215A、半导体线630’和半导体层部分210B、215B上方形成第三半导体层对(例如，设置在相应的半导体层210上方的相应的半导体层215)。在这样的实施例中，半导体层堆叠件205的上半部分(或顶部，取决于半导体层堆叠件205的半导体层对的数量)的半导体层210、215保持连续。在图23G中，然后，多栅极器件600经受与以上分别参考图8A至图8E描述的处理类似的处理，其中鳍235由半导体层堆叠件205形成。在所示的实施例中，鳍235包括衬底部分(即衬底202的部分)和半导体层堆叠件部分(即半导体层堆叠件205的剩余部分)。半导体层堆叠件部分具有顶部和底部，顶部包括半导体层210和半导体层215，底部包括半导体层部分210A、215A、半导体层部分210B、215B与设置在它们之间的半导体线630’。在所示的进一步实施例中，衬底部分具有顶部和底部，该顶部包括设置在衬底202的部分之间的半导体线630’，该底部包括沿着半导体线630’的底部延伸的衬底202的连续部分。
在图23H中，多栅极器件600已经经受了参考图9A至图9E、图10A至图10E、图11A至图11E、图12A至图12E、图13A至图13E、图14A至图14E、图15A至图15E、图16A至图16E和图17A至图17E描述的处理。因为半导体线630’部分地延伸穿过鳍235并且设置在鳍235的底部处，所以多栅极器件600具有与多栅极器件200不同的沟道配置。例如，多栅极器件600具有均由金属栅极295围绕的H形沟道690A和纳米片沟道690B。在这样的实施例中，图15A至图15E的沟道释放工艺和图16A至图16E的修整工艺由鳍235的顶部半导体层215形成悬置沟道层215’，由鳍235的半导体层部分215A、215B形成悬置半导体层部分215A’、215B’，以及由鳍235的半导体线630’形成半导体线部分630’-1和半导体线部分630’-2。纳米片沟道690B包括垂直设置在H形沟道690A上方的悬置沟道层215’。H形沟道690A包括两个水平段(可以称为纳米片)、在水平段之间延伸并且连接水平段的垂直段以及在底部的一个水平段和衬底202之间延伸并且将底部的一个水平段连接至衬底202的垂直段。每个水平段由相应的悬置半导体层部分215A’(例如，具有宽度s1)、相应的半导体层部分215B’(例如，具有宽度s2)和相应的半导体线部分630’-1(例如具有宽度s3)形成，半导体线部分630’-1在相应的悬置半导体层部分215A’和相应的半导体层部分215B’之间延伸并且连接相应的悬置半导体层部分215A’和相应的半导体层部分215B’。垂直段由半导体线部分630’-2(具有例如宽度s4)形成。在所示的实施例中，纳米片沟道690B和H形沟道690A之间的间距与半导体线部分630’-2的厚度相同，诸如厚度h2(厚度h2也提供了H形沟道690A的水平段之间的间距)。在一些实施例中，纳米片沟道690B和H形沟道690A之间的间距不同于半导体线部分630’-2的厚度。在所示的实施例中，由于半导体线630’延伸至衬底202中，所以底部半导体线部分230’-2的厚度大于连接H形沟道690A的水平段的半导体线部分230’-2的厚度。在一些实施例中，半导体线部分230’-2具有相同的厚度。类似于多栅极器件200，可以调节片间距(例如，厚度h2)、垂直段宽度(例如，宽度s4)、水平段宽度(例如，宽度w2)和/或其他沟道尺寸以实现多栅极器件600的期望的电流传导面积和/或期望的驱动电流，期望的电流传导面积和/或期望的驱动电流为特定应用优化晶体管的性能。为了清楚和简单起见，上述多栅极器件600和多栅极器件200的类似部件由相同的附图标记标识。为了清楚起见，已经简化了图23A至图23H，以更好地理解本发明的发明构思。可以在多栅极器件600中添加附加部件，并且可以在多栅极器件600的其他实施例中替换、修改或消除以下描述的一些部件。
本发明提供了许多不同的实施例。示例性器件包括：沟道层，设置在衬底上方；第一源极/漏极部件和第二源极/漏极部件，设置在衬底上方；以及金属栅极，设置在第一源极/漏极部件和第二源极/漏极部件之间。金属栅极包裹沟道层。沟道层具有第一水平段、第二水平段以及在第一水平段和第二水平段之间延伸并且连接第一水平段和第二水平段的垂直段。第一水平段和第二水平段沿着第一方向延伸，并且垂直段沿着不同于第一方向的第二方向延伸。垂直段具有沿着第一方向的宽度和沿着第二方向的厚度。厚度大于宽度。沟道层沿着不同于第一方向和第二方向的第三方向在第一源极/漏极部件和第二源极/漏极部件之间延伸。
在一些实施例中，第一水平段和垂直段形成第一T沟道，第二水平段形成第二T沟道的部分，其中第一T沟道设置在第二T沟道上方。在这样的实施例中，垂直段可以是第一垂直段，并且沟道层还可以包括第二垂直段，该第二垂直段在第二水平段和衬底之间延伸并且将第二水平段连接至衬底。在进一步的这样的实施例中，第二垂直段可以沿着第二方向延伸，并且第二垂直段可以形成第二T沟道的部分。在一些实施例中，第一水平段、第二水平段和垂直段形成H形沟道，该H形沟道悬置在衬底之上并且与衬底分隔开。在这样的实施例中，沟道层可以是第一沟道层，并且器件还可以包括垂直地设置在H形沟道和衬底之间的第二沟道层。在进一步的这样的实施例中，第二沟道层可以包括第三水平段，第三水平段悬置在衬底之上并且与衬底分隔开。在进一步的这样的实施例中，第三水平段可以不同于第一水平段和/或第二水平段。
在一些实施例中，第一水平段、第二水平段和垂直段形成H形沟道。在这样的实施例中，垂直段可以是第一垂直段，并且沟道层还可以包括第二垂直段，该第二垂直段在第二水平段和衬底之间延伸并且将第二水平段连接至衬底。第二垂直段沿着第二方向延伸。在进一步的这样的实施例中，沟道层可以是第一沟道层，并且器件还可以包括设置的第二沟道层。H形沟道可以垂直地设置在第二沟道层和衬底之间。第二沟道层可以包括第三水平段，第三水平段悬置在衬底之上并且与衬底分隔开。在进一步的这样的实施例中，第三水平段可以不同于第一水平段和第二水平段。在一些实施例中，垂直段是第一垂直段，并且沟道层还包括第三水平段和第二垂直段。第二垂直段在第二水平段和第三水平段之间延伸并且连接第二水平段和第三水平段。第一水平段、第二水平段、第三水平段、第一垂直段和第二垂直段形成E形沟道。在这样的实施例中，沟道层可以包括第三垂直段，该第三垂直段在第三水平段和衬底之间延伸并且将第三水平段连接至衬底。
另一示例性器件包括：沟道，设置在衬底上方；第一源极/漏极部件和第二源极/漏极部件，设置在衬底上方；以及金属栅极，设置在第一源极/漏极部件和第二源极/漏极部件之间。金属栅极包裹沟道。沟道包括第一纳米片、第二纳米片和连接第一纳米片和第二纳米片的纳米片连接部分。沿着基本上垂直于衬底的第一方向，在第一纳米片和第二纳米片之间存在距离。纳米片连接部分具有沿着第二方向的厚度，该第二方向与衬底基本平行。厚度小于距离。第一纳米片和第二纳米片沿着第三方向从第一源极/漏极部件和第二源极/漏极部件延伸。第三方向不同于第一方向和第二方向。在一些实施例中，沟道连接至衬底。在一些实施例中，沟道不连接至衬底。在一些实施例中，纳米片连接部分将第一纳米片的第一中心与第二纳米片的第二中心连接。在一些实施例中，纳米片连接部分连接第一纳米片的第一边缘与第二纳米片的第二边缘。在一些实施例中，沟道还包括不连接至第一纳米片和第二纳米片的第三纳米片。在一些实施例中，纳米片连接部分沿着第三方向从第一源极/漏极部件延伸至第二源极/漏极部件。
示例性方法包括在衬底上方形成半导体层堆叠件。半导体层堆叠件包括以交替配置垂直堆叠的第一半导体层和第二半导体层。该方法还包括形成半导体线，该半导体线从第一半导体层中的第一个穿过第二半导体层中的一个延伸至第一半导体层中的第二个。半导体线具有第一宽度。该方法还包括图案化半导体层堆叠件以形成从衬底延伸的鳍结构。鳍结构包括半导体线、第一半导体层中的第一个的部分、第二半导体层中的一个的部分以及第一半导体层中的第二个的部分。该方法还包括选择性地去除第二半导体层中的一个的部分，使得第一半导体层中的第一个与第一半导体层中的第二个沿着第一方向分隔开一定距离，并且半导体线沿着第一方向在第一半导体层中的第一个和第一半导体层中的第二个之间延伸并且将第一半导体层中的第一个连接至第一半导体层中的第二个。该方法还包括修整半导体线以将第一宽度减小至第二宽度。第一宽度和第二宽度沿着不同于第一方向的第二方向，第一宽度大于距离，并且第二宽度小于距离。在一些实施例中，形成从第一半导体层中的第一个穿过第二半导体层中的一个延伸至第一半导体层中的第二个的半导体线包括执行极紫外(EUV)光刻工艺以在半导体层堆叠件上方形成EUV掩模；使用EUV掩模作为蚀刻掩模来蚀刻沟槽，其中，沟槽延伸穿过第一半导体层中的第一个、第二半导体层中的一个以及第一半导体层中的第二个；以及用半导体材料填充沟槽。
另一示例性器件包括：T形沟道层，位于衬底上方；第一源极/漏极部件和第二源极/漏极部件，位于衬底上方；以及金属栅极，设置在第一源极/漏极部件和第二源极/漏极部件之间。T形沟道层设置在第一源极/漏极部件和第二源极/漏极部件之间。T形沟道层包括第一沟道部分和第二沟道部分，第一沟道部分和第二沟道部分的每个沿着基本平行于衬底的顶面的第一方向延伸；以及沟道延伸部分，沟道延伸部分沿着基本上垂直于衬底的顶面的第二方向延伸。沟道延伸部分设置在第一沟道部分和第二沟道部分之间并且连接第一沟道部分和第二沟道部分。金属栅极包裹第一沟道部分和第二沟道部分。金属栅极沿着沟道延伸部分的侧壁设置。在一些实施例中，第一沟道部分和第二沟道部分的第一材料不同于沟道延伸部分的第二材料。在一些实施例中，第一沟道部分和第二沟道部分的第一材料与沟道延伸部分的第二材料相同。在一些实施例中，沟道延伸部分具有沿着第一方向限定的厚度，第一沟道部分和第二沟道部分与衬底分隔开沿着第二方向限定的间距，并且该厚度小于该间距。在一些实施例中，第一沟道部分和第二沟道部分的每个具有顶面、底面以及在顶面和底面之间延伸的侧壁表面。在这样的实施例中，金属栅极覆盖顶面、底面和侧壁表面。
在一些实施例中，T形沟道层是第一T形沟道层，并且沟道延伸部分是第一沟道延伸部分。在这样的实施例中，该装置还可以包括第二T形沟道层，该第二T形沟道层设置在第一T形沟道层上方并且连接至第一T形沟道层。第二T形沟道层包括沿着第一方向延伸的第三沟道部分和第四沟道部分以及沿着第二方向延伸的第二沟道延伸部分。第二沟道延伸部分设置在第三沟道部分和第四沟道部分之间并且连接第三沟道部分和第四沟道部分。第二沟道延伸部分连接至第一沟道延伸部分。第二T形沟道层设置在第一源极/漏极部件和第二源极/漏极部件之间。金属栅极包裹第三沟道部分和第四沟道部分，并且金属栅极沿着第二沟道延伸部分的侧壁设置。在这样的实施例中，第一沟道延伸部分和第二沟道延伸部分的每个可以具有沿着第一方向限定的厚度，第一沟道部分可以与第三沟道部分分隔开沿着第二方向限定的第一间距，并且第二沟道部分可以与第四沟道部分分隔开沿着第二方向限定的第二间距。第一间距和第二间距中的每个大于厚度。在一些实施例中，第一沟道延伸部分具有第一厚度，第二沟道部分具有第二厚度，第一厚度和第二厚度的每个沿着第一方向限定。取决于设计考虑，第一厚度可以与第二厚度相同或不同。在一些实施例中，金属栅极可以填充第一间距，并且金属栅极可以填充第二间距。在一些实施例中，第一间距不同于第二间距。在一些实施例中，第一间距与第二间距相同。
另一示例性器件包括：F形沟道层，位于衬底上方；第一源极/漏极部件和第二源极/漏极部件，位于衬底上方；以及金属栅极，设置在第一源极/漏极部件和第二源极/漏极部件之间。F形沟道层设置在第一源极/漏极部件和第二源极/漏极部件之间。F形沟道层包括第一沟道部分和第二沟道部分，每个第一沟道部分和第二沟道部分沿着基本平行于衬底的顶面的第一方向延伸。第一沟道部分设置在第二沟道部分上方。F形沟道层还包括沿着基本上垂直于衬底的顶面的第二方向延伸的沟道延伸部分。第一沟道部分和第二沟道部分中的每个连接至沟道延伸部分的第一侧并且从沟道延伸部分的第一侧延伸。金属栅极包裹第一沟道部分和第二沟道部分。金属栅极沿着沟道延伸部分的第二侧设置。金属栅极填充第一沟道部分和第二沟道部分之间的空间。在一些实施例中，沟道延伸部分具有沿着第一方向限定的厚度，第一沟道部分与第二沟道部分之间的间距沿着第二方向限定，并且该厚度小于该间距。
另一示例性方法包括在衬底上方形成半导体层堆叠件。半导体层堆叠件包括设置在衬底上方的第一半导体层和设置在第一半导体层上方的第二半导体层。第二半导体层不同于第一半导体层。该方法包括形成延伸穿过半导体堆叠件的第二半导体层和第一半导体层的第三半导体层。该方法包括图案化半导体层堆叠件以形成从衬底延伸的鳍结构。鳍结构包括：第二半导体层的第一部分，设置在第一半导体层的第一部分上方；第二半导体层的第二部分，设置在第一半导体层的第二部分上方；以及第三半导体层，将第二半导体层的第一部分与第二半导体层的第二部分分隔开，并且将第一半导体层的第一部分与第一半导体层的第二部分分隔开。该方法包括蚀刻鳍结构以形成源极/漏极凹槽。鳍结构的沟道区域设置在源极/漏极凹槽之间。该方法包括在源极/漏极凹槽中形成源极/漏极部件。该方法包括在从鳍结构的沟道区域选择性地去除第一半导体层的第一部分和第一半导体层的第二部分之后，形成包裹第二半导体层的第一部分和第二半导体层的第二部分的金属栅极。金属栅极还沿着第三半导体层的侧壁设置。在一些实施例中，该方法还包括在形成金属栅极之前以及从鳍结构的沟道区域选择性地去除第一半导体层的第一部分和第一半导体层的第二部分之后，修改第三半导体层的厚度。
在一些实施例中，修改第三半导体层的厚度包括减小第三半导体层的厚度，使得该厚度小于第二半导体层的第一部分与衬底之间的第一间距和第二半导体层的第二部分和衬底之间的第二间距。在一些实施例中，形成延伸穿过半导体层堆叠件的第二半导体层和第一半导体层的第三半导体层包括执行光刻工艺以暴露半导体层堆叠件的部分，蚀刻半导体层堆叠件的暴露部分以形成沟槽，在沟槽中和半导体层堆叠件上方沉积半导体材料，对半导体材料执行退火工艺，以及对半导体材料执行平坦化工艺，从而从半导体层堆叠件上方去除半导体材料。在一些实施例中，第三半导体层延伸穿过半导体层堆叠件进入衬底中。在一些实施例中，光刻工艺是在半导体层堆叠件上方形成EUV掩模的极紫外(EUV)光刻工艺。EUV掩模具有开口，该开口暴露半导体层堆叠件的部分。在一些实施例中，半导体材料包括硅。在一些实施例中，半导体材料包括非晶硅。在这样的实施例中，退火工艺使非晶硅重结晶。
在一些实施例中，半导体层堆叠件还包括布置在第五半导体层和第一半导体层之间的第四半导体层。第四半导体层的材料与第二半导体层的材料相同，第五半导体层的材料与第一半导体层的材料相同，并且第五半导体层设置在衬底与第四半导体层之间。在这样的实施例中，鳍结构还可以包括：第四半导体层的第一部分，设置在第五半导体层的第一部分上方；第四半导体层的第二部分，设置在第五半导体层的第二部分上方；以及第三半导体层，将第四半导体层的第一部分与第四半导体层的第二部分分隔开，并且将第五半导体层的第一部分与第五半导体层的第二部分分隔开。在这样的实施例中，在从鳍结构的沟道区域选择性地去除第五半导体层的第一部分和第五半导体层的第二部分之后，金属栅极进一步包裹第四半导体层的第一部分和第四半导体层的第二部分。在一些实施例中，该方法还包括在形成金属栅极之前以及从鳍结构的沟道区域选择性地去除第一半导体层的第一部分、第一半导体层的第二部分、第五半导体的第一部分和第五半导体层的第二部分之后，减小第四半导体层的厚度。厚度小于第二半导体层的第一部分与第四半导体层的第一部分之间的第一间距以及第二半导体层的第二部分与第四半导体层的第二部分之间的第二间距。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
沟道层，设置在衬底上方，其中，所述沟道层具有第一水平段、第二水平段和垂直段，所述垂直段在所述第一水平段和所述第二水平段之间延伸并且连接所述第一水平段和所述第二水平段，并且其中：
所述第一水平段和所述第二水平段沿着第一方向延伸，并且所述垂直段沿着不同于所述第一方向的第二方向延伸，并且
所述垂直段具有沿着所述第一方向的宽度和沿着所述第二方向的厚度其中，所述厚度大于所述宽度；
第一源极/漏极部件和第二源极/漏极部件，设置在所述衬底上方，其中，所述沟道层沿着第三方向在所述第一源极/漏极部件和所述第二源极/漏极部件之间延伸，其中，所述第三方向不同于所述第一方向和所述第二方向；以及
金属栅极，设置在所述第一源极/漏极部件和所述第二源极/漏极部件之间，其中，所述金属栅极包裹所述沟道层。
2.根据权利要求1所述的半导体器件，其中，所述第一水平段和所述垂直段形成第一T沟道，并且所述第二水平段形成第二T沟道的部分，其中，所述第一T沟道设置在所述第二T沟道上方。
3.根据权利要求2所述的半导体器件，其中，所述垂直段是第一垂直段，并且所述沟道层还包括第二垂直段，所述第二垂直段在所述第二水平段和所述衬底之间延伸并且将所述第二水平段连接至所述衬底，所述第二垂直段沿着所述第二方向延伸，并且所述第二垂直段形成所述第二T沟道的部分。
4.根据权利要求1所述的半导体器件，其中，所述第一水平段、所述第二水平段和所述垂直段形成H形沟道，所述H形沟道悬置在所述衬底之上并且与所述衬底分隔开。
5.根据权利要求4所述的半导体器件，其中，所述沟道层是第一沟道层，并且所述半导体器件还包括垂直地设置在所述H形沟道和所述衬底之间的第二沟道层，其中，所述第二沟道层包括第三水平段，所述第三水平段悬置在所述衬底之上并且与所述衬底分隔开。
6.根据权利要求5所述的半导体器件，其中，所述第三水平段不同于所述第一水平段和所述第二水平段。
7.根据权利要求1所述的半导体器件，其中：
所述第一水平段、所述第二水平段和所述垂直段形成H形沟道；并且
所述垂直段是第一垂直段，并且所述沟道层还包括第二垂直段，所述第二垂直段在所述第二水平段和所述衬底之间延伸并且将所述第二水平段连接至所述衬底，并且所述第二垂直段沿着所述第二方向延伸。
8.根据权利要求7所述的半导体器件，其中，所述沟道层是第一沟道层，并且所述半导体器件还包括设置的第二沟道层，其中，所述H形沟道垂直地设置在所述第二沟道层和所述衬底之间，并且其中，所述第二沟道层包括第三水平段，所述第三水平段悬置在所述衬底之上并且与所述衬底分隔开。
9.根据权利要求8所述的半导体器件，其中，所述第三水平段不同于所述第一水平段和所述第二水平段。
10.根据权利要求1所述的半导体器件，其中：
所述垂直段是第一垂直段；
所述沟道层还包括第三水平段和第二垂直段，其中，所述第二垂直段在所述第二水平段和所述第三水平段之间延伸并且连接所述第二水平段和所述第三水平段；并且
所述第一水平段、所述第二水平段、所述第三水平段、所述第一垂直段和所述第二垂直段形成E形沟道。
11.根据权利要求10所述的半导体器件，其中，所述沟道层包括第三垂直段，所述第三垂直段在所述第三水平段和所述衬底之间延伸并且将所述第三水平段连接至所述衬底。
12.一种半导体器件，包括：
沟道，设置在衬底上方，其中，所述沟道包括第一纳米片、第二纳米片和连接所述第一纳米片和所述第二纳米片的纳米片连接部分，其中：
沿着垂直于所述衬底的第一方向，在所述第一纳米片和所述第二纳米片之间存在距离，
所述纳米片连接部分具有沿着第二方向的厚度，所述第二方向与所述衬底平行，并且
所述厚度小于所述距离；
第一源极/漏极部件和第二源极/漏极部件，设置在所述衬底上方，其中，所述第一纳米片和所述第二纳米片沿着第三方向从所述第一源极/漏极部件和所述第二源极/漏极部件延伸，其中，所述第三方向不同于所述第一方向和所述第二方向；以及
金属栅极，设置在所述第一源极/漏极部件和所述第二源极/漏极部件之间，其中，所述金属栅极包裹所述沟道。
13.根据权利要求12所述的半导体器件，其中，所述沟道连接至所述衬底。
14.根据权利要求12所述的半导体器件，其中，所述沟道不连接至所述衬底。
15.根据权利要求12所述的半导体器件，其中，所述纳米片连接部分连接所述第一纳米片的第一中心与所述第二纳米片的第二中心。
16.根据权利要求12所述的半导体器件，其中，所述纳米片连接部分连接所述第一纳米片的第一边缘与所述第二纳米片的第二边缘。
17.根据权利要求12所述的半导体器件，其中，所述沟道还包括不连接至所述第一纳米片和所述第二纳米片的第三纳米片。
18.根据权利要求12所述的半导体器件，其中，所述纳米片连接部分沿着所述第三方向从所述第一源极/漏极部件延伸至所述第二源极/漏极部件。
19.一种制造半导体器件的方法，包括：
在衬底上方形成半导体层堆叠件，其中，所述半导体层堆叠件包括以交替配置垂直堆叠的第一半导体层和第二半导体层；
形成半导体线，所述半导体线从所述第一半导体层中的第一个穿过所述第二半导体层中的一个延伸至所述第一半导体层中的第二个，其中，所述半导体线具有第一宽度；
图案化所述半导体层堆叠件以形成从所述衬底延伸的鳍结构，其中，所述鳍结构包括所述半导体线、所述第一半导体层中的所述第一个的部分、所述第二半导体层中的所述一个的部分以及所述第一半导体层中的所述第二个的部分；
选择性地去除所述第二半导体层中的所述一个的所述部分，使得所述第一半导体层中的所述第一个与所述第一半导体层中的所述第二个沿着第一方向分隔开一定距离，并且所述半导体线沿着所述第一方向在所述第一半导体层中的所述第一个和所述第一半导体层中的所述第二个之间延伸并且将所述第一半导体层中的所述第一个连接至所述第一半导体层中的所述第二个；
修整所述半导体线以将所述第一宽度减小至第二宽度，其中，所述第一宽度和所述第二宽度沿着不同于所述第一方向的第二方向，所述第一宽度大于所述距离，并且所述第二宽度小于所述距离。
20.根据权利要求19所述的方法，其中，形成从所述第一半导体层中的所述第一个穿过所述第二半导体层中的所述一个延伸至所述第一半导体层中的所述第二个的所述半导体线包括：
执行极紫外(EUV)光刻工艺以在所述半导体层堆叠件上方形成极紫外掩模；
使用所述极紫外掩模作为蚀刻掩模来蚀刻沟槽，其中，所述沟槽延伸穿过所述第一半导体层中的所述第一个、所述第二半导体层中的所述一个和所述第一半导体层中的所述第二个；以及
用半导体材料填充所述沟槽。
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