TWI722291B - 半導體裝置及其製造方法 - Google Patents

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楊玉麟
陳奕升
鄭兆欽
黃思維
陳自強
陳志良
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Abstract

一種半導體裝置的製造方法，形成第一半導體層和第二半導體層交替堆疊於其中的鰭結構。在鰭結構之上形成犧牲閘極結構。在鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，蝕刻第一半導體層，從而形成第二半導體層暴露於其中的第一源極/汲極空間。在第一源極/汲極空間形成介電層，從而覆蓋暴露出來的第二半導體層。蝕刻介電層和部分的第二半導體層，從而形成第二源極/汲極空間。在第二源極/汲極空間中形成源極/汲極磊晶層。第二半導體層之至少一者與源極/汲極磊晶層接觸，以及第二半導體層之至少一者與源極/汲極磊晶層隔開。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體積體電路的製造方法，特別是有關於包含鰭式場效電晶體(FinFETs)及/或閘極環繞式場效電晶體(GAA FETs)的製造方法和半導體裝置。
隨著半導體業界進入了奈米技術製程節點，以追求更高的裝置密度、更高的效能以及較低的成本，來自於製造和設計問題的挑戰產生了三維設計的發展，例如多閘極場效電晶體(multi-gate field effect transistor，FET)，其包含鰭式場效電晶體(FinFET)及閘極環繞式場效電晶體(gate-all-around FET，GAA FET)。在鰭式場效電晶體(FinFET)中，閘極電極鄰近通道區的三個側表面，且閘極介電層插入閘極電極與通道區之間。因為閘極結構在鰭片的三個表面上圍繞(包繞)鰭片，所以基本上電晶體具有三個閘極來控制通過鰭片或通道區的電流。不幸的是，通道區的第四個側邊，即通道底部，遠離閘極電極，因而未在閘極的控制下。相比之下，在閘極環繞式場效電晶體(GAA FET)中，閘極電極包繞通道區的所有側表面，這使通道區更充分的產生空乏(depletion)，並且導致較少的短通道效應(short-channel effect)，其由更陡峭 的次臨限電流擺盪(sub-threshold current swing，SS)和較小的汲極偏壓引發通道能障降低效應(drain induced barrier lowering,DIBL)所造成。隨著電晶體尺寸持續微縮至次10-15奈米(nm)技術節點，閘極環繞式場效電晶體(GAA FET)需要進一步的改良。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含形成鰭結構，鰭結構從隔離絕緣層突出，其中複數第一半導體層和複數第二半導體層交替堆疊於鰭結構中，在鰭結構之上形成犧牲閘極結構，在鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，蝕刻這些第一半導體層，從而形成這些第二半導體層暴露於其中的第一源極/汲極空間，在第一源極/汲極空間形成介電層，從而覆蓋暴露出來的這些第二半導體層，蝕刻介電層和部分的這些第二半導體層，從而形成第二源極/汲極空間，在第二源極/汲極空間中形成源極/汲極磊晶層。這些第二半導體層之至少一者與源極/汲極磊晶層接觸，這些第二半導體層之至少一者與設置於此第二半導體層上方的源極/汲極磊晶層被介電層隔開，以及隔離絕緣層的上表面的水平高度位於源極/汲極磊晶層的底面之下。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含形成鰭結構，鰭結構從隔離絕緣層突出，其中複數第一半導體層和複數第二半導體層交替堆疊於鰭結構中，在鰭結構之上形成犧牲閘極結構，在鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，蝕刻這些第一半導體層，從而形 成這些第二半導體層暴露於其中的第一源極/汲極空間，在源極/汲極區形成介電層，從而覆蓋暴露出來的這些第二半導體層，蝕刻介電層，從而形成第二源極/汲極空間，這些第二半導體層之至少一者暴露於第二源極/汲極空間中且橫跨第二源極/汲極空間，以及在第二源極/汲極空間中形成源極/汲極磊晶層。這些第二半導體層暴露於第二源極/汲極磊晶空間中的此至少一者與源極/汲極磊晶層接觸，這些第二半導體層之至少一者與設置於此第二半導體層上方的該源極/汲極磊晶層被介電層隔開，以及隔離絕緣層的上表面的水平位於源極/汲極磊晶層之下。
本發明的一些實施例提供半導體裝置，此半導體裝置包含設置於基底之上的第一閘極環繞式場效電晶體(GAA FET)、以及設置於基底之上的第二閘極環繞式場效電晶體。第一閘極環繞式場效電晶體和第二閘極環繞式場效電晶體的每一者包含垂直排列於基底之上的複數半導體線、與這些半導體線之一或更多接觸的源極/汲極磊晶層、設置於這些半導體線之每一個通道區上，且包繞每一個通道區的閘極介電層、以及設置於閘極介電層上且包繞每一個通道區閘極電極層。在第一閘極環繞式場效電晶體和第二閘極環繞式場效電晶體之至少一者中，這些半導體線之至少一者與設置於此半導體線上方的源極/汲極磊晶層被介電層隔開，以及圍繞第一閘極環繞式場效電晶體的隔離絕緣層的厚度不同於圍繞第二閘極環繞式場效電晶體的隔離絕緣層的厚度。
7‧‧‧遮罩層
10‧‧‧基底
11‧‧‧井部
11A、11B‧‧‧井層
12‧‧‧雜質離子
13‧‧‧鰭片襯層
15、15-1、15-2、15-3、15-4‧‧‧隔離絕緣層
16‧‧‧遮罩層
16A‧‧‧第一遮罩層
16B‧‧‧第二遮罩層
20‧‧‧第一半導體層
21‧‧‧第一源極/汲極空間
22、23‧‧‧第二源極/汲極空間
25‧‧‧半導體線(第二半導體層)
29‧‧‧鰭結構
30‧‧‧犧牲閘極電極層
31‧‧‧犧牲閘極介電層
32‧‧‧側壁間隔物
33‧‧‧墊氮化矽層
34‧‧‧氧化矽遮罩層
35‧‧‧介電層
36‧‧‧層間介電層
37‧‧‧接觸孔
38‧‧‧犧牲閘極結構
39‧‧‧閘極空間
40、41‧‧‧源極/汲極磊晶層
40B‧‧‧汲極磊晶層
47‧‧‧額外的覆蓋層
52‧‧‧界面層
53‧‧‧閘極介電層
54‧‧‧高介電常數(high-k)介電層
56‧‧‧一或多功函數調整層
58‧‧‧閘極電極層
60‧‧‧導電接觸層
65‧‧‧導電插塞
D、2D、3D‧‧‧深度
F1、F2‧‧‧鰭結構
H1‧‧‧高度
M1、M2、M3、M4‧‧‧電晶體
Q1‧‧‧第一閘極環繞式場效電晶體
Q11、Q12‧‧‧閘極環繞式場效電晶體
Q2‧‧‧第二閘極環繞式場效電晶體
TR1、TR3‧‧‧下拉電晶體
TR2、TR4‧‧‧上拉電晶體
TR5、TR6‧‧‧傳遞閘極電晶體
W1‧‧‧寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的剖面示意圖。
第2圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第3圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第4圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第5A圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者；第5B圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者；第5C圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者；第5D圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者；第5E圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第6圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第7圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第8圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第9圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第10圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第11圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第12A、12B、12C和12D圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第13A、13B、13C、13D、13E和13F圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第14圖顯示各種蝕刻步驟，以製造第13A-13F圖所示結構。
第15圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第16圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第17圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第18圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第19圖是根據本發明一實施例，顯示半導體場效電晶體 (FET)裝置的各個製造階段之一者。
第20圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第21A、21B、21C和21D圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第22圖是根據本發明另一實施例，顯示半導體場效電晶體(FET)裝置的剖面示意圖。
第23圖是根據本發明另一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第24圖是根據本發明另一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第25A、25B、25C、25D、25E和25F圖是根據本發明另一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段之一者。
第26圖是根據本發明一實施例，顯示使用半導體場效電晶體(FET)裝置的NOR電路。
第27圖是根據本發明一實施例，顯示使用半導體場效電晶體(FET)裝置的NAND電路。
根據本發明一實施例，第28A圖顯示半導體場效電晶體(FET)裝置的剖面示意圖，而第28B圖顯示半導體場效電晶體(FET)裝置的佈局。
根據本發明一實施例，第29A圖顯示靜態隨機存取記憶體(static random access memory，SRAM)單元的電路圖，而第29B顯示靜態隨機存取記憶體(SRAM)單元的各種電晶體特 性。
第30圖是根據本發明另一實施例，顯示半導體場效電晶體(FET)裝置的剖面示意圖。
應理解的是，以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，元件尺寸並未限於所揭露的範圍或數值，而可取決於製程條件及/或裝置期望的特性。再者，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。為了簡潔和明確起見，各種不同的部件可以不同尺寸任意繪示。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。另外，「由…形成」的用語可表示「包括」或「由..組成」。在本發明實施例中，「甲、乙和丙之一者」的用語表示「甲、乙及/或丙」(甲、乙、丙、甲和乙、甲 和丙、乙和丙、或甲和乙和丙)，並且除非另有描述，此用語並非表示來自甲的一元件、來自乙的一元件以及來自丙的一元件。
在閘極環繞式場效電晶體(GAA FET)中，驅動電流的調整可透過改變構成通道區的每個半導體線的尺寸(例如，橫截面面積)，及/或透過改變垂直排列於基底上方的半導體線數量。然而，在半導體晶片中，製造具有不同數量半導體線的閘極環繞式場效電晶體(GAA FET)通常是困難的。
在本發明實施例中，透過改變電性連接至源極/汲極磊晶層之半導體線的數量，調節閘極環繞式場效電晶體(GAA FET)的驅動電流。在本文中，源極/汲極指源極及/或汲極。應注意的是，在本發明實施例中，除非另有說明，可互換使用源極和汲極，並且他們的結構大致上相同。
第1圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的剖面示意圖。
如第1圖所示，第一閘極環繞式場效電晶體Q1和第二閘極環繞式場效電晶體Q2設置於基底10之上。在第一閘極環繞式場效電晶體Q1和第二閘極環繞式場效電晶體Q2之每一個中，提供半導體線25於基底10之上，並且半導體線25沿著Z方向(基底10主表面的法線方向)垂直排列。在一些實施例中，基底10包含至少在其表面部份上的單晶半導體層。在一些實施例中，基底10可包括單晶半導體材料，例如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP，但不限於此。在特定實施例中，基底10由結晶 矽(Si)形成。
基底10可包含在其表面部分中的一或多個緩衝層(未顯示)。緩衝層可用來將從基底的晶格常數逐漸改變至源極/汲極區的晶格常數。緩衝層可由磊晶成長的單晶半導體材料形成，例如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP，但不限於此。在特定實施例中，基底10包括磊晶成長於基底10上的矽鍺(silicon germanium，SiGe)緩衝層。SiGe緩衝層的鍺濃度可從緩衝層最底端之30原子百分比(atomic%)的鍺增加至緩衝層最頂端之70原子百分比的鍺。
在第一閘極環繞式場效電晶體Q1和第二閘極環繞式場效電晶體Q2之每一個中，半導體線25是通道層，且設置於基底10之上。在一些實施例中，半導體線25設置於從基底10突出的鰭結構(未顯示)之上。每一個半導體線25(即通道層)被閘極介電層53和閘極電極層58包繞。在一些實施例中，閘極介電層53包含界面層52和高介電常數(high-k)介電層54。閘極結構包含閘極介電層53、閘極電極層58和側壁間隔物32。儘管第1圖顯示四條半導體線25，然而半導體線25的數量不限於四，而可以小至一條，或大於四條，甚至可達到15條。
在本發明特定實施例中，一或多功函數(work function)調整層56插入閘極介電層53與閘極電極層58之間。
在第一閘極環繞式場效電晶體Q1和第二閘極環繞式場效電晶體Q2之每一個中，源極/汲極磊晶層40設置於基底10之上。源極/汲極磊晶層40與半導體線25(即通道層)直接接 觸，並且源極/汲極磊晶層40與閘極電極58被作為內部間隔物的介電層35和閘極介電層53隔開。介電層35可以由低介電常數(low-k，低介電常數是低於SiO2的介電常數)材料形成。低介電常數材料包含SiOC、SiOCN、有機材料或多孔材料、或任何其他適當材料。
層間介電層(interlayer dielectric，ILD)36設置於源極/汲極磊晶層40之上，導電接觸層60設置於源極/汲極磊晶層40上，並且穿過層間介電層36的導電插塞65設置於導電接觸層60之上。導電接觸層60包含一或多層的導電材料。在一些實施例中，導電接觸層60包含矽化物層，例如WSi、NiSi、TiSi或CoSi或其他適當的矽化物材料。
第一閘極環繞式場效電晶體Q1和第二閘極環繞式場效電晶體Q2具有大致上相同的結構，除了源極/汲極區之外。如第1圖所示，第一閘極環繞式場效電晶體Q1的源極/汲極磊晶層40與所有的半導體線25物理且電性接觸，而第二閘極環繞式場效電晶體Q2的源極/汲極磊晶層40僅與一些半導體線25物理且電性接觸。在一些實施例中，如第1圖所示，第二閘極環繞式場效電晶體Q2的源極/汲極磊晶層40與四條半導體線25中之兩條物理且電性接觸。易言之，第二閘極環繞式場效電晶體Q2的半導體線25之至少一條與設置於其上的源極/汲極磊晶層40被介電層35電性分隔。
在特定實施例中，第一閘極環繞式場效電晶體Q1的半導體線25之至少一條與設置於其上的源極/汲極磊晶層40被介電層35電性分隔。在這樣的情況下，第一閘極環繞式場 效電晶體Q1中之半導體線25接觸源極/汲極磊晶層40的數量相同於或不同於第二閘極環繞式場效電晶體Q2中之半導體線25接觸源極/汲極磊晶層40的數量。
如第1圖所示，當一或多條半導體線25未與源極/汲極區中的源極/汲極磊晶層40接觸時，以閘極介電層53和閘極電極層58包繞未與源極/汲極磊晶層40接觸的一或多條半導體線25。
一或多條半導體線25與源極/汲極磊晶層40電性分隔，相較於與源極/汲極磊晶層40接觸的其餘半導體線25，此一或多條半導體線25較靠近基底10。
在一些實施例中，二或多條半導體線25與源極/汲極磊晶層40電性分隔。在其他實施例中，僅一條半導體線25與源極/汲極磊晶層40接觸。
透過調整半導體線25接觸源極/汲極磊晶層40的數量，能夠調整閘極環繞式場效電晶體的驅動電流。當數量較大時，驅動電流增加，並且當數量較小時，可降低輸入電容且增加操作速度。
如前所述，第1圖顯示了閘極環繞式場效電晶體(GAA FET)。然而，這些結構不一定要作為電晶體。在一些實施例中，第1圖所示的結構可以做為電阻器。在這樣的情況下，閘極電極耦接至固定電位，例如Vdd(正電源)、1/2Vdd或Vss(例如，接地)。透過調整半導體線25接觸源極/汲極磊晶層40的數量，調整電阻值。舉例而言，假設當半導體線25接觸源極/汲極磊晶層40的數量為一時，源極與汲極之間的電阻值 為4R，則當半導體線25接觸源極/汲極磊晶層40的數量為二、三和四時，源極與汲極之間的電阻值分別為2R、1.25R和R。
半導體裝置更包含隔離絕緣層(也稱作淺溝槽隔離(shallow trench isolation，STI))15。在一些實施例中，隔離絕緣層15從基底10的上表面起算的高度在第一閘極環繞式場效電晶體Q1和第二閘極環繞式場效電晶體Q2之間是不同的。第一閘極環繞式場效電晶體Q1周圍的隔離絕緣層15-1的高度小於第二閘極環繞式場效電晶體Q2周圍的隔離絕緣層15-2的高度，其中第一閘極環繞式場效電晶體Q1具有較深的源極/汲極磊晶層40，而第二閘極環繞式場效電晶體Q12具有較淺的源極/汲極磊晶層40。換言之，具有不同數量半導體線的閘極環繞式場效電晶體被具有不同的厚度(高度)的隔離絕緣層圍繞。在一些實施例中，用於閘極環繞式場效電晶體的半導體線數量越少，則隔離絕緣層越厚(高)。在一些實施例中，隔離絕緣層的上表面的水平介於源極/汲極磊晶層40與未接觸源極/汲極磊晶層40的半導體線25之間，或與基底10之間。
第2-21D圖是根據本發明一實施例，顯示半導體場效電晶體(FET)裝置的各個製造階段。應理解的是，在第2至21D圖所示的製程之前、期間和之後可提供額外的操作步驟，並且對於額外的方法實施例，可以取代或刪除以下描述的一些操作步驟。可互換操作步驟/製程的順序。與前述關於第1圖之實施例相同或相似的材料、配置、尺寸及/或製程可實施於第2-21D圖的實施例，並且可省略這些材料、配置、尺寸及/或製程的詳細說明。製造閘極環繞式場效電晶體的一般 方法可見於美國專利申請號15/157,139、申請號15/064,402及/或申請號15,098,073，透過引用，本文併入上述每一個申請案的全部內容。
如第2圖所示，將雜質離子(摻雜物)12植入矽基底10以形成井(well)區。離子植入的執行是防止擊穿效應(punch-through effect)。基底10可包含已適當地摻雜雜質(例如，p型或n型導電性)的各種區域。舉例而言，雜質離子12為用於n型鰭式場效電晶體(FinFET)的硼(BF2)，以及用於p型鰭式場效電晶體(FinFET)的磷。
然後，如第3圖所示，在基底10之上形成堆疊的半導體層。堆疊的半導體層包含第一半導體層20和第二半導體層25(或稱半導體線25)。再者，在這些堆疊的半導體層之上形成遮罩層16。
第一半導體層20和第二半導體層25由具有不同晶格常數的材料形成，並且可包含一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施例中，第一半導體層20和第二半導體層25由Si、Si的化合物、SiGe、Ge或Ge的化合物形成。在一實施例中，第一半導體層20是Si1-xGex，其中x大於約0.3，或是Ge(x=1.0)，而第二半導體層25是Si或Si1-yGey，其中y小於約0.4，且x>y。在本文中，「甲」化合物或「甲為主(-based)化合物」表示此化合物的大部分是甲。
在另一實施例中，第二半導體層25是Si1-yGey，其 中y大於約0.3，或是Ge，而第一半導體層20是Si或Si1-xGex，其中x小於約0.4，且x<y。在另一實施例中，第一半導體層20由Si1-xGex形成，其中x在約0.3至約0.8的範圍內，而第二半導體層是Si1-yGey，其中y在約0.1至約0.4的範圍內。
在第3圖中，設置了四層第一半導體層20和四層第二半導體層25。然而，第一半導體層20和四層第二半導體層25之每一個的層數不限於四，而可小至1，並且在一些實施例中，形成第一半導體層20和第二半導體層25之每一個2-10層。透過調整堆疊的層數，可調整閘極環繞式場效電晶體裝置的驅動電流。
第一半導體層20和第二半導體層25磊晶形成於基底10之上。第一半導體層20的厚度可等於或大於第二半導體層25的厚度，第一半導體層20的厚度在一些實施例中在約2奈米至約20奈米的範圍內，並且在其他實施例中在約5奈米至約15奈米的範圍內。第二半導體層25的厚度在約2奈米至約20奈米的範圍內，並且在其他實施例中在約5奈米至約15奈米的範圍內。第一半導體層20之每一層的厚度可以是相同的，或可以是變化的。
在一些實施例中，底部的第一半導體層20(最靠近基底10的層)比其他的第一半導體層20厚。在一些實施例中，底部第一半導體層20的厚度在約10奈米至約50奈米的範圍內，或在其他實施例中在約20奈米至約20奈米的範圍內。
在一些實施例中，遮罩層16包含第一遮罩層16A和第二遮罩層16B。第一遮罩層16A是由氧化矽形成的墊(pad) 氧化層，其可透過熱氧化形成。第二遮罩層16B由氮化矽(SiN)形成，其形成透過包含化學氣相沉積(chemical vapor deposition，CVD)(包含低壓化學氣相沉積(low pressure CVD，LPCVD))、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、或其他適當製程。透過使用包含光微影技術(photo-lighography)和蝕刻的圖案化步驟，將遮罩層16圖案化為遮罩圖案。
接著，如第4圖所示，透過使用圖案化遮罩層16將第一半導體層20和第二半導體層的堆別膜層圖案化，從而使這些堆別膜層形成在X方向上延伸的鰭結構29。在第4圖中，兩個鰭結構29排列於Y方向。但是鰭結構29的數量並不限於2，而可以少至一個並且是三個或更多。在一些實施例中，一或多個虛設鰭結構形成於鰭結構29的兩側上，以提升圖案化步驟中的圖案保真度(fidelity)。如第4圖所示，鰭結構29具有由堆疊的第一半導體層20、第二半導體層構成的上部以及井部11。
在一些實施例中，鰭結構29的上部沿著Y方向的寬度W1在約10奈米至約40奈米的範圍內，而在其他實施例中，在約20奈米至約30奈米的範圍內。鰭結構29沿著Z方向的高度H1在約100奈米至約200奈米的範圍內。
透過任何適當的方法將堆疊的鰭結構29圖案化。舉例而言，鰭結構29的圖案化可使用一或多道光微影製程，其包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案 化或多重圖案化製程結合光微影技術和自對準(self-aligned)製程，使得將產生的圖案，例如其節距(pitch)小於使用單一且直接光微影製程所得到的圖案。舉例而言，在一實施例中，在基底之上形成犧牲層，且使用光微影製程將犧牲層圖案化。使用自對準製程沿著圖案化犧牲層側邊形成間隔物。接著移除犧牲層。然後移除犧牲層，並且之後剩餘的間隔物可用於將堆疊的鰭結構29圖案化。
在形成鰭結構29之後，在基底之上形成包含一或多層絕緣材料的絕緣材料層，使得鰭結構完全地埋藏於絕緣層中。用於絕緣層的絕緣材料可包含由低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積(plasma-CVD)或可流動化學氣相沉積(flowable CVD)所形成的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)或低介電常數(low-k)介電材料。在形成絕緣層之後，可執行退火步驟。然後，執行平坦化步驟，例如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕刻(etch-back)方法，使得最上層的第二半導體層25的上表面從絕緣材料層暴露出來。在一些實施例中，在形成絕緣材料層之前，在鰭結構29之上形成鰭片襯(liner)層13。鰭片襯層13由SiN或氮化矽為主的材料(例如，SiON、SiCN或SiOCN)形成。
在一些實施例中，鰭片襯層13包含形成於基底10和鰭結構的井部11(底部)的側壁之上的第一鰭片襯層，以及形成於第一鰭片襯層上的第二鰭片襯層。在一些實施例中，每 一個襯層的厚度在約1奈米至約20奈米。在一些實施例中，第一鰭片襯層包含氧化矽，並且其厚度在約0.5奈米至約5奈米，而第二鰭片襯層包含氮化矽，並且其厚度在約0.5奈米至約5奈米。可經由一或多道製程，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)，沉積這些襯層，儘管可利用任何適當製程。
然後，如第5A圖所示，凹蝕絕緣材料層以形成隔離絕緣層15，使得鰭結構29的上部暴露出來。通過此步驟，鰭結構29彼此被隔離絕緣層15隔開，隔離絕緣層15也稱作淺溝槽隔離(STI)。隔離絕緣層15可由適當的介電材料形成，例如氧化矽、氮化矽、氮氧化矽、摻氟的矽酸鹽玻璃(FSG)、低介電常數(low-k)介電質，例如摻碳氧化物、極低介電常數(extremely low-k)介電質例如多孔摻碳二氧化矽、高分子例如聚醯亞胺(polyimide)、前述之組合或類似材料。在一些實施例中，經由例如化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)、或旋塗玻璃(spin-on-glass)製程的製程，形成隔離絕緣材料15，儘管可利用任何適當製程。
在如第5A圖所示的實施例中，凹蝕隔離絕緣層15直到暴露出鰭結構的井部11的上部。在其他實施例中，井部11的上部並未暴露出來。第一半導體層20是之後被部分地移除的犧牲層，而第二半導體層25之後形成作為閘極環繞式場效電晶體(GAA FET)之通道層的半導體線。
在一些實施例中，如第5B-5E圖所示，形成隔離絕緣層15於不同的高度。如前所述，用於隔離絕緣層15的絕 緣材料形成於鰭結構F1和F2之上，接著執行例如化學機械研磨(CMP)方法及/或回蝕刻方法的平坦化步驟，使得鰭結構F1和F2的最上層的第二半導體層25的上表面從隔離絕緣材料15暴露出來，如第5B圖所示。
然後，如第5C圖所示，在鰭結構F1之上形成遮罩層7，例如光阻層，並且取決於所使用的半導體線的數量，凹蝕鰭結構F2周圍的隔離絕緣材料至設計的水平高度，以形成深隔離絕緣層15-1。之後，移除遮罩層7。再者，如第5D圖所示，在鰭結構F2之上形成例如光阻層的遮罩層8，並且取決於所使用的半導體線的數量，凹蝕在鰭結構F1周圍的隔離絕緣層材料至設計的水平高度，以形成淺隔離絕緣層15-2。之後，移除遮罩層8，因此得到第5E圖所示的結構。可以互換蝕刻步驟的順序。
在形成隔離絕緣層15(或具有不同厚度的隔離絕緣層)之後，形成犧牲(虛設)閘極結構38，如第6圖所示。第6圖顯示在暴露出的鰭結構29之上形成犧牲閘極結構38的結構。在鰭結構將成為通道區的部分之上形成犧牲閘極結構38。犧牲閘極結構38定義出閘極環繞式場效電晶體(GAA FET)的通道區。犧牲閘極結構38包含犧牲閘極介電層31和犧牲閘極電極層30。犧牲閘極介電層31包含一或多層絕緣材料，例如氧化矽為主的材料。在一實施例中，使用透過化學氣相沉積(CVD)形成的氧化矽。在一些實施例中，犧牲閘極介電層31的厚度從約1奈米至約5奈米的範圍內。
犧牲閘極結構38的形成是透過先在鰭結構之上毯 覆性地(blanket)沉積犧牲閘極介電層31，然後在犧牲閘極介電層上且在鰭結構之上毯覆性地沉犧牲閘極電極層，使得鰭結構完全埋藏於犧牲閘極電極層中。犧牲閘極電極層包含矽，例如多晶(polycrystalline)矽或非晶(amorphous)矽。在一些實施例中，犧牲閘極電極層的厚度從約100奈米至約200奈米的範圍內。在一些實施例中，犧牲閘極電極層受到平坦化操作步驟。使用包含低壓化學氣相沉積(LPCVD)和電漿增強化學氣相沉積(PECVD)的化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當製程，沉積犧牲閘極介電層和犧牲閘極電極層。之後，在犧牲閘極電極層之上形成遮罩層。遮罩層包含墊(pad)氮化矽(SiN)層33和氧化矽遮罩層34。
接著，對遮罩層執行圖案化步驟，並且將犧牲閘極電極層圖案化為犧牲閘極結構38，如第6圖所示。犧牲閘極結構38包含犧牲閘極介電層31、犧牲閘極電極層30(例如，多晶矽(poly silicon))、墊氮化矽層33和氧化矽遮罩層34。透過將犧牲閘極結構圖案化，第一半導體層和第二半導體層之堆疊膜層部分暴露於犧牲閘極結構的兩側上，從而定義出源極/汲極(S/D)區，如第6圖所示。在第6圖中，形成一個犧牲閘極結構，但是犧牲閘極結構的數量不限於一個。在一些實施例中，兩或多犧牲閘極結構排列於X方向上。在特定實施例中，一或多個虛設的犧牲閘極結構形成於犧牲閘極結構38的兩側上，以改善圖案保真度。
再者，在犧牲閘極結構38之上形成用於側壁間隔 物32的覆蓋層，如第7圖所示。以順應性(conformal)的方式沉積覆蓋層32(或稱側壁間隔物32)，使得形成覆蓋層32於犧牲閘極結構的垂直表面(例如，側壁)、水平表面和頂部具有大致上相等厚度。在一些實施例中，覆蓋層32的厚度在約5奈米至約20奈米的範圍內。覆蓋層32包含一或多個SiN、SiON和SiCN，或其他適當的介電材料。可透過原子層沉積(ALD)或化學氣相沉積(CVD)、或其他適當方法，形成覆蓋層32。
在特定實施例中，在形成覆蓋層32之前，在暴露出的鰭結構和犧牲閘極結構38之上順應性地形成由絕緣材料形成的額外的覆蓋層47。在此情況下，額外的覆蓋層47和覆蓋層32由不同材料形成，使得其中一者可以被選擇性地蝕刻。額外的覆蓋層47包含低介電常數(low-k)材料，例如SiOC及/或SiOCN、或任何其他適當的介電材料，並且可透過原子層沉積(ALD)或化學氣相沉積(CVD)、或任何其他適當方法形成額外的覆蓋層47。
儘管第2-7圖顯示的結構為一個犧牲閘極結構設置於兩個鰭結構之上，然而此結構不限於一個犧牲閘極結構。在一些實施例中，兩或多個犧牲閘極結構設置於一或多鰭結構之上。再者，二個或更多第7圖所示的結構設置於半導體基底上的不同區域(例如，p型區域及/或n型區域)中。
第8圖顯示在形成覆蓋層32(或稱側壁間隔物32)之後沿著X方向的剖面示意圖。為了簡潔起見，在第8圖與之後圖式中，未顯示犧牲閘極結構38的上部和詳細結構。在第8-11和15-18圖中，顯示唯一一個閘極環繞式場效電晶體(GAA FET)，但是可在相同基底10上製造兩或多的閘極環繞式場效電晶體(GAA FET)，其各自具有不同源極/汲極配置，如第12A-13F和21A-21D圖所示。
接著，如第9圖所示，透過異向性(anisotropic)蝕刻移除覆蓋層32的底部，從而形成側壁間隔物32。在一些實施例中，些許蝕刻最上層的第二半導體層25的上部。在其他實施例中，最上層的第二半導體層25的上部大致上未被蝕刻。
之後，如第10圖所示，透過使用一或多道微影技術或蝕刻步驟，移除在源極/汲極區中的第一半導體層20，從而形成第一源極/汲極空間21。在一些實施例中，基底10(或鰭結構的井部11的底部)也被部分蝕刻。再者，在一些實施例中，在X方向上橫向蝕刻第一半導體層20。在一些實施例中，第一半導體層20的蝕刻量從約2奈米至約10奈米的範圍內。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可透過使用濕式蝕刻劑，例如氫氧化銨(ammonium hydroxide，NH4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)或氫氧化鉀(potassium hydroxide，KOH)溶液，選擇性地(selectively)蝕刻第一半導體層20。
然後，如第11圖所示，在第一源極/汲極空間21中形成介電層35於第一半導體層20的橫向端點上且於第二半導體層25上。介電層35由適當的介電材料形成，例如氧化矽、氮氧化矽、摻氟的矽酸鹽玻璃(FSG)、低介電常數(low-k)介電 質，例如摻碳氧化物(SiOC、SiOCN)、極低介電常數(extremely low-k)介電質例如多孔摻碳二氧化矽、高分子例如聚醯亞胺(polyimide)、前述之組合或類似材料。在一些實施例中，介電層35包含一或多層低介電常數(low-k)介電材料。在一些實施例中，形成介電層35以完全填充第一源極/汲極空間21，並且介電層35也形成於側壁間隔物32上。可經由例如化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)、原子層沉積(ALD)或旋塗式玻璃製程的製程形成介電層35，儘管可利用任何適當製程。
在一些實施例中，在形成介電層35之前，在第一半導體層20的橫向端點上且於第二半導體層25上順應性地形成絕緣層。絕緣層作為在後續通道形成步驟中的蝕刻停止層。絕緣層包含氮化矽(SiN)和氧化矽(SiO2)之一者，並且絕緣層的厚度從約0.5奈米至約3.0奈米的範圍內。在其他實施例中，絕緣層的厚度從約1.0奈米至約2.0奈米的範圍內。可透過原子層沉積(ALD)或任何其他適當方法形成絕緣層。
在形成介電層35之後，蝕刻源極/汲極區以形成第二源極/汲極空間22，如第12A-12D圖所示。取決於期望的驅動電流(或電阻)，調整第二源極/汲極空間22的深度和隔離絕緣層15的厚度。舉例而言，在第12A圖的情況下，蝕刻介電層35和第二半導體層25的僅最上層，而其餘的第二半導體層25維持埋藏於介電層35中。隔離絕緣層15的上表面位於第二源極/汲極空間22之下。在一些實施例中，隔離絕緣層15的上表面位於第二源極/汲極空間22底部正下方的第二半導體層25上 方。在其他實施例中，隔離絕緣層15的上表面位於第二源極/汲極空間22底部之下第二個第二半導體層25上方。在第12B圖的情況下，蝕刻兩個較上的第二半導體層25和介電層35，以暴露出兩個較上的第二半導體層25的端部於第二源極/汲極空間22中。隔離絕緣層15的上表面位於第二源極/汲極空間22底部之下。在一些實施例中，隔離絕緣層15的上表面位於第二源極/汲極空間22底部正下方的第二半導體層(或稱半導體線)25上方。在其他實施例中，隔離絕緣層15的上表面位於第二源極/汲極空間22底部之下第二個第二半導體層25上方。相似地，在第12C圖的情況下，蝕刻從頂端起算三個第二半導體層25和介電層35，以暴露出這三個第二半導體層25的端部於第二源極/汲極空間22中。隔離絕緣層15的上表面位於第二源極/汲極空間22底部之下。在一些實施例中，隔離絕緣層15的上表面位於第二源極/汲極空間22底部正下方的第二半導體層25上方。在其他實施例中，隔離絕緣層15的上表面位於基底10上方。在第12D圖的情況下，蝕刻介電層35和第二半導體層25，使得全部的第二半導體層25的端部暴露於第二源極/汲極空間22中。隔離絕緣層15的上表面位於第二源極/汲極空間22底部之下。在一些實施例中，隔離絕緣層15的上表面位於基底10上方。在一些實施例中，第12A-12D圖所示的全部結構提供於相同基底10上(於一個半導體晶片上)。在其他實施例中，第12A-12D圖所示僅一些結構提供於相同基底10上。可透過一或多道微影和蝕刻步驟形成第12A-12D圖的結構。
第13A-13F圖顯示在具有六個垂直排列的第二半 導體層25的裝置中形成第二源極/汲極空間22之後的結構。在一些實施例中，第13A-13F圖所示的全部結構提供於相同基底10上，並且在其他實施例中，第13A-13F圖所示僅一些結構提供於相同基底10上。可透過一或多道微影和蝕刻步驟形成第13A-13F的結構。
第14圖是根據一些實施例中，顯示一或多道微影和蝕刻步驟以在相同基底上製造第13A-13F圖所示結構。為了製造第13A-13F圖所示的全部結構，可執行至多三道微影/蝕刻步驟。舉例而言，分別用於單線接觸結構、三線接觸結構和五線接觸結構的第一、第三和第五源極/汲極區受到第一蝕刻步驟至對應於蝕刻深度的深度D，以切割且暴露出最上層的第二半導體層25的端點，但未達下一個第二半導體層25。分別用於雙線接觸結構、四線接觸結構和六線接觸結構的第二、第四和第六源極/汲極區被例如透過微影步驟形成的光阻覆蓋。然後，第二、第三和第六源極/汲極區受到第二蝕刻步驟至深度2D，而第一、第四和第五源極/汲極區是被覆蓋的。再者，第四、第五和第六源極/汲極區受到第三蝕刻步驟至深度3D，而第一、第二和第三源極/汲極區是被覆蓋的。第一至第三蝕刻步驟的順序可以是任意順序。
微影/蝕刻步驟的數量取決於第二半導體層25的數量而變化。當第二半導體層25的數量是1至3時，微影/蝕刻步驟的數量可以是2(深度D和2D的蝕刻步驟)，當第二半導體層25的數量是4至7時，微影/蝕刻步驟的數量可以是3(深度D、2D和4D的蝕刻步驟)，並且當第二半導體層25的數量是8至13 時，微影/蝕刻步驟的數量可以是4(深度D、2D、4D和6D的蝕刻步驟)。
在形成第二源極/汲極空間22之後，形成源極/汲極磊晶層40，如第15圖所示。在後續圖示中，說明在形成第12C圖(三線接觸的情況)所示的結構之後的製造步驟。然而，相同的步驟可應用於第12A、12B、12D和13A-13F圖的結構。
源極/汲極磊晶層40包含用於n型通道場效電晶體(n-channel FET)的一或多層的Si、SiP、SiC和SiCP，或用於p型通道場效電晶體(p-channel FET)的一或多層的Si、SiGe、Ge。對於p型通道場效電晶體，硼(B)亦可包含於源極/汲極。透過使用化學氣相沉積(CVD)、原子層沉積(ALD)或分子束磊晶法(molecular beam epitaxy，MBE)的磊晶成長方法形成源極/汲極磊晶層40。如第15圖所示，形成源極/汲極磊晶層40與第二半導體層25接觸。
然後，如第16圖所示，在源極/汲極磊晶層40之上形成層間介電層(interlayer dieletric，ILD)36。層間介電層36的材料包含化合物，其包括Si、O、C及/或H，例如氧化矽、SiCOH和SiOC。例如高分子(polymer)的有機材料可用於層間介電層36。在形成層間介電層36之後，執行例如化學機械研磨(CMP)的平坦化步驟，使得犧牲閘極電極層30的頂部暴露出來。
然後，移除包含犧牲閘極電極層30和犧牲閘極介電層31的犧牲閘極結構38，從而形成閘極空間39，如第17圖所示。在移除犧牲閘極結構期間，層間介電層36保護源極/汲 極磊晶層40。可使用電漿乾式蝕刻及/或濕式蝕刻，移除犧牲閘極結構。當犧牲閘極電極層30是多晶矽，且層間介電層36是二氧化矽時，可使用濕式蝕刻劑例如四甲基氫氧化銨(TMAH)溶液，以選擇性地移除犧牲閘極電極層30。之後，使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層31。
在移除犧牲閘極結構之後，移除第一半導體層20，從而形成第二半導體層25的半導體線以作為通道區，如第18圖所示。可使用蝕刻劑移除或蝕刻第一半導體層20，如前所述，蝕刻劑可選擇性地蝕刻第一半導體層20而不蝕刻第二半導體層25。在一些實施例中，在形成介電層35之前有形成絕緣層時，第一半導體層20的蝕刻停止於絕緣層。
在形成第二半導體層25的半導體線之後，在每一個通道層(第二半導體層25的半導體線)周圍形成閘極介電層53，並且在閘極介電層53上形成閘極電極層58，如第19圖所示。
在一些實施例中，閘極介電層53包含界面層52和高介電常數(high-k)介電層54。在一些實施例中，界面層52為化學形成的氧化矽。在特定實施例中，高介電常數介電層54包含一或多層介電材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-三氧化二鋁(HfO2-Al2O3)合金、其他適當的高介電常數材料、及/或前述之組合。
可透過化學氣相沉積(CVD)、原子層沉積(ALD)或任何適當方法形成高介電常數介電層54。在一實施例中，為 了確保形成閘極介電層在每一個通道層周圍具有均勻的厚度，使用高度順應性沉積製程，例如原子層沉積(ALD)，形成高介電常數介電層54。在一實施例中，高介電常數介電層54的厚度從約1奈米至約6奈米的範圍內。
閘極電極層58形成於閘極介電層53上，以圍繞每一個通道層。閘極電極層58包含一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當材料、及/或前述之組合。
可透過化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍(electro-plating)或其他適當方法形成閘極電極層58。閘極電極層58也可沉積於層間介電層36的上表面之上。然後，透過使用例如化學機械研磨(CMP)，將形成於層間介電層36之上的閘極介電層和閘極電極層平坦化，直到露出層間介電層36的頂面。在一些實施例中，在平坦化步驟之後，凹蝕閘極電極層58，並且在凹陷的閘極電極層58之上形成蓋絕緣層(未顯示)。蓋絕緣層包含一或多層的氮化矽為主的材料，例如SiN。可透過沉積絕緣材料，後續進行平坦化步驟來形成蓋絕緣層。
在特定實施例中，一或多功函數調整層56插入閘極介電層53與閘極電極層58之間。一或多功函數調整層56由導電材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或前述材料之二或三者的多層。對於n型通道場效電晶體，TaN、TaAlC、TiN、 TiC、Co、TiAl、HfTi、TiSi和TaSi的一或多者作為功函數調整層，而對於p型通道場效電晶體，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一或多者作為功函數調整層。可透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍法(e-beam evaporation)或其他適當製程，形成一或多功函數調整層56。再者，對於使用不同金屬層的n型通道場效電晶體和p型通道場效電晶體，可單獨形成一或多功函數調整層56。
接著，透過使用乾式蝕刻在層間介電層36中形成接觸孔37，從而暴露出源極/汲極磊晶層40的上部，如第20圖所示。在一些實施例中，在源極/汲極磊晶層40之上形成矽化物層。矽化物層包含WSi、CoSi、NiSi、TiSi、MoSi和TaSi的一或多者。然後，在接觸孔中形成導電接觸層60，並且接著在導電接觸層60上形成導電插塞65(或稱導電接觸插塞65)，如第21A-21D圖所示。第21A、21B、21C和21D圖分別對應於第12A、12B、12C和12D圖。隔離絕緣層15的上表面位於源極/汲極磊晶層40底面之下。在一些實施例中，隔離絕緣層15的上表面位於源極/汲極磊晶層40底面正下方的半導體線25上方、位於源極/汲極磊晶層40底面下方第二個半導體線25上方、或者位於基底10的上表面上方。
導電接觸層60包含Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的一或多者，其透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他適當製程形成。導電插塞65包含一或多層的Co、Ni、W、Ti、 Ta、Cu、Al、TiN和TaN的，其透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他適當製程形成。
應理解的是，閘極環繞式場效電晶體(GAA FET)經歷進一步的互補式金屬氧化物半導體(CMOS)製程，以形成各種部件，例如接觸件/導孔(vias)、內連線金屬層、介電層、頓化層等。
第22圖是根據本發明另一實施例，顯示半導體場效電晶體的剖面示意圖。與前述關於第1-21D圖的實施例相同或相似的材料、配置、尺寸及/或製程可實施於第22圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。
在第22圖的實施例中，第一半導體層20作為通道區(半導體線)。在一實施例中，第22圖的結構是p型閘極環繞式場效電晶體(GAA FET)。在一些實施例中，第一半導體層20由Si1-xGex形成，其中0<x
Figure 107120761-A0202-12-0029-58
1.0。在特定實施例中，0.3
Figure 107120761-A0202-12-0029-59
x
Figure 107120761-A0202-12-0029-60
0.8。源極/汲極磊晶層41包含一或多層Si、SiGe和Ge。儘管第22圖顯示雙線接觸情況的結構，然而第一半導體層20(也可稱為半導體線20)連接至源極/汲極磊晶層41的數量不限於二。在第一半導體層20作為通道區的情況下，可以應用與前述大致上相同的製造步驟。
第23-25F圖是根據本發明另一實施例，顯示半導體場效電晶體裝置的各個製造階段。應理解的是，第23-25F圖所示的製程之前、期間和之後可提供額外的操作步驟，並且對於額外的方法實施例，可取代或刪除以下描述的一些操 作步驟。可互換操作步驟/製程的順序。與前述關於第1-22圖的實施例相同或相似的材料、配置、尺寸及/或製程可實施於第23A-25F圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。
在前面的實施例中，當形成第二源極/汲極空間22時，第二半導體層25的一或多者與介電層35一起被蝕刻。在此實施例中，選擇性蝕刻介電層35，從而暴露出第二半導體層25的一或多者，以橫跨第二源極/汲極空間23，如第23圖所示。在第23圖中，在相同基底10上形成四線接觸結構和雙線接觸結構。然而，實施例不限於此配置。然後，執行與關於第15-21D圖所說明相同或相似的步驟，並且可得到第24圖所示的結構。第25A-25D圖顯示實施六個第二半導體層25的情況。
第26和27圖顯示具有不同驅動電流容量的閘極環繞式場效電晶體的應用。與前述關於第1-25圖的實施例相同或相似的材料、配置、尺寸及/或製程可實施於第26和27圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。
第26圖顯示反或(NOR)電路，而第27圖顯示反及(NAND)電路。在第26圖所示的NOR電路中，在Vdd與Vss(接地(GND))之間，串聯連接電晶體M3與M4(例如，p型電晶體)，且並聯連接電晶體M1與M2(例如，n型電晶體)。因此，電晶體M3和M4要求的電流容量大於電晶體M1和M2。針對這個原因，在一些實施例中，電晶體M3和M4採用具有四條半導 體線連接至源極/汲極磊晶層的閘極環繞式場效電晶體，而電晶體M1和M2採用具有二條半導體線連接至源極/汲極磊晶層的閘極環繞式場效電晶體。可基於裝置需求調整半導體線連接至源極/汲極磊晶層的數量。
相反地，在第27圖所示的NAND電路中，在Vdd與Vss(接地(GND))之間，並聯連接電晶體M3與M4(例如，p型電晶體)，且串聯連接電晶體M1與M2(例如，n型電晶體)。因此，電晶體M1和M2要求的電流容量大於電晶體M3和M4。針對這個原因，在一些實施例中，電晶體M1和M2採用具有四條半導體線連接至源極/汲極磊晶層的閘極環繞式場效電晶體，而電晶體M3和M4採用具有二條半導體線連接至源極/汲極磊晶層的閘極環繞式場效電晶體。可基於裝置需求調整半導體線連接至源極/汲極磊晶層的數量。
如第26和27圖所示，在本發明實施例中，透過調整半導體線連接至源極/汲極磊晶層的數量可輕易地調整閘極環繞式場效電晶體的驅動電流容量，這可透過調整第二源極/汲極空間的蝕刻深度來實現。
第28A-29B圖顯示具有不同驅動電流容量的閘極環繞式場效電晶體的另一應用。與前述關於第1-27圖的實施例相同或相似的材料、配置、尺寸及/或製程可實施於第23A-25F圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。
第28B圖顯示靜態隨機存取記憶體(static random access memory，SRAM)單元晶胞佈局，其對應於第29A圖所 示的電路圖，第28A圖對應於切割第28B圖之閘極環繞式場效電晶體TR3和TR6的剖面。
在第28A圖中，兩個閘極環繞式場效電晶體TR3和TR6共用一個包含汲極磊晶層40B的汲極區。在靜態隨機存取記憶體(SRAM)單元晶胞中，閘極環繞式場效電晶體TR3為下拉(pull-down)電晶體(或稱下拉電晶體TR3)，而閘極環繞式場效電晶體TR6為傳遞閘極(pass-gate)電晶體(或稱傳遞閘極電晶體TR6)，兩者皆為例如n型電晶體。
在此實施例中，閘極環繞式場效電晶體TR3與TR6之主動的(active)半導體線25(通道區)的數量並不相同。在一些實施例中，閘極環繞式場效電晶體TR3包含三條主動半導體線25，而閘極環繞式場效電晶體TR6包含四條主動半導體線25。相似或相同結構可應用於閘極環繞式場效電晶體TR1和TR5，他們是另外的下拉電晶體和傳遞閘極電晶體(或稱下拉電晶體TR1和傳遞閘極電晶體TR5)。如第28A圖所示，源極結構相對於共用汲極是非對稱的(asymmetric)。上拉(pull-up)電晶體TR2和TR4(p型電晶體)之主動半導體線的數量可與下拉電晶體TR1和TR3的數量相同或不同，且/或與傳遞閘極電晶體TR5和TR6的數量相同或不同。
在靜態隨機存取記憶體(SRAM)裝置中，下拉電晶體通常需要驅動電流容量等於或高於傳遞閘極電晶體的驅動電流容量，且需要驅動電流容量高於上拉電晶體的驅動電流容量，並且傳遞閘極電晶體通常需要驅動電流容量等於或高於上拉電晶體的驅動電流容量。第29A和29B圖顯示靜態隨機 存取記憶體(SRAM)裝置中的這些電晶體，他們的電流容量比例的一些配置。儘管第29B圖顯示的是驅動電流容量的各種比例，然而也可將第29B圖解讀為顯示連接至源極/汲極磊晶層之主動半導體線的數量(或在數量上的比例)。
第30圖顯示具有不同驅動電流容量之閘極環繞式場效電晶體的另一應用。與前述關於第1-28B圖的實施例相同或相似的材料、配置、尺寸及/或製程可實施於第30圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。
在第30圖的結構中，閘極環繞式場效電晶體Q11包含設置於井層11A上方的四條半導體線25，而閘極環繞式場效電晶體Q12包含設置於井層11B上方的二條半導體線25。用於閘極環繞式場效電晶體Q11的隔離絕緣層15-3比用於閘極環繞式場效電晶體Q12的隔離絕緣層15-4薄。隔離絕緣層15-3的上表面與鰭結構的井層11A的上表面大致上相同，並且隔離絕緣層15-4的上表面與鰭結構的井層11B的上表面大致上相同。
當在驅動電流容量上PD/PG比值是高的，且上拉電晶體的驅動容量是高的時，可改善信號雜訊邊限(signal to noise margin(SNM))(讀取/保持(read/hold))。當在驅動電流容量上PG/PU比值是高的時，可改善寫入邊限(write margin)。透過調整連接至源極/汲極磊晶層之主動半導體線的數量，可輕易調整靜態隨機存取記憶體晶胞中之閘極環繞式場效電晶體的驅動電流容量。此外，減少靜態隨機存取記憶體晶胞中之連接至源極/汲極磊晶層的主動半導體線的數量，亦能降低輸入電容，並且進一步改善電路功率和速度。相較於使用具 有多鰭片的鰭式場效電晶體(FinFET)，透過使用採用本發明實施例的閘極環繞式場效電晶體，能降低靜態隨機存取記憶體晶胞中面積約6%。
在此所述的各種實施例或範例相對於現有技術提供諸多優點。舉例而言，在本發明實施例中，透過調整連接至源極/汲極磊晶層之主動半導體線的數量，可輕易調整閘極環繞式場效電晶體的驅動電流容量和輸入電容。再者，可以最小化製造步驟的數量，並且降低半導體裝置的尺寸。
應理解的是，並非所有優點必須在本文中討論，對於所有的實施例或範例並不需要有特定的優點，並且其他實施例或範例可提供不同優點。
根據本發明實施例的面向，在半導體裝置的製造方法中，形成鰭結構，鰭結構從隔離絕緣層突出，其中多個第一半導體層和多個第二半導體層交替堆疊於鰭結構中。在鰭結構之上形成犧牲閘極結構。在鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，蝕刻第一半導體層，從而形成第二半導體層暴露出來的一第一源極/汲極空間。在第一源極/汲極空間形成介電層，從而覆蓋暴露出來的第二半導體層。蝕刻介電層和部分的第二半導體層，從而形成一第二源極/汲極空間。在第二源極/汲極空間中形成源極/汲極磊晶層。這些第二半導體層的至少一者與源極/汲極磊晶層接觸，且這些第二半導體層的至少一者與設置於此第二半導體層上方的源極/汲極磊晶層被介電層隔開。在前述或以下的一或多個實施例中，介電層包含一低介電常數(low-k)介電材料。在前述或以下的一或 多個實施例中，在形成源極/汲極磊晶層之後，移除犧牲閘極結構，從而暴露出鰭結構的一部分，從暴露出來的鰭結構移除第一半導體層，從而形成包含第二半導體層的通道層，以及在通道層周圍形成閘極介電層和閘極電極層。在前述或以下的一或多個實施例中，閘極電極層包繞第二半導體層與源極/汲極磊晶層隔開的至少一者。在前述或以下的一或多個實施例中，相較於接觸源極/汲極磊晶層的其餘第二半導體層，第二半導體層與源極/汲極磊晶層隔開的至少一者更靠近基底。在前述或以下的一或多個實施例中，二或更多第二半導體層與源極/汲極磊晶層隔開。在前述或以下的一或多個實施例中，第二半導體層r僅其中一個與源極/汲極磊晶層接觸。在前述或以下的一或多個實施例中，第一半導體層由SiGe形成，且第二半導體層由Si形成。
根據本發明實施例的另一面向，在半導體裝置的製造方法中，形成鰭結構從隔離絕緣層突出，多個第一半導體層和多個第二半導體層交替堆疊於鰭結構中。在鰭結構之上形成犧牲閘極結構。在未被該犧牲閘極結構覆蓋的鰭結構的源極/汲極區，蝕刻第一半導體層，從而形成第二半導體層暴露於其中的第一源極/汲極空間。在源極/汲極區中形成介電層，從而覆蓋暴露出來的第二半導體層。蝕刻介電層，從而形成第二源極/汲極空間，這些第二半導體層的至少一者暴露於該第二源極/汲極空間中且橫跨該第二源極/汲極空間。在第二源極/汲極空間中形成源極/汲極磊晶層。第二半導體層暴露於第二源極/汲極磊晶空間中的上述至少一者與源極/汲極磊晶 層接觸，且這些第二半導體層的至少一者與設置於此第二半導體層上方的源極/汲極磊晶層被介電層隔開。在前述或以下的一或多個實施例中，介電層包含低介電常數(low-k)介電材料。在前述或以下的一或多個實施例中，在形成源極/汲極磊晶層之後，移除犧牲閘極結構，從而暴露出鰭結構的一部分，從暴露出來的鰭結構移除第一半導體層，從而形成包含第二半導體層的通道層，以及在通道層周圍形成閘極介電層和閘極電極層。在前述或以下的一或多個實施例中，閘極電極層包繞第二半導體層與源極/汲極磊晶層隔開的上述至少一者。在前述或以下的一或多個實施例中，相較於接觸源極/汲極磊晶層之其餘的第二半導體層，第二半導體層與源極/汲極磊晶層隔開的上述至少一者更靠近基底。在前述或以下的一或多個實施例中，二或更多的第二半導體層與源極/汲極磊晶層隔開。在前述或以下的一或多個實施例中，這些第二半導體層僅其中一個與源極/汲極磊晶層接觸。在前述或以下的一或多個實施例中，第一半導體層由SiGe形成，且第二半導體層由Si形成。
根據本發明實施例的另一面向，在半導體裝置的製造方法中，形成第一鰭結構和第二鰭結構，兩者為多個第一半導體層和多個第二半導體層交替堆疊，且兩者從隔離絕緣層突出。在第一鰭結構之上形成第一犧牲閘極結構，在第二鰭結構之上形成第二犧牲閘極結構。從第一源極/汲極區移除未被第一犧牲閘極結構覆蓋的第一半導體層，且從第二源極/汲極區移除未被第二犧牲閘極結構覆蓋的第一半導體層。 在第一和第二源極/汲極區中形成第一絕緣層於第二半導體層周圍。在第一源極/汲極區蝕刻介電層和部分的第二半導體層，從而形成第一源極/汲極空間。在第二源極/汲極區蝕刻介電層和部分的第二半導體層，從而形成第二源極/汲極空間。在第一源極/汲極空間中形成第一源極/汲極磊晶層，且在第二源極/汲極空間中形成第二源極/汲極磊晶層。在第一源極/汲極區中第二半導體層接觸第一源極/汲極磊晶層的數量不同於在第二源極/汲極區中第二半導體層接觸第二源極/汲極磊晶層的數量。圍繞第一鰭結構的隔離絕緣層的厚度不同於圍繞第二鰭結構的隔離絕緣層的厚度。在前述或以下的一或多個實施例中，介電層包含一低介電常數(low-k)介電材料。在前述或以下的一或多個實施例中，第一半導體層由SiGe形成，且第二半導體層由Si形成。在前述或以下的一或多個實施例中，第二半導體層在第一鰭結構的總數量與第二半導體層在第二鰭結構的總數量相同，並且第二半導體層的總數量在3至15的範圍內。
根據本發明實施例的另一面向，在半導體裝置的製造方法中，形成多個第一半導體層和多個第二半導體層交替堆疊的鰭結構，在鰭結構之上形成犧牲閘極結構。蝕刻第一半導體層於鰭結構未被犧牲閘極結構覆蓋的源極區和汲極區，從而形成第一源極空間和第一汲極空間，第二半導體層在兩者中暴露出來。在第一源極空間和第一汲極空間形成介電層，從而覆蓋暴露出來的第二半導體層。蝕刻介電層和部分的第二半導體層，從而形成第二源極空間和第二汲極空 間。在第二源極空間中形成源極磊晶層，且在第二汲極空間中形成汲極磊晶層。在源極區中第二半導體層接觸源極磊晶層的數量不同於在汲極區中第二半導體層接觸汲極磊晶層的數量。
根據本發明實施例的面向，半導體裝置包含設置於基底之上的第一閘極環繞式場效電晶體(GAA FET)，以及設置於基底之上的第二閘極環繞式場效電晶體。第一閘極環繞式場效電晶體和第二閘極環繞式場效電晶體的每一者包含垂直排列於基底之上的多個半導體線、與這些半導體線之一或更多接觸的源極/汲極磊晶層、設置於每一半導體線之通道區上且包繞每一通道區的閘極介電層、以及設置於閘極介電層上且包繞每一通道區的閘極電極。在第一閘極環繞式場效電晶體和第二閘極環繞式場效電晶體之至少一者中，這些半導體線之至少一者與設置於此半導體線上方的源極/汲極磊晶層被介電層隔開。圍繞第一閘極環繞式場效電晶體的隔離絕緣層的厚度不同於圍繞該第二閘極環繞式場效電晶體的隔離絕緣層的厚度。在前述或以下的一或多個實施例中，在第一閘極環繞式場效電晶體中之半導體線接觸源極/汲極磊晶層的數量不同於在該第二閘極環繞式場效電晶體中之半導體線接觸源極/汲極磊晶層的數量。圍繞第一閘極環繞式場效電晶體的隔離絕緣層的厚度小於圍繞第二閘極環繞式場效電晶體的隔離絕緣層的厚度。在前述或以下的一或多個實施例中，介電層包含一低介電常數(low-k)介電材料。在前述或以下的一或多個實施例中，在第一閘極環繞式場效電晶體中之半導體 線接觸源極/汲極磊晶層的數量大於在該第二閘極環繞式場效電晶體中之半導體線接觸源極/汲極磊晶層的數量，並且在第二閘極環繞式場效電晶體中，這些半導體線之至少一者與設置於此半導體線上方的源極/汲極磊晶層被介電層隔開。在前述或以下的一或多個實施例中，閘極電極層包繞這些半導體線之至少一者，在第二閘極環繞式場效電晶體中，此第二半導體線與源極/汲極磊晶層隔開。在前述或以下的一或多個實施例中，相較於接觸源極/汲極磊晶層之其餘一或更多的半導體線，與源極/汲極磊晶層隔開的至少一半導體線較靠近基底。在前述或以下的一或多個實施例中，在第二閘極環繞式場效電晶體中，二或更多的半導體線與源極/汲極磊晶層隔開。在前述或以下的一或多個實施例中，在第二閘極環繞式場效電晶體中，這些半導體線僅其中一個與源極/汲極磊晶層接觸。在前述或以下的一或多個實施例中，在第一閘極環繞式場效電晶體中，這些半導體線之至少一者與設置於此半導體線上方的源極/汲極磊晶層被介電層隔開。在前述或以下的一或多個實施例中，全部的半導體線與源極/汲極磊晶層接觸。在前述或以下的一或多個實施例中，在第一閘極環繞式場效電晶體中之半導體線接觸源極/汲極磊晶層的數量與在第二閘極環繞式場效電晶體中之半導體線接觸源極/汲極磊晶層的數量相同。
根據本發明實施例的另一面向，半導體裝置包含垂直排列於基底之上的半導體線、與這些半導體線之一或多者接觸的源極/汲極磊晶層、設置於每一半導體線的通道層上 且包繞每一半導體線的通道層的閘極介電層、以及設置於閘極介電層上且包繞每一通道層的閘極電極層。這些半導體線之至少一者與設置於此半導體線上方的源極/汲極磊晶層被介電層隔開。在前述或以下的一或多個實施例中，在第二閘極環繞式場效電晶體中，閘極電極層包繞與源極/汲極磊晶層隔開的至少一半導體線。在前述或以下的一或多個實施例中，二或更多的半導體線與源極/汲極磊晶層被介電層隔開。
根據本發明實施例的另一面向，半導體裝置包含閘極環繞式場效電晶體(GAA FET)。閘極環繞式場效電晶體包含垂直排列於基底之上的半導體線、與這些半導體線之一或多者接觸的源極磊晶層、與這些半導體線之一或多者接觸的汲極磊晶層、設置於每一半導體線的通道層上且包繞每一半導體線的通道層的閘極介電層、以及設置於閘極介電層上且包繞每一通道層的閘極電極層。半導體線接觸源極磊晶層的數量不同於半導體線接觸汲極磊晶層的數量。在前述或以下的一或多個實施例中，這些半導體線之至少一者與源極和汲極磊晶層之至少一者被介電層隔開。在前述或以下的一或多個實施例中，閘極電極層包繞與源極和汲極磊晶層之至少一者隔開的至少一半導體線。在前述或以下的一或多個實施例中，全部的半導體線與源極磊晶層接觸。在前述或以下的一或多個實施例中，這些半導體線之至少一者與源極磊晶層被介電層隔開，並且二或更多的半導體線與源極磊晶層隔開。在前述或以下的一或多個實施例中，這些半導體線僅其中一個與源極磊晶層接觸。
根據本發明實施例的另一面向，半導體裝置包含垂直排列於基底之上的半導體線、包繞這些半導體線之一或多者的每一源極/汲極區的源極/汲極磊晶層、設置於每一半導體線的通道層上且包繞每一半導體線的通道層的閘極介電層、以及設置於閘極介電層上且包繞每一通道層的閘極電極層。這些半導體線之至少一者與設置於此半導體線上方的源極/汲極磊晶層被介電層隔開。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10‧‧‧基底
15-1、15-2‧‧‧隔離絕緣層
25‧‧‧半導體線(第二半導體層)
32‧‧‧側壁間隔物
35‧‧‧介電層
36‧‧‧層間介電層
40‧‧‧源極/汲極磊晶層
52‧‧‧界面層
53‧‧‧閘極介電層
54‧‧‧高介電常數介電層
56‧‧‧一或多功函數調整層
58‧‧‧閘極電極層
60‧‧‧導電接觸層
65‧‧‧導電插塞
Q1‧‧‧第一閘極環繞式場效電晶體
Q2‧‧‧第二閘極環繞式場效電晶體

Claims (13)

  1. 一種半導體裝置的製造方法，包括：形成一鰭結構，該鰭結構從一隔離絕緣層突出，其中複數第一半導體層和複數第二半導體層交替堆疊於該鰭結構中；在該鰭結構之上形成一犧牲閘極結構；在該鰭結構未被該犧牲閘極結構覆蓋的一源極/汲極區，蝕刻該些第一半導體層，從而形成一第一源極/汲極空間，該些第二半導體層暴露於該第一源極/汲極空間中；在該第一源極/汲極空間形成一介電層，從而覆蓋暴露出來的該些第二半導體層；蝕刻該介電層和部分的該些第二半導體層，從而形成一第二源極/汲極空間；以及在該第二源極/汲極空間中形成一源極/汲極磊晶層，其中：該些第二半導體層之至少一者與該源極/汲極磊晶層接觸；該些第二半導體層之至少一者與設置於該至少一者上方的該源極/汲極磊晶層被該介電層隔開；該隔離絕緣層的上表面的水平高度位於該源極/汲極磊晶層的底面之下；以及在蝕刻該介電層和部分的該些第二半導體層之後，該介電層包含留在該犧牲閘極結構的側壁上的一第一部分。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該介電層包含一低介電常數(low-k)介電材料，其中該第 二源極/汲極空間穿過該介電層。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，在形成該源極/汲極磊晶層之後，更包括：移除該犧牲閘極結構，從而暴露出該鰭結構的一部分；從暴露出來的該鰭結構移除該些第一半導體層，從而形成包含該些第二半導體層的複數通道層；以及在該些通道層周圍形成一閘極介電層和一閘極電極層。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中該閘極電極層包繞該些第二半導體層與該源極/汲極磊晶層隔開的該至少一者。
  5. 如申請專利範圍第1至4項中任一項所述之半導體裝置的製造方法，其中相較於接觸該源極/汲極磊晶層之其餘的第二半導體層，該些第二半導體層與該源極/汲極磊晶層隔開的該至少一者更靠近一基底。
  6. 如申請專利範圍第1至4項中任一項所述之半導體裝置的製造方法，其中該些第二半導體層之二或更多與該源極/汲極磊晶層隔開。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該些第二半導體層僅其中一者與該源極/汲極磊晶層接觸。
  8. 如申請專利範圍第1至4項中任一項所述之半導體裝置的製造方法，其中：該些第一半導體層由SiGe形成；以及該些第二半導體層由Si形成。
  9. 一種半導體裝置的製造方法，包括：形成一鰭結構，該鰭結構從一隔離絕緣層突出，其中複數第一半導體層和複數第二半導體層交替堆疊於該鰭結構中；在該鰭結構之上形成一犧牲閘極結構；在該鰭結構未被該犧牲閘極結構覆蓋的一源極/汲極區，蝕刻該些第一半導體層，從而形成一第一源極/汲極空間，該些第二半導體層暴露於該第一源極/汲極空間中；在該源極/汲極區形成一介電層，從而覆蓋暴露出來的該些第二半導體層；蝕刻該介電層，從而形成一第二源極/汲極空間，該些第二半導體層之至少一者暴露於該第二源極/汲極空間中且橫跨該第二源極/汲極空間；以及在該第二源極/汲極空間中形成一源極/汲極磊晶層，其中：該些第二半導體層暴露於該第二源極/汲極磊晶空間中的該至少一者與該源極/汲極磊晶層接觸；該些第二半導體層之至少一者與設置於該者上方的該源極/汲極磊晶層被該介電層隔開；該隔離絕緣層的上表面的水平位於該源極/汲極磊晶層之下；以及在蝕刻該介電層之後，該介電層包含留在該犧牲閘極結構的側壁上的一第一部分。
  10. 一種半導體裝置，包括： 一第一閘極環繞式場效電晶體(GAA FET)，設置於一基底之上；以及一第二閘極環繞式場效電晶體，設置於該基底之上，其中：該第一閘極環繞式場效電晶體和該第二閘極環繞式場效電晶體的每一者包含：複數半導體線，垂直排列於該基底之上；一源極/汲極磊晶層，與該些半導體線之一或更多接觸；一閘極介電層，設置於該些半導體線之每一個通道區上，且包繞該每一個通道區；一閘極電極層，設置於該閘極介電層上，且包繞該每一個通道區；以及一導電插塞，設置於該源極/汲極磊晶層上；在該第一閘極環繞式場效電晶體和該第二閘極環繞式場效電晶體之至少一者中，該些半導體線之至少一者與設置於該至少一者上方的該源極/汲極磊晶層被一介電層隔開；圍繞該第一閘極環繞式場效電晶體的一隔離絕緣層的厚度不同於圍繞該第二閘極環繞式場效電晶體的一隔離絕緣層的厚度；以及該介電層包含介於該導電插塞與該閘極電極層之間的一第一部分。
  11. 如申請專利範圍第10項所述之半導體裝置，其中：在該第一閘極環繞式場效電晶體中該些半導體線接觸該源極/汲極磊晶層的數量大於在該第二閘極環繞式場效電晶體 中該些半導體線接觸該源極/汲極磊晶層的數量；以及圍繞該第一閘極環繞式場效電晶體的該隔離絕緣層的厚度小於圍繞該第二閘極環繞式場效電晶體的該隔離絕緣層的厚度。
  12. 如申請專利範圍第10或11項所述之半導體裝置，其中該介電層包含一低介電常數(low-k)介電材料，其中該介電層圍繞該源極/汲極磊晶層。
  13. 如申請專利範圍第10或11項所述之半導體裝置，其中：在該第一閘極環繞式場效電晶體中該些半導體線接觸該源極/汲極磊晶層的數量大於在該第二閘極環繞式場效電晶體中該些半導體線接觸該源極/汲極磊晶層的數量；以及在該第二閘極環繞式場效電晶體中，該些半導體線之至少一者與設置於該至少一者上方的該源極/汲極磊晶層被該介電層隔開。
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