CN102290441A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102290441A
CN102290441A CN2011101519479A CN201110151947A CN102290441A CN 102290441 A CN102290441 A CN 102290441A CN 2011101519479 A CN2011101519479 A CN 2011101519479A CN 201110151947 A CN201110151947 A CN 201110151947A CN 102290441 A CN102290441 A CN 102290441A
Authority
CN
China
Prior art keywords
film
semiconductor
semiconductor layer
semiconductor layers
columnar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011101519479A
Other languages
English (en)
Other versions
CN102290441B (zh
Inventor
舛冈富士雄
中村广记
新井绅太郎
工藤智彦
崔敬仁
李伊索
姜禹
李翔
陈智贤
沈南胜
布里日捏兹索夫·维拉地米尔
布德哈拉久·卡维沙·戴维
星拿伐布
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Japan Ltd filed Critical Unisantis Electronics Japan Ltd
Publication of CN102290441A publication Critical patent/CN102290441A/zh
Application granted granted Critical
Publication of CN102290441B publication Critical patent/CN102290441B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。本发明的目的在提供一种既具有良好特性，又具有抑制半导体工艺中对于半导体制造装置与半导体器件所造成的金属污染的构造的半导体器件及其制造方法。本发明的半导体器件为nMOS SGT，由在垂直配置于第1平面状硅层上的第1柱状硅层表面并排配置的第1n+型硅层、包含金属的第1栅极电极、及第2n+型硅层所构成。再者，第1绝缘膜配置于第1栅极电极与第1平面状硅层之间，而第2绝缘膜配置于第1栅极电极的上面。此外，包含金属的第1栅极电极由第1n+型硅层、第2n+型硅层、第1绝缘膜、及第2绝缘膜所包围。

Description

半导体器件及其制造方法
技术领域
本申请根据2010年6月15日所申请的日本专利申请第2010-136470号。在本说明书中，参照引用上述申请的说明书、权利要求书、附图整体。
本发明涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路中，尤以使用MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管的集成电路已朝高集成化迈进。例如，在集成电路中所使用的MOS晶体管，其微细化已进展至纳米(nano)领域。MOS晶体管随着微细化的进展，泄漏电流的抑制益显困难。因此，难以进行更进一步的微细化。为了解决此种问题，提出一种将源极、栅极、漏极相对于衬底呈垂直方向配置，由栅极包围柱状半导体层的构造的环绕式栅极晶体管(Surrounding Gate Transistor(SGT))。
在SGT中，为了实现省电力化，希望将源极、栅极、漏极予以低电阻化。尤其，在栅极电极的低电阻化方面，希望在栅极电极使用金属。然而，由于金属会造成制造器件的污染，甚至造成通过该制造器件所制造的半导体器件的污染，故不优选。因此，形成金属栅极电极之后的步骤，经常需要抑制此种金属污染的特别步骤。
专利文献1揭示一种某种程度满足以上各条件的SGT的制造方法。
专利文献1：日本国际公开第2009-110049号。
发明内容
(发明所欲解决的问题)
然而，在专利文献1中，对于金属造成半导体制造器件及半导体器件的污染所作的防护并不完备。例如，在专利文献1中，栅极电极使用CMP(Chemical Mechanical Polishing，化学机械研磨)将栅极材料金属予以平坦化，且通过蚀刻而形成。此时，栅极材料金属不会被其他素材所覆盖而呈露出。此外，同样地，即使在将氮化膜硬掩模(hard mask)及氮化膜边壁(sidewall)进行干蚀刻的步骤中，栅极材料金属也呈露出。因此，在SGT的制造过程中，CMP装置、栅极蚀刻装置、氮化膜干蚀刻装置会有遭受金属污染之虞。由此，通过此种金属装置所制造的半导体器件即有遭受金属污染的可能性。
此外，在专利文献1中，于通过蚀刻而形成金属半导体化合物时，栅极材料金属呈露出。因此，栅极材料金属即必须为在使用于形成金属半导体化合物时的药液中不会被蚀刻的材料，例如为钨等。
此外，以其他问题而言，也有与MOS晶体管相同，随着SGT的微细化，会在多层配线间产生寄生电容，且由于此而使得SGT的动作速度降低的问题。
因此，为了解决上述问题，本发明的目的在提供一种既具有良好特性，又具有抑制半导体工艺中对于半导体制造装置与半导体器件所造成的金属污染的构造的半导体器件及其制造方法。
(解决问题的手段)
本发明的第1实施方式的半导体器件具备：
第1平面状半导体层；
第1柱状半导体层，形成于所述第1平面状半导体层上；
第1高浓度半导体层，形成于所述第1柱状半导体层的下部区域与所述第1平面状半导体层；
第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；
第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；
第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；
第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；
第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁(sidewall)状；
第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第1栅极电极与所述第1绝缘膜的方式形成为边壁状；
第1接触部(contact)，形成于所述第1柱状半导体层上；
第2接触部，形成于所述第1平面状半导体层上；及
第3接触部，形成于所述第1栅极电极上；
所述第1栅极绝缘膜与所述第1金属膜由所述第1柱状半导体层、所述第1半导体膜、所述第1绝缘膜及所述第2绝缘膜所覆盖。
此时，优选为所述第2绝缘膜的厚度以比所述第1栅极绝缘膜的厚度与所述第1金属膜的厚度的总和还厚。
此时，优选为具有形成于所述第1高浓度半导体层的上部表面的第1金属半导体化合物。
此时，优选为从所述第1柱状半导体层的中心至所述第1平面状半导体层的端的长度，以比从所述第1柱状半导体层的中心至侧壁的长度、所述第1栅极绝缘膜的厚度、所述第1栅极电极的厚度及所述第3绝缘膜的厚度的总和还大。
此时，也可具有形成于所述第1栅极电极上面的第3金属半导体化合物。
此时，也可具有形成于所述第2高浓度半导体层的上面的第2金属半导体化合物。
本发明的第2实施方式的半导体器件，具备第1晶体管与第2晶体管；
所述第1晶体管具备：
第1平面状半导体层；
第1柱状半导体层，形成于所述第1平面状半导体层上；
第2导电型第1高浓度半导体层，形成于所述第1柱状半导体层的下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；
第2导电型第2高浓度半导体层，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；
第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；
第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；
第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；
第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁状；
第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第1栅极电极与所述第1绝缘膜的方式形成为边壁状；
第1金属半导体化合物，形成于第1高浓度半导体层中形成于所述第1柱状半导体层下的区域的部分的上部表面；
第3金属半导体化合物，形成于所述第1栅极电极上面；及
第2金属半导体化合物，形成于所述第2高浓度半导体层的上面；
所述第2晶体管具备：
第2平面状半导体层；
第2柱状半导体层，形成于所述第2平面状半导体层上；
第1导电型第3高浓度半导体层，形成于所述第2柱状半导体层的下部区域与所述第2平面状半导体层的所述第2柱状半导体层下的区域；
第1导电型第4高浓度半导体层，形成于所述第2柱状半导体层的上部区域；
第2栅极绝缘膜，以包围所述第2柱状半导体层的方式形成于所述第3高浓度半导体层与所述第4高浓度半导体层之间的所述第2柱状半导体层的侧壁；
第2金属膜，以包围所述第2栅极绝缘膜的方式形成于所述第2栅极绝缘膜上；
第2半导体膜，以包围所述第2金属膜的方式形成于所述第2金属膜上；
第2栅极电极，由所述第2金属膜与所述第2半导体膜所构成；
第4绝缘膜，形成于所述第2栅极电极与所述第2平面状半导体层之间；
第5绝缘膜，与所述第2栅极电极的上面及所述第2柱状半导体层的上部侧壁相接，且以包围所述第2柱状半导体层的上部区域的方式形成为边壁状；
第6绝缘膜，与所述第2栅极电极及所述第4绝缘膜的侧壁相接，且以包围所述第2栅极电极与所述第4绝缘膜的方式形成为边壁状；
第4金属半导体化合物，形成于所述第3高浓度半导体层中的形成于所述第2柱状半导体层下的区域的部分的上部表面；
第5金属半导体化合物，形成于所述第2栅极电极上面；及
第6金属半导体化合物，形成于所述第4高浓度半导体层的上面；
所述第1栅极绝缘膜与所述第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖；
所述第2栅极绝缘膜与第2金属膜由所述第2柱状半导体层、所述第2半导体膜、所述第4绝缘膜及所述第5绝缘膜所覆盖。
此时，优选为所述第1栅极绝缘膜与所述第1金属膜由以所述第1晶体管为增强(enhancement)型的材料所形成；
所述第2栅极绝缘膜与所述第2金属膜由以所述第2晶体管为增强型的材料所形成。
此时，优选为所述第2绝缘膜的厚度以比所述第1栅极绝缘膜的厚度与所述第1金属膜的厚度的总和还厚。
此时，从所述第1柱状半导体层的中心至所述第1平面状半导体层的端的长度，也可较从所述第1柱状半导体层的中心至侧壁的长度、所述第1栅极绝缘膜的厚度、所述第1栅极电极的厚度及所述第3绝缘膜的厚度的总和还大。
此时可构成为，
第1导电型为n+型；
第2导电型为p+型；
所述第1与第2柱状半导体层、及所述第1与第2平面状半导体层由硅所形成。本发明的第3实施方式的半导体器件的制造方法，用以制造本发明的半导体器件，该制造方法包括以下步骤：
准备第1构造体的步骤，该第1构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；硬掩模，形成于所述第1柱状半导体层上面；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；及第1绝缘膜，形成于所述第1平面状半导体层上；
在所述第1构造体上，依序形成第7绝缘膜、第3金属膜及第3半导体膜的步骤；
将所述第3半导体膜予以蚀刻而使所述第3半导体膜残存于所述第1柱状半导体层的侧壁成边壁状的步骤；
将所述第3金属膜予以蚀刻而使所述第3金属膜残存于所述第1柱状半导体层的侧壁成边壁状的步骤；
第7绝缘膜蚀刻步骤，将所述第7绝缘膜予以蚀刻而使所述第7绝缘膜残存于所述第1柱状半导体层的侧壁成边壁状；及
第4半导体膜形成步骤，在所述第7绝缘膜蚀刻步骤的结果物上形成第4半导体膜。此时，本发明的半导体器件的制造方法可包括以下步骤：
在所述第4半导体膜形成步骤的结果物中，将所述第4半导体膜与所述第3半导体膜予以平坦化，且进行回蚀以使所述第1金属膜的上部区域露出的步骤；
第1金属膜及第1栅极绝缘膜形成步骤，将所述第3金属膜与所述第7绝缘膜予以蚀刻以使所述第1柱状半导体层的上部侧壁露出，而形成所述第1金属膜、所述第1栅极绝缘膜；及
在所述第1金属膜及第1栅极绝缘膜形成步骤的结果物上形成第1氧化膜的步骤。
本发明的第4实施方式的半导体器件的制造方法，用以制造本发明的半导体器件，该制造方法包括以下步骤：
准备第2构造体的步骤，该第2构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1柱状半导体层中间区域的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；及第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；及
在所述第2构造体上的所述第1柱状半导体层的上部区域，在以相对于衬底呈垂直的线为0度时以10度至60度的角度植入杂质，而形成与所述第1高浓度半导体层相同导电型的第2高浓度半导体层的步骤。
本发明的第5实施方式的半导体器件的制造方法，用以制造本发明的半导体器件，该制造方法包括以下步骤：
准备第3构造体的步骤，该第3构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，且形成于所述第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；及第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；
在所述第3构造体上形成第8绝缘膜的步骤；及
将所述第8绝缘膜予以蚀刻以使所述第8绝缘膜残存于所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁成边壁状而形成第2绝缘膜的步骤。
本发明的第6实施方式的半导体器件的制造方法，用以制造本发明的半导体器件，该制造方法包括以下步骤：
准备第4构造体的步骤，该第4构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，且形成于所述第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁状；第3绝缘膜，与所述第1栅极电极与所述第1绝缘膜的侧壁相接，且以包围所述第1栅极电极与所述第1绝缘膜的方式形成为边壁状；及所述第1栅极配线，连接于所述第1栅极电极；
接触部阻挡层(stopper)形成步骤，在上述第4构造体上形成接触部阻挡层；
以埋入所述接触部阻挡层形成步骤的结果物的方式形成层间绝缘膜的步骤；
除了所述第1柱状半导体层的上方以外，在所述层间绝缘膜上形成第1阻剂(resist)的步骤；
将所述层间绝缘膜予以蚀刻而在所述层间绝缘膜形成第1接触孔的步骤；
第1阻剂去除步骤，将所述第1阻剂予以去除；
除了所述第1平面状半导体层的上方与所述第1栅极配线的上方以外，在所述第1阻剂去除步骤的结果物上形成第2阻剂的步骤；
将所述层间绝缘膜予以蚀刻，而在所述层间绝缘膜形成所述第1平面状半导体层上的第2接触孔、与所述第1栅极配线上的第3接触孔的步骤；
将所述第2阻剂予以去除的步骤；
在所述第1接触孔、所述第2接触孔与所述第3接触孔，分别形成配置于所述第1柱状半导体层上的第1接触部、配置于所述第1平面状半导体层上的第2接触部及配置于所述第1栅极配线上的第3接触部。
(发明效果)
本发明具备：
第1平面状半导体层；
第1柱状半导体层，形成于第1平面状半导体层上；
第1高浓度半导体层，形成于第1柱状半导体层的下部区域与第1平面状半导体层；
第2高浓度半导体层，与第1高浓度半导体层相同导电型，且形成于第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围第1柱状半导体层的方式形成于第1高浓度半导体层与第2高浓度半导体层之间的第1柱状半导体层的侧壁；
第1金属膜，以包围第1栅极绝缘膜的方式形成于第1栅极绝缘膜上；
第1半导体膜，以包围第1金属膜的方式形成于第1金属膜上；
第1栅极电极，由第1金属膜与第1半导体膜所构成；
第1绝缘膜，形成于第1栅极电极与第1平面状半导体层之间；
第2绝缘膜，与第1栅极电极的上面及第1柱状半导体层的上部侧壁相接，且以包围第1柱状半导体层的上部区域的方式形成为边壁(sidewall)状；
第3绝缘膜，与第1栅极电极及第1绝缘膜的侧壁相接，且以包围第1栅极电极与第1绝缘膜的方式形成为边壁状；
第1栅极配线，连接于第1栅极电极；
第1接触部(contact)，形成于第1柱状半导体层上；
第2接触部，形成于第1平面状半导体层上；及
第3接触部，形成于第1栅极配线上；
第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖；
通过上述特征，本发明提供一种在栅极电极使用金属且抑制金属污染，并进行栅极、源极、漏极的低电阻化，且降低寄生电容的SGT构造。
第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖。
于形成金属半导体化合物时，当金属膜露出，在形成金属半导体化合物时，金属膜会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。然而，在本发明的构造中，由于第1栅极绝缘膜与第1金属膜被第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖，因此于形成金属与半导体的化合物时，第1金属膜不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。借此，即可在第1高浓度半导体层、第1栅极电极及第2高浓度半导体层形成金属半导体化合物，且通过于栅极电极使用金属，可抑制沟道(channel)区域的耗尽化(depletion)，而且可使栅极电极为低电阻化，且通过金属与硅的化合物，可使栅极、源极、漏极为低电阻化。此外，通过第1绝缘膜，可降低栅极电极与平面状半导体层之间的寄生电容。
此外，第1栅极绝缘膜与第1金属膜仅形成于第1柱状半导体层周围，且第1金属膜由多晶硅等的半导体膜所覆盖，因此于形成栅极时使用CMP装置将半导体膜予以平坦化，故可抑制CMP装置的金属污染。
此外，第1栅极绝缘膜与第1金属膜仅形成于第1柱状半导体层周围，且第1金属膜由多晶硅等的半导体膜所覆盖，因此于栅极蚀刻时，会蚀刻半导体膜，而可抑制栅极蚀刻装置的金属污染。
此外，第1栅极绝缘膜与第1金属膜仅形成于第1柱状半导体层周围，且第1金属膜由多晶硅等的半导体膜所覆盖，因此将氮化膜硬掩模及氮化膜边壁进行湿蚀刻时，可抑制氮化膜湿蚀刻装置的金属污染。
此外，在本发明中构成为，第2绝缘膜的厚度比第1栅极绝缘膜的厚度与第1金属膜的厚度的总和还厚。
通过以上构成，第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖，因此于形成金属半导体化合物时，第1金属膜不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。借此，不需特别的追加步骤，即可在第1高浓度半导体层、第1栅极电极及第2高浓度半导体层形成金属半导体化合物。
此时，通过形成于第1高浓度半导体层的上部表面的第1金属半导体化合物，可使第1高浓度半导体层低电阻化。
此时，构成为：从第1柱状半导体层的中心至第1平面状半导体层的端的长度，比从第1柱状半导体层的中心至侧壁的长度、第1栅极绝缘膜的厚度、第1栅极电极的厚度及第3绝缘膜的厚度的总和还大。
通过上述构成，可在形成于第1平面状半导体层的第1高浓度半导体层形成第1金属半导体化合物，且可使第1高浓度半导体层低电阻化。
此时，通过形成于第1栅极电极上面的第3金属半导体化合物，可使第1栅极电极低电阻化。
此时，通过形成于第2高浓度半导体层的上面的第2金属半导体化合物，可使第2高浓度半导体层低电阻化。
本发明的第2实施方式的半导体器件，具备第1晶体管与第2晶体管；
第1晶体管具备：
第1平面状半导体层；
第1柱状半导体层，形成于第1平面状半导体层上；
第2导电型第1高浓度半导体层，形成于第1柱状半导体层的下部区域与第1平面状半导体层的第1柱状半导体层下的区域；
第2导电型第2高浓度半导体层，形成于第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围第1柱状半导体层的方式形成于第1高浓度半导体层与第2高浓度半导体层之间的第1柱状半导体层的侧壁；
第1金属膜，以包围第1栅极绝缘膜的方式形成于第1栅极绝缘膜上；
第1半导体膜，以包围第1金属膜的方式形成于第1金属膜上；
第1栅极电极，由第1金属膜与第1半导体膜所构成；
第1绝缘膜，形成于第1栅极电极与第1平面状半导体层之间；
第2绝缘膜，与第1栅极电极的上面及第1柱状半导体层的上部侧壁相接，且以包围第1柱状半导体层的上部区域的方式形成为边壁状；
第3绝缘膜，与第1栅极电极及第1绝缘膜的侧壁相接，且以包围第1栅极电极与第1绝缘膜的方式形成为边壁状；
第1金属半导体化合物，形成于第1高浓度半导体层中的形成于第1柱状半导体层下的区域的部分的上部表面；
第3金属半导体化合物，形成于第1栅极电极上面；及
第2金属半导体化合物，形成于第2高浓度半导体层的上面；
所述第2晶体管具备：
第2平面状半导体层；
第2柱状半导体层，形成于第2平面状半导体层上；
第1导电型第3高浓度半导体层，形成于第2柱状半导体层的下部区域与第2平面状半导体层的第2柱状半导体层下的区域；
第1导电型第4高浓度半导体层，形成于第2柱状半导体层的上部区域；
第2栅极绝缘膜，以包围第2柱状半导体层的方式形成于第3高浓度半导体层与第4高浓度半导体层之间的第2柱状半导体层的侧壁；
第2金属膜，以包围第2栅极绝缘膜的方式形成于第2栅极绝缘膜上；
第2半导体膜，以包围第2金属膜的方式形成于第2金属膜上；
第2栅极电极，由第2金属膜与第2半导体膜所构成；
第4绝缘膜，形成于第2栅极电极与第2平面状半导体层之间；
第5绝缘膜，与第2栅极电极的上面及第2柱状半导体层的上部侧壁相接，且以包围第2柱状半导体层的上部区域的方式形成为边壁状；
第6绝缘膜，与第2栅极电极及第4绝缘膜的侧壁相接，且以包围第2栅极电极与第4绝缘膜的方式形成为边壁状；
第4金属半导体化合物，形成于第3高浓度半导体层中的形成于第2柱状半导体层下的区域的部分的上部表面；
第5金属半导体化合物，形成于第2栅极电极上面；及
第6金属半导体化合物，形成于第4高浓度半导体层的上面；
第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖；
第2栅极绝缘膜与第2金属膜由第2柱状半导体层、第2半导体膜、第4绝缘膜及第5绝缘膜所覆盖。
通过上述构成，本发明提供一种在栅极电极使用金属而且抑制金属污染，并进行栅极、源极、漏极的低电阻化，且降低寄生电容的SGT构造。
第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖。
于形成金属半导体化合物时，当金属膜露出，在形成金属半导体化合物时，金属膜会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。然而，在本发明的构造中，由于第1栅极绝缘与第1金属膜被第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖，因此于形成金属与半导体的化合物时，第1金属膜不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。借此，即可在第1高浓度半导体层、第1栅极电极及第2高浓度半导体层形成金属半导体化合物，且通过于第1栅极电极使用金属，可抑制沟道区域的耗尽化，而且可使第1栅极电极低电阻化，且通过金属半导体化合物，可使栅极、源极、漏极低电阻化。此外，通过第1绝缘膜，可降低第1栅极电极与第1平面状硅层之间的寄生电容。此外，第2栅极绝缘膜与第2金属膜由第2柱状半导体层、第2半导体膜、第4绝缘膜及第5绝缘膜所覆盖。于形成金属半导体化合物时，当金属膜露出，在形成金属半导体化合物时，金属膜会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。然而，在本发明的构造中，由于第2栅极绝缘与第2金属膜被第2柱状半导体层、第2半导体膜、第4绝缘膜及第5绝缘膜所覆盖，因此于形成金属半导体化合物时，第2金属膜不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。借此，即可在第3高浓度半导体层、第2栅极电极、第4高浓度半导体层形成金属半导体化合物，且通过于第2栅极电极使用金属，可抑制沟道区域的耗尽化，而且可使第2栅极电极低电阻化，且通过金属半导体化合物，可使栅极、源极、漏极低电阻化。此外，通过第4绝缘膜，可降低第2栅极电极与第2平面状硅层之间的寄生电容。
此时，构成为：第1栅极绝缘膜与第1金属膜由以第1晶体管为增强(enhancement)型的材料所形成；
第2栅极绝缘膜与第2金属膜由以第2晶体管为增强型的材料所形成。
通过上述构成，可降低由第1晶体管与第2晶体管所构成的半导体器件的动作时所流通的贯通电流。
此时，构成为：第2绝缘膜的厚度比第1栅极绝缘膜的厚度与第1金属膜的厚度的总和还厚。
通过以上构成，由于第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖，因此，于形成金属半导体化合物时，第1金属膜不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。借此，即可在第3高浓度半导体层、第1栅极电极及第4高浓度半导体层形成金属半导体化合物。
此时，构成为：从第1柱状半导体层的中心至第1平面状半导体层的端的长度，比从第1柱状半导体层的中心至侧壁的长度、第1栅极绝缘膜的厚度、第1栅极电极的厚度及第3绝缘膜的厚度的总和还大。
通过上述构成，即可在形成于第1平面状半导体层的第3高浓度半导体层形成第1金属半导体化合物，且可使第3高浓度半导体层低电阻化。
此时，构成为：
第1导电型为n+型；
第2导电型为p+型；
第1与第2柱状半导体层、及第1与第2平面状半导体层由硅所形成。
通过上述构成，即可将第1晶体管设为nMOS SGT，将第2晶体管设为pMOS SGT，而构成反向器(inverter)。
本发明的半导体器件的制造方法构成为包括以下步骤：
准备第1构造体的步骤，该第1构造体具备：第1平面状半导体层；第1柱状半导体层，形成于第1平面状半导体层上；硬掩模，形成于第1柱状半导体层上面；第1高浓度半导体层，形成于第1柱状半导体层下部区域与第1平面状半导体层的第1柱状半导体层下的区域；及第1绝缘膜，形成于第1平面状半导体层上；
在第1构造体上，依序形成第7绝缘膜、第3金属膜及第3半导体膜的步骤；
将第3半导体膜予以蚀刻而使该第3半导体膜残存于第1柱状半导体层的侧壁成边壁状的步骤；
将第3金属膜予以蚀刻而使该第3金属膜残存于第1柱状半导体层的侧壁成边壁状的步骤；
第7绝缘膜蚀刻步骤，将第7绝缘膜予以蚀刻而使该第7绝缘膜残存于第1柱状半导体层的侧壁成边壁状；及
第4半导体膜形成步骤，在第7绝缘膜蚀刻步骤的结果物上形成第4半导体膜。
通过上述构成，第1栅极绝缘膜与第1金属膜即被第1柱状半导体层、第1半导体膜、第1绝缘膜与硬掩模所覆盖。于第1栅极绝缘膜使用高介电质膜时，由于高介电质膜为金属污染的污染源，因此属于污染源的第1栅极绝缘膜与第1金属膜由第1柱状半导体层、第4半导体膜、第1绝缘膜及硬掩模所覆盖，可抑制金属污染。
此外，本发明的半导体器件的制造方法构成为包括以下步骤：
在第4半导体膜形成步骤的结果物中，将第4半导体膜与第3半导体膜予以平坦化，且进行回蚀以使第1金属膜的上部区域露出的步骤；
第1金属膜及第1栅极绝缘膜形成步骤，将第3金属膜与第7绝缘膜予以蚀刻以使第1柱状半导体层的上部侧壁露出，而形成第1金属膜、第1栅极绝缘膜；及
在第1金属膜及第1栅极绝缘膜形成步骤的结果物上形成第1氧化膜的步骤。
通过上述构成，在使第4半导体膜与第3半导体膜平坦化的步骤中，由于金属不会露出，因此可抑制在此平坦化的步骤中所使用的CMP装置的金属污染，且通过半导体膜的蚀刻，可决定SGT的栅极长度，且通过所沉积的第1氧化膜，可保护栅极电极上面免于受到在后步骤中所进行的湿处理或干处理影响，可抑制栅极长度的变动，即栅极长度的差异或来自栅极电极上面对于第1栅极绝缘膜、第1金属膜所造成的损坏。
此外，由于第1栅极绝缘膜与第1金属膜仅形成于第1柱状半导体层周围，且第1金属膜由多晶硅所覆盖，因此于栅极蚀刻时，会蚀刻多晶硅，而可抑制栅极蚀刻装置的金属污染。
此外，第1栅极绝缘膜与第1金属膜仅形成于柱状半导体层周围，且第1金属膜由第1柱状半导体层、及第3与第4半导体膜所覆盖，因此在将氮化膜硬掩模及氮化膜边壁进行湿蚀刻时，可抑制氮化膜湿蚀刻装置的金属污染。
此外，本发明的半导体器件的制造方法构成为包括以下步骤：
准备第2构造体的步骤，该第2构造体具备：第1平面状半导体层；第1柱状半导体层，形成于第1平面状半导体层上；第1高浓度半导体层，形成于第1柱状半导体层下部区域与第1平面状半导体层的第1柱状半导体层下的区域；第1栅极绝缘膜，以包围第1柱状半导体层的方式形成于第1柱状半导体层中间区域的侧壁；第1金属膜，以包围第1栅极绝缘膜的方式形成于第1栅极绝缘膜上；第1半导体膜，以包围第1金属膜的方式形成于第1金属膜上；第1栅极电极，由第1金属膜与第1半导体膜所构成；及第1绝缘膜，形成于第1栅极电极与第1平面状半导体层之间；及
在第2构造体上的第1柱状半导体层的上部区域，在以相对于衬底呈垂直的线作为0度时以10度至60度的角度植入杂质，而形成与第1高浓度半导体层相同导电型的第2高浓度半导体层的步骤。
通过上述构成，即可通过第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜来覆盖第1栅极绝缘膜与第1金属膜。
此外，本发明的半导体器件的制造方法构成为包括以下步骤：
准备第3构造体的步骤，该第3构造体具备：第1平面状半导体层；第1柱状半导体层，形成于第1平面状半导体层上；第1高浓度半导体层，形成于第1柱状半导体层下部区域与第1平面状半导体层的第1柱状半导体层下的区域；第2高浓度半导体层，与第1高浓度半导体层相同导电型，且形成于第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围第1柱状半导体层的方式形成于第1高浓度半导体层与第2高浓度半导体层之间的第1柱状半导体层的侧壁；第1金属膜，以包围第1栅极绝缘膜的方式形成于第1栅极绝缘膜上；第1半导体膜，以包围第1金属膜的方式形成于第1金属膜上；第1栅极电极，由第1金属膜与第1半导体膜所构成；及第1绝缘膜，形成于第1栅极电极与第1平面状半导体层之间；
在第3构造体上形成第8绝缘膜的步骤；及
将第8绝缘膜予以蚀刻以使第8绝缘膜残存于第1栅极电极的上面及第1柱状半导体层的上部侧壁成边壁状而形成第2绝缘膜的步骤。
通过上述构成，第2高浓度硅层与第1栅极电极隔着第1栅极绝缘膜而具有重叠层(overlap)而且可使重叠层为最小。
此外，本发明的半导体器件的制造方法构成为包括以下步骤：
准备第4构造体的步骤，该第4构造体具备：第1平面状半导体层；第1柱状半导体层，形成于第1平面状半导体层上；第1高浓度半导体层，形成于第1柱状半导体层下部区域与第1平面状半导体层的第1柱状半导体层下的区域；第2高浓度半导体层，与第1高浓度半导体层相同导电型，形成于第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围第1柱状半导体层的方式形成于第1高浓度半导体层与第2高浓度半导体层之间的第1柱状半导体层的侧壁；第1金属膜，以包围第1栅极绝缘膜的方式形成于第1栅极绝缘膜上；第1半导体膜，以包围第1金属膜的方式形成于第1金属膜上；第1栅极电极，由第1金属膜与第1半导体膜所构成；第1绝缘膜，形成于第1栅极电极与第1平面状半导体层之间；第2绝缘膜，与第1栅极电极的上面及第1柱状半导体层的上部侧壁相接，且以包围第1柱状半导体层的上部区域的方式形成为边壁状；第3绝缘膜，与第1栅极电极及第1绝缘膜的侧壁相接，且以包围第1栅极电极与第1绝缘膜的方式形成为边壁状；及第1栅极配线，连接于第1栅极电极；
接触部阻挡层形成步骤，在第4构造体上形成接触部阻挡层；
以埋入接触部阻挡层形成步骤的结果物的方式形成层间绝缘膜的步骤；
除了第1柱状半导体层上以外，在层间绝缘膜上形成第1阻剂的步骤；
将层间绝缘膜予以蚀刻而在层间绝缘膜形成第1接触孔的步骤；
第1阻剂去除步骤，将第1阻剂予以去除；
除了第1平面状半导体层上与第1栅极配线上以外，在第1阻剂去除步骤的结果物上形成第2阻剂的步骤；
将层间绝缘膜予以蚀刻，而在层间绝缘膜形成第1平面状半导体层上的第2接触孔、与第1栅极配线上的第3接触孔的步骤；
将第2阻剂予以去除的步骤；
在第1接触孔、第2接触孔与第3接触孔，分别形成配置于第1柱状半导体层上的第1接触部、配置于第1平面状半导体层上的第2接触部、及配置于第1栅极配线上的第3接触部。
通过上述构成，可将第1平面状半导体层上与第1栅极配线上的接触孔在不同的步骤中形成，因此可分别使用以形成第1柱状半导体层上的第1接触孔的蚀刻条件、用以形成第1平面状半导体层上的第2接触孔的蚀刻条件、及用以形成第1栅极配线上的第3接触孔的蚀刻条件最佳化。
附图说明
图1A为本发明的实施例的半导体器件的平面图。
图1B为图1A的X-X’线的剖面图。
图1C为图1A的Y1-Y1’线的剖面图。
图1D为图1A的Y2-Y2’线的剖面图。
图2A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图2B为图2A的X-X’线的剖面图。
图2C为图2A的Y1-Y1’线的剖面图。
图2D为图2A的Y2-Y2’线的剖面图。
图3A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图3B为图3A的X-X’线的剖面图。
图3C为图3A的Y1-Y1’线的剖面图。
图3D为图3A的Y2-Y2’线的剖面图。
图4A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图4B为图4A的X-X’线的剖面图。
图4C为图4A的Y1-Y1’线的剖面图。
图4D为图4A的Y2-Y2’线的剖面图。
图5A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图5B为图5A的X-X’线的剖面图。
图5C为图5A的Y1-Y1’线的剖面图。
图5D为图5A的Y2-Y2’线的剖面图。
图6A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图6B为图6A的X-X’线的剖面图。
图6C为图6A的Y1-Y1’线的剖面图。
图6D为图6A的Y2-Y2’线的剖面图。
图7A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图7B为图7A的X-X’线的剖面图。
图7C为图7A的Y1-Y1’线的剖面图。
图7D为图7A的Y2-Y2’线的剖面图。
图8A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图8B为图8A的X-X’线的剖面图。
图8C为图8A的Y1-Y1’线的剖面图。
图8D为图8A的Y2-Y2’线的剖面图。
图9A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图9B为图9A的X-X’线的剖面图。
图9C为图9A的Y1-Y1’线的剖面图。
图9D为图9A的Y2-Y2’线的剖面图。
图10A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图10B为图10A的X-X’线的剖面图。
图10C为图10A的Y1-Y1’线的剖面图。
图10D为图10A的Y2-Y2’线的剖面图。
图11A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图11B为图11A的X-X’线的剖面图。
图11C为图11A的Y1-Y1’线的剖面图。
图11D为图11A的Y2-Y2’线的剖面图。
图12A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图12B为图12A的X-X’线的剖面图。
图12C为图12A的Y1-Y1’线的剖面图。
图12D为图12A的Y2-Y2’线的剖面图。
图13A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图13B为图13A的X-X’线的剖面图。
图13C为图13A的Y1-Y1’线的剖面图。
图13D为图13A的Y2-Y2’线的剖面图。
图14A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图14B为图14A的X-X’线的剖面图。
图14C为图14A的Y1-Y1’线的剖面图。
图14D为图14A的Y2-Y2’线的剖面图。
图15A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图15B为图15A的X-X’线的剖面图。
图15C为图15A的Y1-Y1’线的剖面图。
图15D为图15A的Y2-Y2’线的剖面图。
图16A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图16B为图16A的X-X’线的剖面图。
图16C为图16A的Y1-Y1’线的剖面图。
图16D为图16A的Y2-Y2’线的剖面图。
图17A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图17B为图17A的X-X’线的剖面图。
图17C为图17A的Y1-Y1’线的剖面图。
图17D为图17A的Y2-Y2’线的剖面图。
图18A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图18B为图18A的X-X’线的剖面图。
图18C为图18A的Y1-Y1’线的剖面图。
图18D为图18A的Y2-Y2’线的剖面图。
图19A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图19B为图19A的X-X’线的剖面图。
图19C为图19A的Y1-Y1’线的剖面图。
图19D为图19A的Y2-Y2’线的剖面图。
图20A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图20B为图20A的X-X’线的剖面图。
图20C为图20A的Y1-Y1’线的剖面图。
图20D为图20A的Y2-Y2’线的剖面图。
图21A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图21B为图21A的X-X’线的剖面图。
图21C为图21A的Y1-Y1’线的剖面图。
图21D为图21A的Y2-Y2’线的剖面图。
图22A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图22B为图22A的X-X’线的剖面图。
图22C为图22A的Y1-Y1’线的剖面图。
图22D为图22A的Y2-Y2’线的剖面图。
图23A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图23B为图23A的X-X’线的剖面图。
图25C为图23A的Y1-Y1’线的剖面图。
图23D为图23A的Y2-Y2’线的剖面图。
图24A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图24B为图24A的X-X’线的剖面图。
第24C图为图24A的Y1-Y1’线的剖面图。
第24D图为图24A的Y2-Y2’线的剖面图。
图25A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图25B为图25A的X-X’线的剖面图。
图25C为图25A的Y1-Y1’线的剖面图。
图25D为图25A的Y2-Y2’线的剖面图。
图26A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图26B为图26A的X-X’线的剖面图。
图26C为图26A的Y1-Y1’线的剖面图。
图26D为图26A的Y2-Y2’线的剖面图。
图27A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图27B为图27A的X-X’线的剖面图。
图27C为图27A的Y1-Y1’线的剖面图。
图27D为图27A的Y2-Y2’线的剖面图。
图28A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图28B为图28A的X-X’线的剖面图。
图28C为图28A的Y1-Y1’线的剖面图。
图28D为图28A的Y2-Y2’线的剖面图。
图29A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图29B为图29A的X-X’线的剖面图。
图29C为图29A的Y1-Y1’线的剖面图。
图29D为图29A的Y2-Y2’线的剖面图。
图30A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图30B为图30A的X-X’线的剖面图。
图30C为图30A的Y1-Y1’线的剖面图。
图30D为图30A的Y2-Y2’线的剖面图。
图31A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图31B为图31A的X-X’线的剖面图。
图31C为图31A的Y1-Y1’线的剖面图。
图31D为图31A的Y2-Y2’线的剖面图。
图32A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图32B为图32A的X-X’线的剖面图。
图32C为图32A的Y1-Y1’线的剖面图。
图32D为图32A的Y2-Y2’线的剖面图。
图33A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图33B为图33A的X-X’线的剖面图。
图33C为图33A的Y1-Y1’线的剖面图。
图33D为图33A的Y2-Y2’线的剖面图。
图34A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图34B为图34A的X-X’线的剖面图。
图34C为图34A的Y1-Y1’线的剖面图。
图34D为图34A的Y2-Y2’线的剖面图。
图35A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图35B为图35A的X-X’线的剖面图。
图35C为图35A的Y1-Y1’线的剖面图。
图35D为图35A的Y2-Y2’线的剖面图。
图36A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图36B为图36A的X-X’线的剖面图。
图36C为图36A的Y1-Y1’线的剖面图。
图36D为图36A的Y2-Y2’线的剖面图。
图37A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图37B为图37A的X-X’线的剖面图。
图37C为图37A的Y1-Y1’线的剖面图。
图37D为图37A的Y2-Y2’线的剖面图。
图38A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图38B为图38A的X-X’线的剖面图。
图38C为图38A的Y1-Y1’线的剖面图。
图38D为图38A的Y2-Y2’线的剖面图。
图39A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图39B为图39A的X-X’线的剖面图。
图39C为图39A的Y1-Y1’线的剖面图。
图39D为图39A的Y2-Y2’线的剖面图。
图40A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图40B为图40A的X-X’线的剖面图。
图40C为图40A的Y1-Y1’线的剖面图。
图40D为图40A的Y2-Y2’线的剖面图。
图41A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图41B为图41A的X-X’线的剖面图。
图41C为图41A的Y1-Y1’线的剖面图。
图41D为图41A的Y2-Y2’线的剖面图。
图42A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图42B为图42A的X-X’线的剖面图。
图42C为图42A的Y1-Y1’线的剖面图。
图42D为图42A的Y2-Y2’线的剖面图。
图43A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图43B为图43A的X-X’线的剖面图。
图43C为图43A的Y1-Y1’线的剖面图。
图43D为图43A的Y2-Y2’线的剖面图。
图44A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图44B为图44A的X-X’线的剖面图。
图44C为图44A的Y1-Y1’线的剖面图。
图44D为图44A的Y2-Y2’线的剖面图。
图45A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图45B为图45A的X-X’线的剖面图。
图45C为图45A的Y1-Y1’线的剖面图。
图45D为图45A的Y2-Y2’线的剖面图。
图46A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图46B为图46A的X-X’线的剖面图。
图46C为图46A的Y1-Y1’线的剖面图。
图46D为图46A的Y2-Y2’线的剖面图。
图47A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图47B为图47A的X-X’线的剖面图。
图47C为图47A的Y1-Y1’线的剖面图。
图47D为图47A的Y2-Y2’线的剖面图。
图48A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图48B为图48A的X-X’线的剖面图。
图48C为图48A的Y1-Y1’线的剖面图。
图48D为图48A的Y2-Y2’线的剖面图。
图49A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图49B为图49A的X-X’线的剖面图。
图49C为图49A的Y1-Y1’线的剖面图。
图49D为图49A的Y2-Y2’线的剖面图。
图50A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图50B为图50A的X-X’线的剖面图。
图50C为图50A的Y1-Y1’线的剖面图。
图50D为图50A的Y2-Y2’线的剖面图。
图51A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图51B为图51A的X-X’线的剖面图。
图51C为图51A的Y1-Y1’线的剖面图。
图51D为图51A的Y2-Y2’线的剖面图。
图52A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图52B为图52A的X-X’线的剖面图。
图52C为图52A的Y1-Y1’线的剖面图。
图52D为图52A的Y2-Y2’线的剖面图。
图53A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图53B为图53A的X-X’线的剖面图。
图53C为图53A的Y1-Y1’线的剖面图。
图53D为图53A的Y2-Y2’线的剖面图。
图54A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图54B为图54A的X-X’线的剖面图。
图54C为图54A的Y1-Y1’线的剖面图。
图54D为图54A的Y2-Y2’线的剖面图。
图55A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图55B为图55A的X-X’线的剖面图。
图55C为图55A的Y1-Y1’线的剖面图。
图55D为图55A的Y2-Y2’线的剖面图。
图56A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图56B为图56A的X-X’线的剖面图。
图56C为图56A的Y1-Y1’线的剖面图。
图56D为图56A的Y2-Y2’线的剖面图。
图57A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图57B为图57A的X-X’线的剖面图。
图57C为图57A的Y1-Y1’线的剖面图。
图57D为图57A的Y2-Y2’线的剖面图。
图58A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图58B为图58A的X-X’线的剖面图。
图58C为图58A的Y1-Y1’线的剖面图。
图58D为图58A的Y2-Y2’线的剖面图。
图59A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图59B为图59A的X-X’线的剖面图。
图59C为图59A的Y1-Y1’线的剖面图。
图59D为图59A的Y2-Y2’线的剖面图。
图60A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图60B为图60A的X-X’线的剖面图。
图60C为图60A的Y1-Y1’线的剖面图。
图60D为图60A的Y2-Y2’线的剖面图。
图61A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图61B为图61A的X-X’线的剖面图。
图61C为图61A的Y1-Y1’线的剖面图。
图61D为图61A的Y2-Y2’线的剖面图。
图62A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图62B为图62A的X-X’线的剖面图。
图62C为图62A的Y1-Y1’线的剖面图。
图62D为图62A的Y2-Y2’线的剖面图。
图63A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图63B为图63A的X-X’线的剖面图。
图63C为图63A的Y1-Y1’线的剖面图。
图63D为图63A的Y2-Y2’线的剖面图。
图64A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图64B为图64A的X-X’线的剖面图。
图64C为图64A的Y1-Y1’线的剖面图。
图64D为图64A的Y2-Y2’线的剖面图。
图65A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图65B为图65A的X-X’线的剖面图。
图65C为图65A的Y1-Y1’线的剖面图。
图65D为图65A的Y2-Y2’线的剖面图。
图66A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图66B为图66A的X-X’线的剖面图。
图66C为图66A的Y1-Y1’线的剖面图。
图66D为图66A的Y2-Y2’线的剖面图。
图67A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图67B为图67A的X-X’线的剖面图。
图67C为图67A的Y1-Y1’线的剖面图。
图67D为图67A的Y2-Y2’线的剖面图。
图68A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图68B为图68A的X-X’线的剖面图。
图68C为图68A的Y1-Y1’线的剖面图。
图68D为图68A的Y2-Y2’线的剖面图。
图69A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图69B为图69A的X-X’线的剖面图。
图69C为图69A的Y1-Y1’线的剖面图。
图69D为图69A的Y2-Y2’线的剖面图。
图70A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图70B为图70A的X-X’线的剖面图。
图70C为图70A的Y1-Y1’线的剖面图。
图70D为图70A的Y2-Y2’线的剖面图。
图71A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图71B为图71A的X-X’线的剖面图。
图71C为图71A的Y1-Y1’线的剖面图。
图71D为图71A的Y2-Y2’线的剖面图。
图72A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图72B为图72A的X-X’线的剖面图。
图72C为图72A的Y1-Y1’线的剖面图。
图72D为图72A的Y2-Y2’线的剖面图。
图73A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图73B为图73A的X-X’线的剖面图。
图73C为图73A的Y1-Y1’线的剖面图。
图73D为图73A的Y2-Y2’线的剖面图。
图74A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图74B为图74A的X-X’线的剖面图。
图74C为图74A的Y1-Y1’线的剖面图。
图74D为图74A的Y2-Y2’线的剖面图。
图75A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图75B为图75A的X-X’线的剖面图。
图75C为图75A的Y1-Y1’线的剖面图。
图75D为图75A的Y2-Y2’线的剖面图。
图76A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图76B为图76A的X-X’线的剖面图。
图76C为图76A的Y1-Y1’线的剖面图。
图76D为图76A的Y2-Y2’线的剖面图。
图77A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图77B为图77A的X-X’线的剖面图。
图77C为图77A的Y1-Y1’线的剖面图。
图77D为图77A的Y2-Y2’线的剖面图。
图78A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图78B为图78A的X-X’线的剖面图。
图78C为图78A的Y1-Y1’线的剖面图。
图78D为图78A的Y2-Y2’线的剖面图。
图79A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图79B为图79A的X-X’线的剖面图。
图79C为图79A的Y1-Y1’线的剖面图。
图79D为图79A的Y2-Y2’线的剖面图。
图80A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图80B为图80A的X-X’线的剖面图。
图80C为图80A的Y1-Y1’线的剖面图。
图80D为图80A的Y2-Y2’线的剖面图。
图81A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图81B为图81A的X-X’线的剖面图。
图81C为图81A的Y1-Y1’线的剖面图。
图81D为图81A的Y2-Y2’线的剖面图。
图82A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图82B为图82A的X-X’线的剖面图。
图82C为图82A的Y1-Y1’线的剖面图。
图82D为图82A的Y2-Y2’线的剖面图。
图83A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图83B为图83A的X-X’线的剖面图。
图83C为图83A的Y1-Y1’线的剖面图。
图83D为图83A的Y2-Y2’线的剖面图。
图84A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图84B为图84A的X-X’线的剖面图。
图84C为图84A的Y1-Y1’线的剖面图。
图84D为图84A的Y2-Y2’线的剖面图。
图85A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图85B为图85A的X-X’线的剖面图。
图85C为图85A的Y1-Y1’线的剖面图。
图85D为图85A的Y2-Y2’线的剖面图。
图86A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图86B为图86A的X-X’线的剖面图。
图86C为图86A的Y1-Y1’线的剖面图。
图86D为图86A的Y2-Y2’线的剖面图。
图87A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图87B为图87A的X-X’线的剖面图。
图87C为图87A的Y1-Y1’线的剖面图。
图87D为图87A的Y2-Y2’线的剖面图。
图88A为显示本发明的实施例的半导体器件的制造方法的制造途中的半导体器件的平面图。
图88B为图88A的X-X’线的剖面图。
图88C为图88A的Y1-Y1’线的剖面图。
图88D为图88A的Y2-Y2’线的剖面图。
上述附图中的附图标记说明如下：
101硅氧化膜
102、114、120硅层
103、145、146、147、160氮化膜
104、105、112、118、122、123、150、156、158、166、167、175、178、203、204、205、206阻剂
106、107硬掩模
108牺牲氧化膜
109、115、121、124、125、126、128、130、131、144、148、149、153、154、155氧化膜
110、111、116、117边壁
113、157n+型硅层
119、159p+型硅层
129、161、162、163、164、165绝缘膜
132、139、140栅极绝缘膜
133、137、138金属膜
134、135、136、141、142、151、152多晶硅膜
168、169、170、171、172金属硅化合物
173接触部挡止层
174层间绝缘膜
176接触孔
177、179、180、181接触孔
182、185、186、187、188、189、200、202、207、209、210、212、213、215、216、218障壁金属层
183、184、190、217金属
191、192、193、194、195、196、197、198、199、201、208、211、214金属层
219pMOS SGT
220nMOS SGT
221栅极配线
222、225电源配线
223输出配线
224输入配线
226、227、228、229、230接触部
231、232柱状硅层
233、234平面状硅层
235、236栅极电极。
具体实施方式
以下参照图1A至图88D说明本发明的实施例。
(第1实施例)
图1C为显示本发明的第1实施例的SGT220。
此SGT220为nMOS SGT，且具备第1平面状硅层234及形成于第1平面状硅层234上的第1柱状硅层232。
在第1柱状硅层232的下部区域与位于第1柱状硅层232下的第1平面状硅层234的区域形成有第1n+型硅层113，而于第1柱状硅层232的上部区域形成有第2n+型硅层157。在本实施例中，例如，第1n+型硅层113发挥作为源极扩散层功能，而第2n+型硅层157发挥作为漏极扩散层功能。此外，源极扩散层与漏极扩散层之间的部分发挥作为沟道区域功能。将此发挥作为沟道区域功能的第1n+型硅层113与第2n+型硅层157之间的第1柱状硅层232设为第1硅层114。
在发挥作为沟道区域功能的第1柱状硅层232周围，形成有栅极绝缘膜140。栅极绝缘膜140例如为氧化膜、氮化膜或高介电质膜等。再者，在该栅极绝缘膜140周围形成有第1金属膜138。第1金属膜138例如为钛、氮化钛、钽、或氮化钽等。在该第1金属膜138周围形成有第1多晶硅膜136、152。此时，第1金属膜138与第1多晶硅膜136、152构成第1栅极电极236。如此，通过使用金属作为栅极电极，即可抑制沟道区域的耗尽化，而且可获得栅极电极的低电阻化。
在本实施例中，于动作时，通过将电压施加于第1栅极电极236而在第1硅层114形成沟道。
此外，在第1n+型硅层113、栅极电极236及第2n+型硅层157分别形成有第1金属硅化合物172、第3金属硅化合物170及第2金属硅化合物171。以构成金属硅化合物的金属而言，例如使用Ni或Co等。通过这些金属硅化合物，第1n+型硅层113、栅极电极236及第2n+型硅层157连接于后述的接触部。借此，可使栅极、源极、漏极低电阻化。
第1n+型硅层113通过第1金属硅化合物172而连接于接触部230。接触部230由障壁金属(barrier metal)层189、金属层194、199所构成。接触部230进一步连接于电源配线225。电源配线225由障壁金属层216、金属217、障壁金属层218所构成。
第2n+型硅层157通过第2金属硅化合物171而连接于接触部229。接触部229由障壁金属层188、金属层193、198所构成。接触部229进一步连接于输出配线223。输出配线223由障壁金属层213、金属层214、障壁金属层215所构成。
再者，第1绝缘膜129形成于第1栅极电极236与第1平面状硅层234之间，第2绝缘膜162形成于第1栅极电极236的上部，而且形成于第1柱状硅层232的上部侧壁成边壁状，而第3绝缘膜164形成于第1栅极电极236与第1绝缘膜129的侧壁成边壁状。此时，优选为第1绝缘膜129以例如SiOF、SiOH等的低介电系数绝缘膜。第2绝缘膜162及第3绝缘膜164为例如氧化膜、氮化膜或高介电质膜等。
通过第1绝缘膜129，可降低栅极电极与平面状硅层之间的寄生电容。
通过以上的构成，在本实施例的nMOS SGT中，可实现半导体器件的低电阻化及微细化，而且，可降低多层配线间的寄生电容。如此，即可避免动作速度随着SGT的微细化而降低。
此外，在本实施例的nMOS SGT中，优选为第2绝缘膜162的厚度以比第1栅极绝缘膜140的厚度与第1金属膜138的厚度的总和还厚。此时，第1栅极绝缘膜140与第1金属膜138由第1柱状硅层232、第1多晶硅膜136、152、第1绝缘膜129及第2绝缘膜162所覆盖。
采用上述构成时，第1金属膜138全周受到保护，因此于形成金属硅化合物时，即不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。此外，在本实施例的nMOS SGT中，优选为从第1柱状硅层232的中心至第1平面状硅层234的端的长度，比从第1柱状硅层232的中心至侧壁的长度、第1栅极绝缘膜140的厚度、由第1金属膜138与第1多晶硅膜136、152所构成的第1栅极电极236的厚度及第3绝缘膜164的厚度的总和还大。
采取上述构成时，不需特别追加工艺，即可在第1n+型硅层113形成第1金属硅化合物172。
(第2实施例)
在第1实施例中，虽已例示由单一柱状半导体层所构成的例子，惟在第2实施例中，显示由多个柱状半导体层所构成的电路。
第2实施例的反向器具备pMOS SGT与nMOS SGT。
nMOS SGT220具备：第1平面状硅层234、及形成于第1平面状硅层234上的第1柱状硅层232。
在第1柱状硅层232的下部区域与位于第1柱状硅层232下的平面状硅层234的区域形成有第1n+型硅层113，而在第1柱状硅层232的上部区域形成有第2n+型硅层157。在本实施例中，例如，第1n+型硅层113发挥作为源极扩散层功能，而第2n+型硅层157发挥作为漏极扩散层功能。此外，源极扩散层与漏极扩散层之间的部分发挥作为沟道区域功能。将此发挥作为沟道区域功能的第1n+型硅层113与第2n+型硅层157之间的第1柱状硅层232设为第1硅层114。
在发挥作为沟道区域功能的第1柱状硅层232周围形成有第1栅极绝缘膜140。栅极绝缘膜140例如为氧化膜、氮化膜或高介电质膜等。再者，在该第1栅极绝缘膜140周围形成有第1金属膜138。第1金属膜138例如为钛、氮化钛、钽、或氮化钽等。在该第1金属膜138周围形成有第1多晶硅膜136、152。此时，第1金属膜138与第1多晶硅膜136、152构成第1栅极电极236。如此，通过使用金属作为栅极电极，即可抑制沟道区域的耗尽化，而且可获得栅极电极的低电阻化。
在本实施例中，于动作时，通过将电压施加于第1栅极电极236而在第1硅层114形成沟道。
此外，在第1n+型硅层113、第1栅极电极236及第2n+型硅层157，分别形成有第1金属硅化合物172、第3金属硅化合物170及第2金属硅化合物171。以构成金属硅化合物的金属而言，例如使用Ni或Co等。通过这些金属硅化合物，第1n+型硅层113、栅极电极236及第2n+型硅层157连接于后述的接触部。借此，可使栅极、源极、漏极低电阻化。
再者，第1绝缘膜129形成于第1栅极电极236与第1平面状硅层234之间，第2绝缘膜162形成于第1栅极电极236的上部，而且形成于第1柱状硅层232的上部侧壁成边壁状，而第3绝缘膜164形成于第1栅极电极236与第1绝缘膜129的侧壁成边壁状。此时，优选为第1绝缘膜129例如SiOF、SiOH等的低介电系数绝缘膜。第2绝缘膜162及第3绝缘膜164为例如氧化膜、氮化膜或高介电质膜等。
通过第1绝缘膜129，可降低栅极电极与平面状硅层之间的寄生电容。
pMOS SGT219具备：第2平面状硅层233、及形成于第2平面状硅层233上的第2柱状硅层231。
在第2柱状硅层231的下部区域与位于第2柱状硅层231下的第2平面状硅层233的区域形成有第1p+型硅层119，在第2柱状硅层231的上部区域形成有第2p+型硅层159。在本实施例中，例如，第1p+型硅层119发挥作为源极扩散层功能，而第2p+型硅层159发挥作为漏极扩散层功能。此外，源极扩散层与漏极扩散层之间的部分发挥作为沟道区域功能。将发挥作为该沟道区域功能的第1p+型硅层119与第2p+型硅层159之间的第2柱状硅层231设为第2硅层120。
在发挥作为沟道区域功能的第2柱状半导体层231周围形成有第2栅极绝缘膜139。第2栅极绝缘膜139例如为氧化膜、氮化膜、或高介电质膜等。再者，在该第2栅极绝缘膜139周围形成有第2金属膜137。第2金属膜137例如为钛、氮化钛、钽、或氮化钽等。在该第2金属膜137周围分别形成有第2多晶硅膜135、151。此时，第2金属膜137与第2多晶硅膜135、151构成第2栅极电极235。如此，通过使用金属作为栅极电极，即可抑制沟道区域的耗尽化，而且，可使栅极电极低电阻化。
在本实施例中，于动作时，通过施加电压于第2栅极电极235而于第2硅层120形成沟道。
此外，在第1p+型硅层119、第2栅极电极235及第2p+型硅层159分别形成有第4金属硅化合物168、第5金属硅化合物170及第6金属硅化合物169。以构成金属硅化合物的金属而言，例如使用Ni或Co等。第1p+型硅层119、第2栅极电极235及第2p+型硅层159通过这些金属硅化合物而连接于后述的接触部。借此，即可使栅极、源极、漏极低电阻化。
再者，第4绝缘膜129形成于第2栅极电极235与第2平面状硅层233之间，第5绝缘膜161形成于第2栅极电极235的上部而且为第2柱状硅层231的上部侧壁成边壁状，第6绝缘膜164形成于第2栅极电极235与第4绝缘膜129的侧壁成边壁状。此时，优选为第4绝缘膜129例如为SiOF、SiOH等的低介电系数绝缘膜。
通过第4绝缘膜129，可降低栅极电极与平面状硅层之间的寄生电容。
第1n+型硅层113通过第1金属硅化合物172而连接于接触部230。接触部230由障壁金属层189、金属层194、199所构成。接触部230进一步连接于电源配线225。电源配线225由障壁金属层216、金属层217、障壁金属层218所构成。
第2n+型硅层157通过第2金属硅化合物171而连接于接触部229。接触部229由障壁金属层188、金属层193、198所构成。接触部229进一步连接于输出配线223。输出配线223由障壁金属层213、金属层214、障壁金属层215所构成。
第1栅极电极236通过第3金属硅化合物170而连接于接触部228，而第2栅极电极235通过第5金属硅化合物170而连接于接触部228。接触部228由障壁金属层187、金属层192、197所构成。接触部228进一步连接于输入配线224。输入配线224由障壁金属层213、金属层214、障壁金属层215所构成。
第1p+型硅层119通过第4金属硅化合物168而连接于接触部226。接触部226由障壁金属层185、金属层190、195所构成。接触部226进一步连接于电源配线222。电源配线222由障壁金属层207、金属层208、障壁金属层209所构成。
第2p+型硅层159通过第6金属硅化合物169而连接于接触部227。接触部227由障壁金属层186、金属层191、196所构成。接触部227进一步连接于输出配线223。输出配线223由障壁金属层213、金属层214、障壁金属层215所构成。
通过以上构成，由pMOS SGT219及nMOS SGT220构成反向器电路。
通过以上的构成，在本实施例的反向器电路中，可实现半导体器件的低电阻化及微细化，而且可降低多层配线间的寄生电容。借此，即可避免动作速度随着SGT的微细化而降低。
在本实施例中，优选为第1栅极绝缘膜140与第1金属膜138为以nMOSSGT220为增强型的材料，第2栅极绝缘膜139与第2金属膜137为以pMOSSGT219为增强型的材料。此时，可降低nMOS SGT220与pMOS SGT219所构成的本反向器的动作时所流通的贯通电流。
此外，在本实施例的nMOS SGT中，优选为第2绝缘膜162的厚度比第1栅极绝缘膜140的厚度与第1金属膜138的厚度的总和还厚。此时，第1栅极绝缘膜140与第1金属膜138由第1柱状硅层232、第1多晶硅膜136、152、第1绝缘膜129及第2绝缘膜162所覆盖。
采取上述构成时，第1金属膜138全周受到保护，因此于形成金属硅化合物时，即不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。
此外，在本实施例的pMOS SGT中，优选为第2绝缘膜161的厚度比第2栅极绝缘膜139的厚度与第2金属膜137的厚度的总和还厚。此时，第2栅极绝缘膜139与第2金属膜137由第2柱状硅层231、第2多晶硅膜135、151、第4绝缘膜129及第5绝缘膜161所覆盖。
采取上述构成时，第2金属膜137全周受到保护，因此于形成金属硅化合物时，即不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。
此外，在nMOS SGT中，优选为从第1柱状硅层232的中心至第1平面状硅层234的端的长度比从第1柱状硅层232的中心至侧壁的长度、第1栅极绝缘膜140的厚度、第1栅极电极236的厚度、与第3绝缘膜164的厚度的总和还大。
采取上述构成时，不需特别追加工艺，即可在n+型硅层113形成第1金属硅化合物172。
此外，在本实施例的pMOS SGT中，优选为从第2柱状硅层231的中心至第2平面状硅层233的端的长度，比从第2柱状硅层231的中心至侧壁的长度、第2栅极绝缘膜139的厚度、第1栅极电极235的厚度及第6绝缘膜164的厚度的总和还大。
采取上述构成时，不需特别追加工艺，即可在p+型硅层119形成第4金属硅化合物168。
接着参照图2A至图2D至图88A至图88D说明本发明的实施例的用以形成具备SGT的反向器的制造方法的一例。另外，在这些附图中，对于相同构成要素赋予相同符号。
图2A至图2D至图94A至图94D为显示本发明的SGT的构造。A为显示平面图，B为显示X-X’线的剖面图，C为显示Y1-Y1’线的剖面图，D为显示Y2-Y2’线的剖面图。
首先，如图2A至图2D所示，进一步使氮化膜103成膜于由硅氧化膜101与硅层102所构成的衬底上。此时，衬底可由硅所构成。此外，衬底可为在硅层上形成有氧化膜，且在氧化膜上进一步形成有硅层。在本实施例中，使用i型硅层作为硅层102。取代i型硅层使用p型硅层、n型硅层作为硅层102时，导入杂质于SGT的沟道的部分。此外，也可使用薄的n型硅层或薄的p型硅层以取代i型硅层。
接着，如图3A至图3D所示在氮化膜103上形成阻剂104、105，该阻剂104、105用以形成柱状硅层用的硬掩模。
接着，如图4A至图4D所示，将氮化膜103予以蚀刻，形成硬掩模106、107。
接着，如图5A至图5D所示，将硅层102予以蚀刻，形成柱状硅层231、232。
接着，将阻剂104、105予以剥离。剥离后的衬底上的情形，如图6A至图6D所示。
如图7A至图7D所示，将硅层102的表面予以氧化，形成牺牲氧化膜108。通过此牺牲氧化，将植入于硅蚀刻中的碳等的硅表面去除。
通过蚀刻将牺牲氧化膜108去除，形成为图8A至图8D所示的形状。
如图9A至图9D所示，将氧化膜109形成于硅层102及硬掩模106、107的表面。
如图10A至图10D所示，将氧化膜109予以蚀刻，在柱状硅层231、232的侧壁残存成边壁状，而形成边壁110、111。将n+型硅层通过杂质植入形成于柱状硅层231下部周围时，通过此边壁110、111，杂质不会导入于沟道，可抑制SGT的阈值电压的变动。
如图11A至图11D所示，将用以植入杂质于柱状硅层232下部的阻剂112形成于柱状硅层231周围。
如图12B及图12C中箭头所示，在nMOS SGT形成既定区域的硅层102例如植入砷，且在柱状硅层232下部周围形成n+型硅层113。此时，被硬掩模107及边壁111所覆盖的硅层102的部分，不会成为n+型硅层，而构成柱状硅层232的第1硅层114的区域。
将阻剂112予以剥离。剥离后的衬底上的情形如图13A至图13D所示。
将边壁110、111通过蚀刻予以去除。蚀刻后的衬底上的情形如图14A至图14D所示。
进行退火(anneal)，将所植入的杂质，在此将砷予以活性化。借此，如图15A至图15D所示，所植入的杂质扩散至柱状硅层232下部。借此，柱状硅层231的下部也成为n+型硅层，且成为n+型硅层113的一部分。
如图16A至图16D所示，将氧化膜115形成于硅层102、及硬掩模106、107、n+型硅层113的表面。
如图17A至图17D所示，将氧化膜115予以蚀刻，在柱状硅层231、232的侧壁残存成边壁状，而形成边壁116、117。将p+型硅层通过杂质植入形成于柱状硅层231下部周围时，通过此边壁，杂质不会导入于沟道，而可抑制SGT的阈值电压的变动。
由于在柱状硅层232下部植入杂质，因此如图18A至图18D所示，在柱状硅层231周围形成阻剂118。
如图19B及图19D中箭头所示，在pMOS SGT形成既定区域的硅层102，例如植入硼，且在柱状硅层231下部周围形成p+型硅层119。此时，被硬掩模106及边壁116所覆盖的硅层102的部分，不会成为p+型硅层，而构成柱状硅层231的第2硅层120的区域。
将阻剂118予以剥离，剥离后的衬底上的情形如图20A至图20D所示。
将边壁116、117通过蚀刻予以去除。蚀刻后的衬底上的情形如图21A至图21D所示。
进行退火，将所植入的杂质，在此将硼予以活性化。借此，如图22A至图22D所示，所植入的杂质扩散至柱状硅层231下部。借此，柱状硅层231的下部也成为p+型硅层，且成为p+型硅层119的一部分。
如图23A至图23D所示，将氧化膜121形成于硬掩模106、107、及n+型硅层113、p+型硅层119的表面。此氧化膜121用以保护第1硅层114、第2硅层120不会受到之后所进行的平面状硅层形成用的阻剂的影响。
形成平面状硅层形成用的阻剂122、123。阻剂122、123分别如图24A至第24D图所示，形成为覆盖第2硅层120及其下部周围、及第1硅层114及其下部周围。
如图25A至图25D所示，将氧化膜121予以蚀刻，分离成氧化膜124、125。
如图26A至图26D所示，将p+型硅层119、n+型硅层113的的一部分予以蚀刻，形成平面状硅层233、234。平面状硅层233为p+型硅层119中配置于第2硅层120正下方周围的平面状的部分。此外，平面状硅层234为n+型硅层113中配置于第1硅层114正下方周围的平面状的部分。
将阻剂122、123予以去除。去除后的衬底上的情形如图27A至图27D所示。
如图28A至图28D所示，将氧化膜126形成于阻剂122、123及平面状硅层233、234的表面。
进行CMP(化学机械研磨)，使氧化膜126平坦化，且如图29A至图29D所示，使硬掩模106、107露出。
将氧化膜126、124、125予以蚀刻，且如图30A至图30D所示，形成用以埋设平面状硅层119及133之间的氧化膜126。
在上述步骤的结果物上形成氧化膜128。此时，如图31A至图31D所示，在n+型硅层113上、p+型硅层119上、氧化膜126上、硬掩模106、107上形成氧化膜128为较厚，而在柱状硅层231、232的侧壁形成氧化膜128为较薄。
通过蚀刻，将形成于柱状硅层231、232的侧壁的氧化膜128予以去除。优选为蚀刻为等向性蚀刻。由于在n+型硅层113上、p+型硅层119上、氧化膜126上、硬掩模106、107上形成氧化膜128为较厚，而在柱状硅层231、232的侧壁形成氧化膜128为较薄，因此在将柱状硅层的侧壁的氧化膜128予以蚀刻后，如图32A至图32D所示，在n+型硅层113上、p+型硅层119上、氧化膜126上也残存氧化膜128，而形成绝缘膜129。此时，在硬掩模106、107上也残存氧化膜130、131。
通过绝缘膜129，可将栅极电极与平面状硅层之间的寄生电容降低。
如图33A至图33D所示，使栅极绝缘膜132成膜为至少覆盖第1硅层114及其下部周围的表面、及第2硅层120及其下部周围的表面。栅极绝缘膜132为包含氧化膜、氮化膜、高介电质膜任一者的膜。此外，在栅极绝缘膜成膜前，对于柱状硅层231、232，可进行氢氛围退火或外延生长。
如图34A至图34D所示，使金属膜133成膜于栅极绝缘膜132的表面。优选为金属膜包含钛、氮化钛或钽、氮化钽的膜。通过使用金属膜，可抑制沟道区域的耗尽化，而且，可使栅极电极低电阻化。之后的步骤总是需构成为可抑制金属栅极电极所造成的金属污染的工艺。
如图35A至图35D所示，将多晶硅膜134形成于金属膜133表面。为了抑制金属污染，优选为使用常压CVD来形成多晶硅膜134。
如图36A至图36D所示，将多晶硅膜134予以蚀刻，形成残存成边壁状的多晶硅膜135、136。
将金属膜133予以蚀刻。柱状硅层231、232的侧壁的金属膜受到多晶硅膜135、136所保护而不会被蚀刻，如图37A至图37D所示，会成为残存成边壁状的金属膜137、138。
将栅极绝缘膜132予以蚀刻。柱状硅层231、232的侧壁的栅极绝缘膜受到多晶硅膜135、136所保护而不会被蚀刻，如图38A至图38D所示，会成为残存成边壁状的栅极绝缘膜140。
如图39A至图39D所示，将多晶硅膜141形成于形成有电路的表面。为了抑制金属污染，优选为使用常压CVD来形成多晶硅膜141。
于多晶硅膜134、140使用高介电质膜时，此高介电质膜会成为金属污染的污染源。
通过此多晶硅膜141，栅极绝缘膜139与金属膜137被柱状硅层231、多晶硅膜135、141、绝缘膜129及硬掩模106所覆盖。
此外，栅极绝缘膜140与金属膜138被柱状硅层232、多晶硅膜136、141、绝缘膜129及硬掩模107所覆盖。
即，由于污染源的栅极绝缘膜139、140与金属膜137、138由柱状硅层231、232与多晶硅层135、136、141、绝缘膜129及硬掩模106、107所覆盖，因此可抑制因为包含于栅极绝缘膜139、140与金属膜137、138的金属所造成的金属污染。
为了实现上述目的，也可构成为在将金属膜形成为较厚，并在进行蚀刻使该金属膜残存成边壁状，且将栅极绝缘膜予以蚀刻之后形成多晶硅膜，且形成栅极绝缘膜与金属膜由柱状硅层、多晶硅层、绝缘膜及硬掩模所覆盖的构造。
如图40A至图40D所示，将多晶硅膜142形成于形成有电路的表面。为了埋入柱状硅层231、232之间，优选为使用低压CVD来形成多晶硅膜。由于属于污染源的栅极绝缘膜与金属膜被柱状硅层231、232、多晶硅层135、136、141、绝缘膜129及硬掩模106、107所覆盖，因此可使用低压CVD。
如图41A至图41D所示，以氧化膜130、131为研磨阻挡层(stopper)进行CMP(化学机械研磨)，且如图41A至图41D所示，将多晶硅膜142予以平坦化。由于将多晶硅予以平坦化，因此可抑制CMP装置的金属污染。
通过蚀刻将氧化膜130、131予以去除。蚀刻后的衬底上的情形如图42A至图42D所示。
如图43A至图43D所示，将多晶硅膜142予以回蚀(etch back)，将多晶硅膜142去除至所形成的栅极绝缘膜139、140及栅极电极的形成既定区域的上端部。通过此回蚀来决定SGT的栅极长度。
将柱状硅层231、232上部侧壁的金属膜137、138予以蚀刻去除。蚀刻后的衬底上的情形如图44A至图44D所示。
将柱状硅层231、232上部侧壁的栅极绝缘膜139、140予以蚀刻去除。蚀刻后的衬底上的情形如图45A至图45D所示。
如图46A至图46D所示，将氧化膜144形成于形成有电路的面的表面。通过此氧化膜144，以保护栅极电极上面不受到后步骤中所进行的湿处理或干处理影响，因此可抑制栅极长度的变动，即栅极长度的差异或栅极电极上面对于栅极绝缘膜139、140、金属膜137、138所造成的损坏。
如图47A至图47D所示，将氮化膜145形成于氧化膜144的表面。
将氮化膜145、氧化膜144予以蚀刻，且如图48A至图48D所示，形成残存成边壁状的氮化膜146、147与氧化膜148、149。
由于残存成边壁状的氮化膜146与氧化膜148的膜厚的总和之后成为栅极电极235的膜厚，而残存成边壁状的氮化膜147与氧化膜149的膜厚的总和之后成为栅极电极236的膜厚，因此通过调整氧化膜144与氮化膜145的成膜膜厚与回蚀条件，可形成所希望的膜厚的栅极电极。
此外，优选为残存成边壁状的氮化膜146与氧化膜148的膜厚的总和与柱状硅层231的外径的总和比由栅极绝缘膜139与金属膜137所构成的圆筒外周的半径还大，而且，残存成边壁状的氮化膜147与氧化膜149的膜厚的总和与柱状硅层232的半径的总和比由栅极绝缘膜140与金属膜138所构成的圆筒外周的半径还大。此时，于栅极蚀刻后，由于金属膜137、138被多晶硅膜所覆盖，因此可抑制金属污染。
如图49A至图49D所示，将用以形成栅极配线221的阻剂150，至少形成于第1硅层114与第2硅层120之间的多晶硅膜142上。
如图50A至图50D所示，将多晶硅膜142、141、135、136予以蚀刻，形成栅极电极235、236、栅极配线221。
栅极电极235由金属膜137与多晶硅膜135、151所构成，而栅极电极236由金属膜138与多晶硅膜136、152所构成。
用以连接栅极电极235、236的栅极配线221由多晶硅膜135、151、142、152、136所构成。
如图51A至图51D所示，将绝缘膜129予以蚀刻，使p+型硅层119与n+型硅层113的表面露出。
将阻剂150予以剥离。剥离后的衬底上的情形如图52A至图52D所示。
如图53A至图53D所示，进行氧化，形成氧化膜153、154、155。通过此氧化膜，在之后所进行的硬掩模106、107、及氮化膜146、147的蚀刻时，p+型硅层159、n+型硅层157、栅极电极235、236、及栅极配线221受到保护而不会受到湿处理或干处理的蚀刻影响。
将硬掩模106、107、氮化膜146、147通过湿处理或干处理予以蚀刻去除。蚀刻后的衬底上的情形如图54A至图54D所示。通过氧化膜148、149，由于栅极电极上面受到保护而不会被湿处理或干处理所影响，因此可抑制栅极长度的变动、即栅极长度的差异或栅极电极上面对于栅极绝缘膜139、140、金属膜137、138所造成的损坏。此时，由于栅极绝缘膜139、140与金属膜137、138被多晶硅膜135、136、151、152、氧化膜148、149、柱状硅层231、232及绝缘膜129所覆盖，因此可抑制氮化膜湿蚀刻装置的金属污染。
将氧化膜148、149、153、154、155通过蚀刻予以去除。蚀刻后的衬底上的情形如图55A至图55D所示。
如图56A至图56D所示将阻剂156形成于柱状硅层231周围，该阻剂156用以通过杂质植入将n+型硅层形成于柱状硅层232的上部。在此步骤的前，也可形成薄的氧化膜作为杂质植入的贯穿(through)氧化膜。
如图57B至图57C中箭头所示，在柱状硅层232上部例如植入砷，而形成n+型硅层157。将相对于衬底为垂直的线设为0度时，植入砷的角度为10度至60度，优选为60度的高角度。通过高角度植入砷，n+型硅层157与栅极电极236即具有重叠(overlap)层，而且，可使该重叠层为最小。
将阻剂156予以剥离。剥离后的衬底上的情形如图58A至图58D所示。
进行热处理，将砷予以活性化。活性化后的衬底上的情形如图59A至图59D所示。
如图60A至图60D所示，将阻剂158形成于柱状硅层232周围，该阻剂158用以通过杂质植入将p+型硅层形成于柱状硅层231的上部。
如图61B及图61D所示，在柱状硅层231上部例如植入硼，而形成p+型硅层159。将相对于衬底为垂直的线设为0度时，植入硼的角度为10度至60度，优选为60度的高角度。通过高角度植入硼，p+型硅层159与栅极电极235即具有重叠层，而且，可使该重叠层为最小。
将阻剂158予以剥离。剥离后的衬底上的情形如图62A至图62D所示。
进行热处理，将硼予以活性化。活性化后的衬底上的情形如图63A至图63D所示。通过分别进行n+型硅层157的热处理与p+型硅层159的热处理，即可易于使各个热处理条件为最佳化，因此可抑制短沟道效应(shortchannel effect)，且可抑制泄漏电流。
如图64A至图64D所示，将氮化膜160形成于形成有电路的面的表面。
如图65A至图65D所示，将氮化膜160予以蚀刻而形成：绝缘膜161，由在栅极电极235的上部且为柱状硅层231的上部侧壁形成为边壁状的氮化膜所构成；绝缘膜162，由在栅极电极236的上部且为柱状硅层232的上部侧壁形成为边壁状的氮化膜所构成；绝缘膜164，由在栅极电极235、236的绝缘膜的侧壁形成为边壁状的氮化膜所构成；绝缘膜163，由在p+型硅层119的侧壁形成为边壁状的氮化膜所构成；及绝缘膜165，由在n+型硅层113的侧壁形成为边壁状的氮化膜所构成。
通过将在栅极电极的上部且为柱状半导体层的上部侧壁形成为边壁状的绝缘膜161、162的厚度设为比栅极绝缘膜139、140的厚度与金属膜137、138的厚度的总和还厚，栅极绝缘膜140与金属膜138即被柱状硅层232、多晶硅膜136、152、绝缘膜129及绝缘膜162所覆盖，此外，栅极绝缘膜139与金属膜137则被柱状硅层231、多晶硅膜135、151、绝缘膜129及绝缘膜161所覆盖。
如图66A至图66D所示，将阻剂166形成于柱状硅层231周围，该阻剂166用以通过杂质植入将相对于衬底在垂直方向较深的n+型硅层形成于柱状硅层232上部。通过设为相对于衬底在垂直方向较深的n+型硅层，之后可将金属硅化合物形成于n+型硅层。若为相对于衬底在垂直方向较浅的n+型硅层，则之后形成的金属硅化合物会形成于n+型硅层与第1硅层，而成为泄漏电流的原因。
如图67B及图67C所示，在柱状硅层232上部例如植入砷，且将n+型硅层157设为相对于衬底在垂直方向较深。将相对于衬底呈垂直的线设为0度时，优选为植入砷的角度为0度至7度的低角度。通过低角度植入砷，即可在nMOS SGT的柱状硅层上部，形成相对于衬底在垂直方向较深的n+型硅层。
将阻剂166予以剥离。剥离后的衬底上的情形如图68A至图68D所示。
如图69A至图69D所示，将阻剂167形成于柱状硅层232周围，该阻剂167用以通过杂质植入将相对于衬底在垂直方向较深的p+型硅层形成于柱状硅层231上部。通过设为相对于衬底在垂直方向较深的p+型硅层，之后可将金属硅化合物形成于p+型硅层。若为相对于衬底在垂直方向较浅的p+型硅层，则之后形成的金属硅化合物会形成于p+型硅层与第2硅层，而成为泄漏电流的原因。
如图70B及图70D所示，在柱状硅层231上部例如植入硼，且将p+型硅层159设为相对于衬底在垂直方向较深。将相对于衬底为垂直的线设为0度时，优选为植入硼的角度为0度至7度的低角度。通过低角度植入硼，即可在pMOS SGT的柱状硅层上部形成相对于衬底在垂直方向较深的p+型硅层。
将阻剂167予以剥离。剥离后的衬底上的情形如图71A至图71D所示。
进行用以将杂质活性化的热处理。活性化后的情形如图72A至图72D所示。
将Ni或Co等的金属予以溅镀，且施加热处理，借此如图73A至图73D所示，在p+型硅层119、p+型硅层159、栅极电极235、n+型硅层113、n+型硅层157、栅极电极236表面形成金属硅化合物，且将未反应的金属膜通过硫酸过氧化氢水混合液或氨过氧化氢混合液予以去除，借此在p+型硅层119表面形成金属硅化合物168、在p+型硅层159表面形成金属硅化合物169、在栅极电极235、栅极配线221、栅极电极236表面形成金属硅化合物170、在n+型硅层113表面形成金属硅化合物172、在n+型硅层157表面形成金属硅化合物171。
栅极绝缘膜140与金属膜138被柱状硅层232、多晶硅膜136、152、绝缘膜129及绝缘膜162所覆盖，此外，栅极绝缘膜139与金属膜137被柱状硅层231、多晶硅膜135、151、绝缘膜129及绝缘膜161所覆盖，因此金属膜137、138不会被硫酸过氧化氢水混合液或氨过氧化氢混合液所蚀刻。
即，通过使用本发明的构造，即可于栅极电极使用金属，而可抑制沟道区域的耗尽化，而且，可使栅极电极低电阻化，且通过金属硅化合物可进行栅极、源极、漏极的低电阻化。
通常，在将Ni或Co等的金属进行溅镀的前，通过稀氟酸将硅层表面的自然氧化膜予以剥离作为前处理。此时，由氧化膜所构成的绝缘膜129通过形成为边壁状于侧壁的氮化膜所构成的绝缘膜164来保护而不受稀氟酸的影响。
形成氮化膜的接触部阻挡层173，且沉积层间绝缘膜174，且如图74A至图74D所示进行平坦化。
如图75A至图75D所示，在柱状硅层231、232的上方，形成用以形成接触孔的阻剂175。
将层间绝缘膜174予以蚀刻，且如图76A至图76D所示在柱状硅层232上方形成接触孔176、177。
将阻剂175予以剥离。剥离后的衬底上的情形如图77A至图77D所示。
如图78A至图78D所示，在平面状硅层233、234上方、及栅极配线221上方形成用以形成接触孔的阻剂178。
将层间绝缘膜174予以蚀刻，且如图79A至图79D所示在平面状硅层233、234的上方、及栅极配线221的上方分别形成接触孔179、180、181。
由于以不同步骤形成柱状硅层231、232上方的接触孔176、177、与平面状硅层233、234的上方及栅极配线221上方的接触孔179、180、181，因此可分别使用以形成柱状硅层231、232的上方的接触孔176、177的蚀刻条件、与用以形成平面状硅层233、234的上方及栅极配线221的上方的接触孔179、180、181的蚀刻条件为最佳化。
将阻剂178予以剥离。剥离后的衬底上的情形如图80A至图80D所示。
将接触孔179、176、180、177、181下的接触部阻挡层173予以蚀刻。蚀刻后的衬底上的情形如图81A至图81D所示。
如图82A至图82D所示，在形成有电路的面的表面，于沉积障壁金属层182之后，将金属183沉积于该障壁金属层182的上。
如图83A至图83D所示，以埋设间隙(gap)的方式沉积金属184。
将金属184、183、障壁金属层182予以平坦化且予以蚀刻，而如图84A至图84D所示形成接触部226、227、228、229、230。接触部226由障壁金属层185、金属层190、195所构成。接触部227由障壁金属层186、金属层191、196所构成。接触部228由障壁金属层187、金属层192、197所构成。接触部229由障壁金属层188、金属层193、198所构成。接触部230由障壁金属层189、金属层194、199所构成。
如图85A至图85D所示，将障壁金属层200、金属层201、障壁金属层202依序沉积于已平坦化的表面。
将用以形成电源配线、输入配线、输出配线的阻剂203、204、205、206形成如图86A至图86D所示。
将障壁金属层202、金属201、障壁金属层200予以蚀刻，且如图87A至图87D所示形成电源配线222、225、输入配线224、输出配线223。电源配线222由障壁金属层207、金属层208、障壁金属层209所构成。电源配线225由障壁金属层216、金属层217、障壁金属层218所构。输入配线224由障壁金属层213、金属层214、障壁金属层215所构成。输出配线223由障壁金属层210、金属层211、障壁金属层212所构成。
将阻剂203、204、205、206予以剥离。剥离后的衬底上的情形如图88A至图88D所示。
依据以上的制造方法，通过第1及第4绝缘膜，即可制造栅极电极与平面状硅层之间的寄生电容较少的半导体器件。
以上参照一个或一个以上较优选的实施例来说明及例示本申请的本质，只要未脱离所揭示的本质，其较优选的实施例在配置及细部内容均可作修正，再者，只要未脱离所揭示主题的范围及旨趣，本案均包含该所有修正及变更。

Claims (16)

1.一种半导体器件，其特征在于，具备：
第1平面状半导体层；
第1柱状半导体层，形成于所述第1平面状半导体层上；
第1高浓度半导体层，形成于所述第1柱状半导体层的下部区域与所述第1平面状半导体层；
第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，且形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；
第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；
第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；
第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；
第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁状；
第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第1栅极电极与所述第1绝缘膜的方式形成为边壁状；
第1接触部，形成于所述第1柱状半导体层上；
第2接触部，形成于所述第1平面状半导体层上；及
第3接触部，形成于所述第1栅极电极上；
所述第1栅极绝缘膜与所述第1金属膜由所述第1柱状半导体层、所述第1半导体膜、所述第1绝缘膜及所述第2绝缘膜所覆盖。
2.根据权利要求1所述的半导体器件，其特征在于，所述第2绝缘膜的厚度比所述第1栅极绝缘膜的厚度与所述第1金属膜的厚度的总和还厚。
3.根据权利要求1或2所述的半导体器件，其特征在于，具有形成于所述第1高浓度半导体层的上部表面的第1金属半导体化合物。
4.根据权利要求1或2所述的半导体器件，其特征在于，从所述第1柱状半导体层的中心至所述第1平面状半导体层的端的长度，比从所述第1柱状半导体层的中心至侧壁的长度、所述第1栅极绝缘膜的厚度、所述第1栅极电极的厚度及所述第3绝缘膜的厚度的总和还大。
5.根据权利要求1或2所述的半导体器件，其特征在于，具有形成于所述第1栅极电极上面的第3金属半导体化合物。
6.根据权利要求1或2所述的半导体器件，其特征在于，具有形成于所述第2高浓度半导体层的上面的第2金属半导体化合物。
7.一种半导体器件，其特征在于，具备第1晶体管与第2晶体管；
所述第1晶体管具备：
第1平面状半导体层；
第1柱状半导体层，形成于所述第1平面状半导体层上；
第2导电型第1高浓度半导体层，形成于所述第1柱状半导体层的下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；
第2导电型第2高浓度半导体层，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；
第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；
第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；
第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；
第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁状；
第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第1栅极电极与所述第1绝缘膜的方式形成为边壁状；
第1金属半导体化合物，形成于第1高浓度半导体层中形成于所述第1柱状半导体层下的区域的部分的上部表面；
第3金属半导体化合物，形成于所述第1栅极电极上面；及
第2金属半导体化合物，形成于所述第2高浓度半导体层的上面；
所述第2晶体管具备：
第2平面状半导体层；
第2柱状半导体层，形成于所述第2平面状半导体层上；
第1导电型第3高浓度半导体层，形成于所述第2柱状半导体层的下部区域与所述第2平面状半导体层的所述第2柱状半导体层下的区域；
第1导电型第4高浓度半导体层，形成于所述第2柱状半导体层的上部区域；
第2栅极绝缘膜，以包围所述第2柱状半导体层的方式形成于所述第3高浓度半导体层与所述第4高浓度半导体层之间的所述第2柱状半导体层的侧壁；
第2金属膜，以包围所述第2栅极绝缘膜的方式形成于所述第2栅极绝缘膜上；
第2半导体膜，以包围所述第2金属膜的方式形成于所述第2金属膜上；
第2栅极电极，由所述第2金属膜与所述第2半导体膜所构成；
第4绝缘膜，形成于所述第2栅极电极与所述第2平面状半导体层之间；
第5绝缘膜，与所述第2栅极电极的上面及所述第2柱状半导体层的上部侧壁相接，且以包围所述第2柱状半导体层的上部区域的方式形成为边壁状；
第6绝缘膜，与所述第2栅极电极及所述第4绝缘膜的侧壁相接，且以包围所述第2栅极电极与所述第4绝缘膜的方式形成为边壁状；
第4金属半导体化合物，形成于所述第3高浓度半导体层中形成于所述第2柱状半导体层下的区域的部分的上部表面；
第5金属半导体化合物，形成于所述第2栅极电极上面；及
第6金属半导体化合物，形成于所述第4高浓度半导体层的上面；
所述第1栅极绝缘膜与所述第1金属膜由第1柱状半导体层、第1半导体膜、第1绝缘膜及第2绝缘膜所覆盖；
所述第2栅极绝缘膜与第2金属膜由所述第2柱状半导体层、所述第2半导体膜、所述第4绝缘膜及所述第5绝缘膜所覆盖。
8.根据权利要求7所述的半导体器件，其特征在于，所述第1栅极绝缘膜与所述第1金属膜由以所述第1晶体管为增强型的材料所形成；
所述第2栅极绝缘膜与所述第2金属膜由以所述第2晶体管为增强型的材料所形成。
9.根据权利要求7或8所述的半导体器件，其特征在于，所述第2绝缘膜的厚度比所述第1栅极绝缘膜的厚度与所述第1金属膜的厚度的总和还厚。
10.根据权利要求7或8所述的半导体器件，其特征在于，从所述第1柱状半导体层的中心至所述第1平面状半导体层的端的长度，比从所述第1柱状半导体层的中心至侧壁的长度、所述第1栅极绝缘膜的厚度、所述第1栅极电极的厚度及所述第3绝缘膜的厚度的总和还大。
11.根据权利要求7或8所述的半导体器件，其特征在于，
第1导电型为n+型；
第2导电型为p+型；
所述第1与第2柱状半导体层、及所述第1与第2平面状半导体层由硅所形成。
12.一种半导体器件的制造方法，用以制造权利要求1所述的半导体器件，其特征在于，该制造方法包括以下步骤：
准备第1构造体的步骤，该第1构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；硬掩模，形成于所述第1柱状半导体层上面；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；及第1绝缘膜，形成于所述第1平面状半导体层上；
在所述第1构造体上，依序形成第7绝缘膜、第3金属膜及第3半导体膜的步骤；
将所述第3半导体膜予以蚀刻而使所述第3半导体膜残存于所述第1柱状半导体层的侧壁成边壁状的步骤；
将所述第3金属膜予以蚀刻而使所述第3金属膜残存于所述第1柱状半导体层的侧壁成边壁状的步骤；
第7绝缘膜蚀刻步骤，将所述第7绝缘膜予以蚀刻而使所述第7绝缘膜残存于所述第1柱状半导体层的侧壁成边壁状；及
第4半导体膜形成步骤，在所述第7绝缘膜蚀刻步骤的结果物上形成第4半导体膜。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，包括以下步骤：
在所述第4半导体膜形成步骤的结果物中，将所述第4半导体膜与所述第3半导体膜予以平坦化，且进行回蚀以使所述第1金属膜的上部区域露出的步骤；
第1金属膜及第1栅极绝缘膜形成步骤，将所述第3金属膜与所述第7绝缘膜予以蚀刻以使所述第1柱状半导体层的上部侧壁露出，而形成所述第1金属膜、所述第1栅极绝缘膜；及
在所述第1金属膜及第1栅极绝缘膜形成步骤的结果物上形成第1氧化膜的步骤。
14.一种半导体器件的制造方法，用以制造权利要求1所述的半导体器件，其特征在于，该制造方法包括以下步骤：
准备第2构造体的步骤，该第2构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1柱状半导体层中间区域的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；及第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；及
在所述第2构造体上的所述第1柱状半导体层的上部区域，在以相对于衬底呈垂直的线为0度时以10度至60度的角度植入杂质，而形成与所述第1高浓度半导体层相同导电型的第2高浓度半导体层的步骤。
15.一种半导体器件的制造方法，用以制造权利要求1所述的半导体器件，其特征在于，该制造方法包括以下步骤：
准备第3构造体的步骤，该第3构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，且形成于所述第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；及第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；
在所述第3构造体上形成第8绝缘膜的步骤；及
将所述第8绝缘膜予以蚀刻以使所述第8绝缘膜残存于所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁成边壁状而形成第2绝缘膜的步骤。
16.一种半导体器件的制造方法，用以制造权利要求1所述的半导体器件，其特征在于，该制造方法包括以下步骤：
准备第4构造体的步骤，该第4构造体具备：第1平面状半导体层；所述第1柱状半导体层，形成于所述第1平面状半导体层上；所述第1高浓度半导体层，形成于所述第1柱状半导体层下部区域与所述第1平面状半导体层的所述第1柱状半导体层下的区域；第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，且形成于所述第1柱状半导体层的上部区域；第1栅极绝缘膜，以包围所述第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；第1金属膜，以包围所述第1栅极绝缘膜的方式形成于所述第1栅极绝缘膜上；第1半导体膜，以包围所述第1金属膜的方式形成于所述第1金属膜上；第1栅极电极，由所述第1金属膜与所述第1半导体膜所构成；第1绝缘膜，形成于所述第1栅极电极与所述第1平面状半导体层之间；第2绝缘膜，与所述第1栅极电极的上面及所述第1柱状半导体层的上部侧壁相接，且以包围所述第1柱状半导体层的上部区域的方式形成为边壁状；第3绝缘膜，与所述第1栅极电极及所述第1绝缘膜的侧壁相接，且以包围所述第1栅极电极与所述第1绝缘膜的方式形成为边壁状；及第1栅极配线，连接于所述第1栅极电极；
接触部阻挡层形成步骤，在上述第4构造体上形成接触部阻挡层；
以埋入所述接触部阻挡层形成步骤的结果物的方式形成层间绝缘膜的步骤；
除了所述第1柱状半导体层上以外，在所述层间绝缘膜上形成第1阻剂的步骤；
将所述层间绝缘膜予以蚀刻而在所述层间绝缘膜形成第1接触孔的步骤；
第1阻剂去除步骤，将所述第1阻剂予以去除；
除了所述第1平面状半导体层上与所述第1栅极配线上以外，在所述第1阻剂去除步骤的结果物上形成第2阻剂的步骤；
将所述层间绝缘膜予以蚀刻，而在所述层间绝缘膜形成所述第1平面状半导体层上的第2接触孔、与所述第1栅极配线上的第3接触孔的步骤；
将所述第2阻剂予以去除的步骤；
在所述第1接触孔、所述第2接触孔及所述第3接触孔分别形成配置于所述第1柱状半导体层上的第1接触部、配置于所述第1平面状半导体层上的第2接触部、及配置于所述第1栅极配线上的第3接触部。
CN201110151947.9A 2010-06-15 2011-06-01 半导体器件及其制造方法 Active CN102290441B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010136470A JP5087655B2 (ja) 2010-06-15 2010-06-15 半導体装置及びその製造方法
JP2010-136470 2010-06-15

Publications (2)

Publication Number Publication Date
CN102290441A true CN102290441A (zh) 2011-12-21
CN102290441B CN102290441B (zh) 2014-01-01

Family

ID=45095538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110151947.9A Active CN102290441B (zh) 2010-06-15 2011-06-01 半导体器件及其制造方法

Country Status (6)

Country Link
US (3) US9153697B2 (zh)
JP (1) JP5087655B2 (zh)
KR (1) KR101253419B1 (zh)
CN (1) CN102290441B (zh)
SG (1) SG177062A1 (zh)
TW (1) TW201145516A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105280702A (zh) * 2014-07-18 2016-01-27 台湾积体电路制造股份有限公司 半导体器件以及形成垂直结构的方法
CN105977255A (zh) * 2015-03-13 2016-09-28 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
CN105990431A (zh) * 2014-08-15 2016-10-05 台湾积体电路制造股份有限公司 晶体管、集成电路及其制造方法
CN104009079B (zh) * 2013-02-21 2017-04-05 台湾积体电路制造股份有限公司 垂直隧穿场效应晶体管单元
CN109768087A (zh) * 2018-12-20 2019-05-17 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN110120424A (zh) * 2019-05-08 2019-08-13 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP4530098B1 (ja) 2009-05-29 2010-08-25 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US9166043B2 (en) 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8829601B2 (en) 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
KR20140015508A (ko) * 2012-05-17 2014-02-06 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치
US9012981B2 (en) 2012-05-17 2015-04-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8836051B2 (en) 2012-06-08 2014-09-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
CN103582937A (zh) * 2012-06-08 2014-02-12 新加坡优尼山帝斯电子私人有限公司 半导体装置的制造方法以及半导体装置
US8742492B2 (en) * 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
JP5685344B2 (ja) * 2012-09-28 2015-03-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9082838B2 (en) 2012-09-28 2015-07-14 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
US8829619B2 (en) 2012-10-09 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9000513B2 (en) 2012-11-12 2015-04-07 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device and semiconductor device with surrounding gate transistor
KR20150104121A (ko) * 2013-01-09 2015-09-14 피에스5 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
US9536977B2 (en) * 2013-01-18 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9190484B2 (en) * 2013-01-18 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9041095B2 (en) 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
US20140264557A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Self-aligned approach for drain diffusion in field effect transistors
WO2014171014A1 (ja) 2013-04-19 2014-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
KR20140142887A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 그 제조방법
WO2014199481A1 (ja) 2013-06-13 2014-12-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置とその製造方法
US9640645B2 (en) 2013-09-05 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with silicide
JP5639317B1 (ja) * 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US10418271B2 (en) * 2014-06-13 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer
US9755033B2 (en) * 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
US9614091B2 (en) * 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
US9893159B2 (en) * 2014-08-15 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
JP5903139B2 (ja) * 2014-08-22 2016-04-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9735245B2 (en) * 2014-08-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9911848B2 (en) * 2014-08-29 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor and method of manufacturing the same
US9871111B2 (en) * 2014-09-18 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP5928566B2 (ja) * 2014-12-10 2016-06-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9412817B2 (en) * 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US10950722B2 (en) * 2014-12-31 2021-03-16 Stmicroelectronics, Inc. Vertical gate all-around transistor
US9349859B1 (en) * 2015-01-29 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Top metal pads as local interconnectors of vertical transistors
US10134863B2 (en) * 2015-06-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical semiconductor device structure and method of forming
US10410932B2 (en) 2015-10-09 2019-09-10 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor device
US10229916B2 (en) * 2015-10-09 2019-03-12 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor device
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US9722048B1 (en) * 2016-03-28 2017-08-01 International Business Machines Corporation Vertical transistors with reduced bottom electrode series resistance
US20170373071A1 (en) * 2016-06-27 2017-12-28 Globalfoundries Inc. Vertical channel transistor-based semiconductor structure
US9711511B1 (en) * 2016-06-27 2017-07-18 Globalfoundries Inc. Vertical channel transistor-based semiconductor memory structure
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US10840354B2 (en) * 2017-02-06 2020-11-17 International Business Machines Corporation Approach to bottom dielectric isolation for vertical transport fin field effect transistors
CN108110059B (zh) * 2017-12-27 2023-03-14 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10297668B1 (en) * 2018-01-22 2019-05-21 International Business Machines Corporation Vertical transport fin field effect transistor with asymmetric channel profile
US11742400B2 (en) * 2018-08-14 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with deep contact structure
KR20210099841A (ko) * 2020-02-05 2021-08-13 삼성전자주식회사 돌출한 채널 전극을 가진 트랜지스터를 포함하는 이미지 센서
CN113363211B (zh) * 2020-03-05 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11908907B2 (en) * 2020-12-11 2024-02-20 International Business Machines Corporation VFET contact formation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5707885A (en) * 1995-05-26 1998-01-13 Samsung Electronics Co., Ltd. Method for manufacturing a vertical transistor having a storage node vertical transistor
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法
JP2009182316A (ja) * 2008-01-29 2009-08-13 Unisantis Electronics Japan Ltd 半導体装置
WO2009102059A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5864779U (ja) 1981-10-26 1983-05-02 日産ディーゼル工業株式会社 自動車の非常時用ドア開放装置
JPS6070757A (ja) 1983-09-28 1985-04-22 Hitachi Ltd 半導体集積回路
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
JPS6245058A (ja) 1985-08-22 1987-02-27 Nec Corp 半導体装置およびその製造方法
JPS62190751A (ja) 1986-02-17 1987-08-20 Nec Corp 半導体装置
JPS6337633A (ja) 1986-07-31 1988-02-18 Nec Corp 半導体集積回路装置
JPH0722182B2 (ja) 1986-12-23 1995-03-08 松下電子工業株式会社 相補形半導体装置
JPS6489560A (en) 1987-09-30 1989-04-04 Sony Corp Semiconductor memory
JPH01175775A (ja) 1987-12-29 1989-07-12 Sharp Corp 光駆動ｍｏｓ型半導体装置
JPH0266969A (ja) 1988-08-31 1990-03-07 Nec Corp 半導体集積回路装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US5258635A (en) 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JPH0289368A (ja) 1988-09-27 1990-03-29 Sony Corp 固体撮像装置
JP2804539B2 (ja) 1989-09-28 1998-09-30 沖電気工業株式会社 半導体装置およびその製造方法
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JPH03187272A (ja) 1989-12-15 1991-08-15 Mitsubishi Electric Corp Ｍｏｓ型電界効果トランジスタ及びその製造方法
JPH03225873A (ja) 1990-01-30 1991-10-04 Mitsubishi Electric Corp 半導体装置
JPH04234166A (ja) 1990-12-28 1992-08-21 Texas Instr Japan Ltd 半導体集積回路装置
EP0510604A3 (en) 1991-04-23 2001-05-09 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5308782A (en) 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
JP3325072B2 (ja) 1992-03-02 2002-09-17 モトローラ・インコーポレイテッド 半導体メモリ装置
JPH05276442A (ja) 1992-03-30 1993-10-22 Hamamatsu Photonics Kk 残像積分固体撮像デバイス
JP2748072B2 (ja) 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
WO1994014198A1 (en) 1992-12-11 1994-06-23 Intel Corporation A mos transistor having a composite gate electrode and method of fabrication
JPH06237003A (ja) 1993-02-10 1994-08-23 Hitachi Ltd 半導体記憶装置およびその製造方法
JPH06268173A (ja) 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JPH0878533A (ja) 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JP2797984B2 (ja) 1994-10-27 1998-09-17 日本電気株式会社 固体撮像素子およびその製造方法
JP3318814B2 (ja) 1995-03-15 2002-08-26 ソニー株式会社 固体撮像装置及びその駆動方法
JPH098290A (ja) 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3957774B2 (ja) 1995-06-23 2007-08-15 株式会社東芝 半導体装置
US5767549A (en) 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
JPH1079482A (ja) 1996-08-09 1998-03-24 Rai Hai 超高密度集積回路
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3036588B2 (ja) 1997-02-03 2000-04-24 日本電気株式会社 半導体記憶装置
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JPH1187649A (ja) 1997-09-04 1999-03-30 Hitachi Ltd 半導体記憶装置
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
JP3467416B2 (ja) 1998-04-20 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2000039628A (ja) 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP3718058B2 (ja) 1998-06-17 2005-11-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4078721B2 (ja) 1998-08-24 2008-04-23 ソニー株式会社 半導体装置とその製造方法
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
JP2000243085A (ja) 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP3621844B2 (ja) 1999-02-24 2005-02-16 シャープ株式会社 増幅型固体撮像装置
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
EP1063697B1 (en) 1999-06-18 2003-03-12 Lucent Technologies Inc. A process for fabricating a CMOS integrated circuit having vertical transistors
US6392271B1 (en) 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
DE19945136A1 (de) 1999-09-21 2001-04-12 Infineon Technologies Ag Vertikale Pixelzellen
JP2001237421A (ja) 2000-02-24 2001-08-31 Toshiba Corp 半導体装置、ｓｒａｍおよびその製造方法
US6882012B2 (en) 2000-02-28 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
JP2002231951A (ja) 2001-01-29 2002-08-16 Sony Corp 半導体装置およびその製造方法
US6624459B1 (en) 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
JP3713418B2 (ja) 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP2001352047A (ja) 2000-06-05 2001-12-21 Oki Micro Design Co Ltd 半導体集積回路
JP4021602B2 (ja) 2000-06-16 2007-12-12 株式会社東芝 半導体記憶装置
JP2002033399A (ja) 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP4064607B2 (ja) 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
US6406962B1 (en) 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
JP3908911B2 (ja) 2001-02-16 2007-04-25 シャープ株式会社 イメージセンサの製造方法
JP3899236B2 (ja) 2001-02-16 2007-03-28 シャープ株式会社 イメージセンサの製造方法
FR2823009B1 (fr) 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US6927433B2 (en) 2001-06-28 2005-08-09 Isetec, Inc Active pixel image sensor with two transistor pixel, in-pixel non-uniformity correction, and bootstrapped reset lines
JP2003068883A (ja) 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶装置
US6461900B1 (en) 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
JP2003142684A (ja) 2001-11-02 2003-05-16 Toshiba Corp 半導体素子及び半導体装置
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US6658259B2 (en) 2002-03-07 2003-12-02 Interwave Communications International, Ltd. Wireless network having a virtual HLR and method of operating the same
JP2004096065A (ja) 2002-07-08 2004-03-25 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2004079694A (ja) 2002-08-14 2004-03-11 Fujitsu Ltd スタンダードセル
JP4639040B2 (ja) 2002-10-10 2011-02-23 パナソニック株式会社 半導体装置の製造方法
JP2004165462A (ja) 2002-11-14 2004-06-10 Sony Corp 固体撮像素子及びその製造方法
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
KR100467027B1 (ko) 2003-01-07 2005-01-24 삼성전자주식회사 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법
JP2004259733A (ja) 2003-02-24 2004-09-16 Seiko Epson Corp 固体撮像装置
WO2004084228A1 (en) 2003-03-18 2004-09-30 Kabushiki Kaisha Toshiba Phase change memory device
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
JP2004319808A (ja) 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
US6943407B2 (en) 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
JP4651920B2 (ja) 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2005036651A1 (ja) 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
JP4758061B2 (ja) 2003-10-16 2011-08-24 パナソニック株式会社 固体撮像装置およびその製造方法
JP4416474B2 (ja) 2003-10-28 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
KR100532564B1 (ko) 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
JP4218894B2 (ja) 2004-07-08 2009-02-04 シャープ株式会社 固体撮像装置およびその製造方法
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7442970B2 (en) 2004-08-30 2008-10-28 Micron Technology, Inc. Active photosensitive structure with buried depletion layer
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7271052B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US8110869B2 (en) 2005-02-11 2012-02-07 Alpha & Omega Semiconductor, Ltd Planar SRFET using no additional masks and layout method
JP5017795B2 (ja) 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US20060261406A1 (en) 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
FR2891664B1 (fr) 2005-09-30 2007-12-21 Commissariat Energie Atomique Transistor mos vertical et procede de fabrication
KR100800469B1 (ko) 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
US7977736B2 (en) 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors
JP2008028240A (ja) 2006-07-24 2008-02-07 Toshiba Corp 固体撮像装置
JP2008053388A (ja) 2006-08-23 2008-03-06 Toshiba Corp 半導体装置及びその製造方法
US8685909B2 (en) * 2006-09-21 2014-04-01 Advanced Technology Materials, Inc. Antioxidants for post-CMP cleaning formulations
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
JP5114968B2 (ja) 2007-02-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008227026A (ja) 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP2009037115A (ja) 2007-08-03 2009-02-19 Sony Corp 半導体装置およびその製造方法、並びに表示装置
KR101109088B1 (ko) 2007-09-12 2012-01-31 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 고체촬상소자
US8330089B2 (en) 2007-09-12 2012-12-11 Unisantis Electronics Singapore Pte Ltd. Solid-state imaging device
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
JP2009088134A (ja) 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP4900195B2 (ja) 2007-10-26 2012-03-21 大日本印刷株式会社 オーサリング装置、方法およびコンピュータプログラム
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
JP5204121B2 (ja) 2007-10-29 2013-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体構造及び当該半導体構造の製造方法
JP2009117518A (ja) 2007-11-05 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
US7935598B2 (en) 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
US7956434B2 (en) 2007-12-27 2011-06-07 Dongbu Hitek Co., Ltd. Image sensor and method for manufacturing the same
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8154086B2 (en) 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
US8212298B2 (en) 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2009095999A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
WO2009096002A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
WO2009096001A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
US8158468B2 (en) * 2008-02-15 2012-04-17 Unisantis Electronics Singapore Pte Ltd. Production method for surrounding gate transistor semiconductor device
US8097907B2 (en) 2008-05-02 2012-01-17 Unisantis Electronics Singapore Pte Ltd. Solid-state imaging device
WO2009133623A1 (ja) 2008-05-02 2009-11-05 日本ユニサンティスエレクトロニクス株式会社 固体撮像素子
KR100971412B1 (ko) 2008-05-21 2010-07-21 주식회사 하이닉스반도체 반도체 장치의 수직 채널 트랜지스터 형성 방법
JP2010034191A (ja) 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置とその製造方法
TWI368315B (en) 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
JP2010171055A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体装置およびその製造方法
US8338292B2 (en) 2009-02-18 2012-12-25 International Business Machines Corporation Body contacts for FET in SOI SRAM array
TWI388059B (zh) 2009-05-01 2013-03-01 Niko Semiconductor Co Ltd The structure of gold-oxygen semiconductor and its manufacturing method
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
JP4987926B2 (ja) 2009-09-16 2012-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP2011071235A (ja) 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
KR101116354B1 (ko) 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5031809B2 (ja) * 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8067800B2 (en) 2009-12-28 2011-11-29 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf step oxide and the method to make the same
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP5054182B2 (ja) 2010-03-12 2012-10-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
JP2011216657A (ja) * 2010-03-31 2011-10-27 Unisantis Electronics Japan Ltd 半導体装置
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8378400B2 (en) 2010-10-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5707885A (en) * 1995-05-26 1998-01-13 Samsung Electronics Co., Ltd. Method for manufacturing a vertical transistor having a storage node vertical transistor
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法
JP2009182316A (ja) * 2008-01-29 2009-08-13 Unisantis Electronics Japan Ltd 半導体装置
WO2009102059A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009079B (zh) * 2013-02-21 2017-04-05 台湾积体电路制造股份有限公司 垂直隧穿场效应晶体管单元
CN105280702A (zh) * 2014-07-18 2016-01-27 台湾积体电路制造股份有限公司 半导体器件以及形成垂直结构的方法
US9954069B2 (en) 2014-07-18 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
CN105280702B (zh) * 2014-07-18 2020-06-05 台湾积体电路制造股份有限公司 半导体器件以及形成垂直结构的方法
US10672769B2 (en) 2014-08-15 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a transistor having a drain pad with capping and silicide layers
CN105990431A (zh) * 2014-08-15 2016-10-05 台湾积体电路制造股份有限公司 晶体管、集成电路及其制造方法
CN105990431B (zh) * 2014-08-15 2019-04-12 台湾积体电路制造股份有限公司 晶体管、集成电路及其制造方法
US10818780B2 (en) 2015-03-13 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
US10461179B2 (en) 2015-03-13 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
CN105977255B (zh) * 2015-03-13 2019-04-26 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
CN105977255A (zh) * 2015-03-13 2016-09-28 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
US11302804B2 (en) 2015-03-13 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
CN109768087A (zh) * 2018-12-20 2019-05-17 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN109768087B (zh) * 2018-12-20 2021-04-27 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN110120424A (zh) * 2019-05-08 2019-08-13 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN110120424B (zh) * 2019-05-08 2022-03-22 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备

Also Published As

Publication number Publication date
SG177062A1 (en) 2012-01-30
US20160308013A1 (en) 2016-10-20
KR20110136696A (ko) 2011-12-21
US20110303973A1 (en) 2011-12-15
TW201145516A (en) 2011-12-16
JP5087655B2 (ja) 2012-12-05
US20150357428A1 (en) 2015-12-10
US9153697B2 (en) 2015-10-06
JP2012004244A (ja) 2012-01-05
CN102290441B (zh) 2014-01-01
KR101253419B1 (ko) 2013-04-11

Similar Documents

Publication Publication Date Title
CN102290441B (zh) 半导体器件及其制造方法
CN102280479B (zh) 半导体器件及其制造方法
JP5091397B2 (ja) 半導体装置
US7345341B2 (en) High voltage semiconductor devices and methods for fabricating the same
KR100402671B1 (ko) 반도체 장치 및 그 제조 방법
TWI446457B (zh) 橫向擴散金氧半電晶體及其製造方法
US10879389B2 (en) Semiconductor device capable of high-voltage operation
JP2011061181A (ja) 半導体装置及びその製造方法
JP4546371B2 (ja) 半導体装置およびその製造方法
JP2011071431A (ja) 半導体装置及びその製造方法
JP2004014875A (ja) 半導体装置及びその製造方法
JP2009245998A (ja) 半導体装置及びその製造方法
US10056483B2 (en) Method for producing a semiconductor device including semiconductor pillar and fin
JP2008085205A (ja) 半導体装置及びその製造方法
JP2019121632A (ja) 半導体装置の製造方法
KR20060013110A (ko) 반도체소자의 제조방법
JP5676111B2 (ja) 半導体装置及びその製造方法
KR100724574B1 (ko) 식각저지막을 갖는 반도체 소자 및 그의 제조방법
JP5002920B2 (ja) 半導体装置の製造方法
JP2006210636A (ja) 半導体装置及びその製造方法
JP5833214B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5646116B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP2008193013A (ja) 半導体装置及びその製造方法
JP2008182022A (ja) 半導体装置及びその製造方法
JP6159777B2 (ja) 半導体装置の製造方法、及び、半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD.

Free format text: FORMER OWNER: UNISANTIS ELECTRONICS JAPAN LIMITED

Effective date: 20111125

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20111125

Address after: Peninsular Plaza, Singapore

Applicant after: Unisantis Electronics Singapore Pte. Ltd.

Address before: Tokyo, Japan, Japan

Applicant before: Unisantis Electronics JP Ltd.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant