TWI480976B - 在多層晶圓中之溝渠結構 - Google Patents
在多層晶圓中之溝渠結構 Download PDFInfo
- Publication number
- TWI480976B TWI480976B TW100114173A TW100114173A TWI480976B TW I480976 B TWI480976 B TW I480976B TW 100114173 A TW100114173 A TW 100114173A TW 100114173 A TW100114173 A TW 100114173A TW I480976 B TWI480976 B TW I480976B
- Authority
- TW
- Taiwan
- Prior art keywords
- trench
- layer
- substrate
- oxide layer
- wafer
- Prior art date
Links
- 238000000034 method Methods 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 39
- 238000000137 annealing Methods 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 24
- 229910052732 germanium Inorganic materials 0.000 claims description 21
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 21
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 239000012300 argon atmosphere Substances 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 238000005406 washing Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 36
- 230000000694 effects Effects 0.000 description 11
- 241000293849 Cordylanthus Species 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910000420 cerium oxide Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- NQKXFODBPINZFK-UHFFFAOYSA-N dioxotantalum Chemical compound O=[Ta]=O NQKXFODBPINZFK-UHFFFAOYSA-N 0.000 description 1
- -1 for example Substances 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical group [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000005470 impregnation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
本發明係關於製造多層晶圓，尤其製造特別針對製造互補金屬氧化物半導體(CMOS)裝置而設計之超薄埋藏氧化物(UTBOX)晶圓。更特定言之，本發明係關於意欲用於個別金屬氧化物半導體場效電晶體(MOSFET)之電絕緣之淺溝渠隔離(STI)模組之製造。
薄埋藏氧化物層或超薄埋藏氧化物層(UTBOX)上之矽之有利特徵在於臨限電壓之小變動及因此對當前及未來CMOS技術之增長興趣之小變動。特定言之，全空乏CMOS技術允許低壓及低功率電路在高速下操作。進一步言之，全空乏絕緣體上覆矽(SOI)裝置被認為係允許減小短通道效應(SCE)之最有希望的候選者。
絕緣體上覆矽(SOI)晶圓及(特定言之)UTBOX晶圓形成高效能MOSFET及CMOS技術之基礎。主要藉由形成於該絕緣體上方之作用矽層(即，埋藏氧化物(BOX)層)之厚度促進該SCE之控制。為減小源極與汲極之間的耦合效應，且進一步言之，關於用於未來技術之薄膜裝置之可量測性，強制提供極薄BOX層。該臨限電壓之控制亦取決於該等BOX層之薄度。在BOX層下方適當植入基板允許藉由回授偏壓精確地調整臨限電壓。
舉例而言，在SOI裝置(特別係CMOS裝置)之製造中，通常必須形成溝渠，以使個別MOSFET彼此電隔離。該等所形成之溝渠可被清洗、稍微氧化並隨後用一氧化物襯裏及該襯裏上方之一些絕緣體材料填充，藉此形成淺溝渠隔離(STI)結構。然而，在此等溝渠結構(例如，STI)之製造中，產生呈所謂的鳥嘴效應之形式之一問題。在該等SOI晶圓中之溝渠之形成之背景下之鳥嘴效應之特徵在於，接近於一溝渠之邊緣之區域中之BOX層之厚度之增加。形成鳥嘴效應背後之原因之一者可能與(例如)在通常包括氫氟酸浸漬之一清洗處理期間之該BOX層之一些底部蝕刻有關。在藉由氧化物接合製造該SOI晶圓之情況中(其中，舉例而言，一薄矽層被一氧化物層(例如，一SiO2
層)覆蓋並轉移至亦藉由相同類型之一氧化物層覆蓋之一基板)，另一原因可參見於該BOX層內之一並非完全封閉之接合介面之側向氧化中。
因此，需要一種用於形成溝渠及對應的絕緣體結構之緩和鳥嘴效應之改良方法。
本發明解決該上述提及之需要並因此提供一種用於在包括一基板、該基板上之一氧化物層及該氧化物層上之一半導體層之一多層晶圓中製造一溝渠之方法，該方法包括以下步驟：形成通過該半導體層及該氧化物層(BOX層)並延伸進入該基板中之一溝渠；及執行該所形成溝渠之一退火處理，使得在該溝渠之內表面處該半導體層之一些材料至少在曝露於該溝渠之該內表面處之該氧化物層之部分之一部分上方流動。
特定言之，該基板可為一矽基板，該氧化物層可為二氧化矽層(SiO2
)，且該半導體層係一矽層(例如，一單晶矽層)。
藉由熱退火之步驟可有效地減小基於該所形成溝渠之隨後製造步驟期間之鳥嘴效應。溢出曝露於溝渠中之氧化物之半導體材料防止在隨後清洗程序中底部蝕刻該半導體層並防止在(例如)該溝渠之內表面上形成一氧化物襯裏時非所期地側向氧化先前所曝露之氧化物層。
根據一實施例，在退火處理之後執行該溝渠之一清洗處理。該清洗處理可包括用氫氟酸溶液清洗，特定言之，浸漬在氫氟酸溶液中。該氫氟酸溶液並未導致底部蝕刻該半導體，此係歸因於藉由由於該熱退火而在該所曝露之氧化物表面上流動之該半導體層之材料所形成之保護塗層。
在該熱退火及清洗處理之後，可執行該溝渠中之一氧化物襯裏之一形成。該氧化物襯裏可藉由熱氧化包含該溝渠之晶圓而形成。該所形成之氧化物之厚度應足以消耗溢出的半導體材料並藉此防止頂部Si層與該BOX層下方之矽基板之間的電短路/連接。該方法可進一步包括在該退火之後及形成該氧化物襯裏之後用一絕緣體材料填充該溝渠。
舉例而言，在至少1100℃，特定言之，至少1150℃，且更特定言之，至少1200℃之一溫度下執行退火處理。進一步言之，可在氫氣及/或氬氣氛圍中執行退火處理。可執行熱退火處理一相當短的時間週期，舉例而言，最多4分鐘，特定言之，最多3分鐘，且更特定言之，最多2分鐘。
在針對發明性方法之上述實例中，BOX層可具有在自5奈米至20奈米之範圍中之一厚度，且一UTBOX晶圓中之頂部半導體層可具有在自10奈米至50奈米之範圍中之一厚度。因此，可在包括意欲用作一半導體裝置(例如，一SOI CMOS裝置)之一作用層之一極薄BOX層及一薄矽層之一UTBOX晶圓中形成一溝渠。由於鳥嘴效應對於薄BOX層特別成問題，故應注意，藉由熱退火程序之發明性提供，甚至對於一些2奈米至20奈米之薄BOX層而言，可有效地抑制鳥嘴效應。
進一步言之，可藉由以下步驟提供該等以上實例中之多層晶圓：於基板上方形成一第一氧化物層；於另一基板上方形成一第二氧化物層；及在一晶圓轉移程序內將該第一氧化物層與該第二氧化物層接合，藉此形成夾置在該基板與該半導體層之間的該氧化物層(BOX層)並移除該另一基板。
注意在以此方式提供該多層之情況中，從一介面之完全封閉的意義上而言，本發明之熱退火步驟有利地導致該第一氧化物層與該第二氧化物層(形成晶圓之BOX層)之接合介面之凝固，藉此導致一均質BOX層。歸因於該BOX層之因此而達成之均質性，可明顯抑制當藉由熱氧化在溝渠之內表面處形成一氧化物襯裏時由側向氧化導致之鳥嘴效應。
本發明亦提供一種用於製造一半導體裝置之方法，該方法包括以下步驟：在根據該等上述實例之一者之多層晶圓中製造溝渠(結構)；在該多層晶圓上方及部分在該多層晶圓中形成一MOSFET；及在該多層晶圓上方及/或該多層晶圓中形成另一裝置，使得該另一裝置係藉由該溝渠(結構)而與該MOSFET隔開。
特定言之，在此方法中，該基板可經摻雜以用作背閘極基板，且該另一裝置可包括意欲用於背閘極偏壓之一背閘極端子。
此外，本發明亦提供一種用於製造一溝渠電容器之方法，該方法包括以下步驟：在根據該等上述實例之一者之多層晶圓中製造溝渠結構；在退火處理之後，於該溝渠之內表面上形成一節點介電質；及在形成該節點介電質之後，在該溝渠中填充一導電材料。
由填充進入該溝渠中之該導電材料形成一電極，且由該(摻雜多晶矽)基板形成另一電極。
將參考圖式描述本發明之額外特徵及優點。在描述中，參考打算圖解說明本發明之較佳實施例之隨附圖式。應瞭解此等實施例並不表示本發明之全範疇。
在下文中，描述形成一多層晶圓中之一溝渠結構之發明性方法之一實例。提供如圖1a所示之一晶圓。該多層晶圓包括一基板1、一第一層2及一第二層3。根據當前實例，該多層晶圓係一SOI晶圓，即，該基板1係一矽基板1，該第一層2係一氧化物層(一BOX層)，且該第二層3係一矽層3。圖1a中展示之該多層晶圓可藉由此項技術中熟知之某晶圓轉移技術獲得。舉例而言，一矽層3可生長在一供體基板上，且隨後在該矽層3上形成(二氧化矽)氧化矽層。另一方面，在該基板1上形成(二氧化矽)氧化矽層。在該晶圓轉移程序期間，形成於該矽層3上之該氧化物層及形成於該基板1上之該氧化物層係彼此接合，且移除該供體基板，從而使晶圓包括該基板1、該氧化物層2及該矽層3。
在圖1a展示之該晶圓中，形成通過該矽層3及該氧化物層2並延伸進入該基板1中之一溝渠4，如圖1b所示。藉由在該矽層3之頂部形成一遮罩層(例如，一氮化物遮罩層)及在該遮罩層(未展示)之頂部形成一光阻可促進該溝渠之形成。在圖案化之後，可蝕刻該溝渠4並移除該遮罩層及該光阻兩者。
在該多層晶圓中形成該溝渠4之後，執行一快速熱退火程序100(參見圖1c)。為此，該晶圓(該溝渠)經受一退火氛圍，舉例而言，在至少1100℃，例如，1150℃，特定言之，1200℃或1250℃或更高之一溫度下建立氫氣及/或氬氣，並持續最多4分鐘，例如，最多2分鐘或3分鐘。該快速熱退火程序100結果係該矽層3之一些矽在該溝渠4之內部表面流動，使得流動矽至少部分覆蓋曝露於該溝渠4之內表面處之該氧化物層2之部分。藉此，在隨後的製造程序期間抑制該鳥嘴效應。
接著，如圖1d所示，藉由氫氟酸溶液清洗該溝渠4(200)。舉例而言，10%至20%氫氟酸溶液可用於浸漬清洗該晶圓及該溝渠4。藉由先前執行之退火程序100有效地防止該矽層3之底部蝕刻。在該清洗程序200之後，於該溝渠4之該等內表面上形成一氧化物襯裏5(參見圖1e)。可藉由(例如)在一氧氣氛圍(特定言之，包括O2
/H2
或O2
/H2
/HCl或O2
/HCl)中及/或在800℃至1000℃之一溫度下熱氧化形成該氧化物襯裏5。
再者，藉由該先前執行之退火處理100抑制否則可能由可由該上述晶圓轉移引起之該氧化物層2內之一並未完全封閉之氧化物-氧化物介面之側向氧化導致之鳥嘴效應。
根據所展示之實例，用某絕緣體材料6(例如，某氮化物或氧化物材料)填充該溝渠以完成STI之形成(參見圖1f)。舉例而言，藉由此種STI，不同個別MOSFET可彼此隔開。該等所隔開之MOSFET可具有不同的導電類型，且可係一CMOS裝置之部分。
形成圖1c及圖1d中展示之該溝渠結構之上述方式亦可用於形成一溝渠電容器，且特定言之，用於形成包括此一溝渠電容器之一記憶體單元(例如，SOI上之一動態隨機存取記憶體(DRAM)單元)。為此目的，舉例而言，於圖1c或圖1d中展示之該溝渠4之該等內表面上形成氮化矽或二氧化矽之一節點介電質，且隨後用一導電材料(例如，如銅、鎳等等之一金屬或n+
摻雜多晶矽)填充該溝渠4。此一溝渠電容器可連接至亦形成於該多層晶圓上並部分形成於該多層晶圓中之一存取電晶體。
在圖2中，圖解說明製造一溝渠結構及特別係STI之發明性方法之另一應用。在所展示之實例中，UTBOX裝置上之矽係展示為包括一MOSFET 10，該MOSFET 10包括一閘極電極7及側壁間隔件8。在作用矽層3中，於該閘極電極7下方形成一通道區域9。鄰近於該矽層3中之該通道區域形成源極/汲極區域。一極薄BOX層2位於該矽層3下方，且形成於一多晶矽基板1上。該MOSFET 10之該作用區域下方之該基板1係經適當地摻雜以用作一背閘極基板。進一步言之，該所展示之裝置包括位於STI 6之間的一背閘極端子11。另一STI 6將該所展示之作用區域限制於右手側上。應注意可鄰近於該等側壁間隔件8形成矽化物區域，且應注意該閘極電極係至少部分被矽化可能係較佳的。
在圖2所展示之實例中，特別有利的是提供根據本發明製造之STI，即，由包含參考圖1c描述之該熱退火，藉此避免否則將導致UTBOX(CMOS)裝置上之該所完成之矽之效能顯著惡化之鳥嘴效應之程序步驟形成之STI。
所有先前論述之實施例非旨在限制但用作圖解說明本發明之特徵及優點之實例。應瞭解該等上述特徵之一些或所有亦可以不同方式組合。
1．．．基板
2．．．氧化物層/第一層
3．．．矽層/第二層
4．．．溝渠
5．．．氧化物襯裏
6．．．淺溝渠隔離(STI)/絕緣體材料
7．．．閘極電極
8．．．側壁間隔件
9．．．通道區域
10．．．金屬氧化物半導體場效電晶體(MOSFET)
11．．．背閘極端子
100．．．退火處理
200．．．清洗處理
圖1a及圖1f圖解說明一種用於根據本發明在一SOI晶圓中製造STI之方法之一實例；及
圖2圖解說明根據本發明之一實例之超薄BOX裝置上之矽之一部分。
1．．．基板
2．．．氧化物層/第一層
3．．．矽層/第二層
6．．．淺溝渠隔離(STI)/絕緣體材料
7．．．閘極電極
8．．．側壁間隔件
9．．．通道區域
10．．．金屬氧化物半導體場效電晶體(MOSFET)
11．．．背閘極端子
Claims (14)
- 一種用於在包括一基板、該基板上之一氧化物層及該氧化物層上之一半導體層之一多層晶圓中製造一溝渠結構之方法，該方法包括以下步驟：形成通過該半導體層及該氧化物層並延伸進入該基板中之一溝渠；及執行該所形成溝渠之一退火處理，使得在該溝渠之內表面處該半導體層之一些材料至少在該氧化物層曝露於該溝渠之該內表面處之部分之一部分上方流動。
- 如請求項1之方法，其進一步包括在該退火處理之後執行該溝渠之一清洗處理。
- 如請求項2之方法，其中該清洗處理包括用氫氟酸溶液清洗，特定言之，浸漬在氫氟酸溶液中。
- 2或3之方法，其中該退火處理係在至少1100℃，特定言之，至少1150℃，且更特定言之，至少1200℃之一溫度下執行。
- 如請求項4之方法，其中該退火處理係在氫氣及/或氬氣氛圍中執行。
- 如請求項4之方法，其中該退火處理係執行最多4分鐘，特定言之，最多3分鐘，且更特定言之，最多2分鐘。
- 2或3之方法，其中該基板包括矽(特定言之，多晶矽)或由矽(特定言之，多晶矽)組成，及/或該氧化物層包括SiO2 及/或該半導體層包括矽(特定言之，單晶矽)或由矽(特定言之，單晶矽)組成。
- 2或3之方法，其中該氧化物層具有在自5奈米至20奈米之範圍中之一厚度及/或該半導體層具有在自10奈米至50奈米之範圍中之一厚度。
- 2或3之方法，其進一步包括藉由以下步驟提供該多層晶圓：於該基板上方形成一第一氧化物層；於另一基板上方形成一第二氧化物層；在一晶圓轉移程序內將該第一氧化物層與該第二氧化物層接合並移除該另一基板。
- 2或3之方法，其進一步包括在該退火處理之後，特定言之，藉由熱氧化在該溝渠中形成一氧化物襯裏。
- 2或3之方法，其進一步包括在該退火處理之後，用一絕緣體材料填充該溝渠。
- 一種用於製造一半導體裝置之方法，該方法包括以下步驟：如前述請求項中任一項在多層晶圓中製造溝渠結構；在該多層晶圓上方及部分在該多層晶圓中形成一MOSFET；及在該多層晶圓上方及/或該多層晶圓中形成另一裝置，使得該另一裝置係藉由該溝渠結構而與該MOSFET隔開。
- 如請求項12之方法，其中該基板係經摻雜以用作一背閘極基板，且該另一裝置包括一背閘極端子。
- 一種用於製造一溝渠電容器之方法，該方法包括以下步驟：如前述請求項中任一項在多層晶圓中製造溝渠結構；在退火處理之後，於該溝渠之內表面上形成一節點介電質；及在形成該節點介電質之後，在該溝渠中填充一導電材料。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP10290274 | 2010-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201203453A TW201203453A (en) | 2012-01-16 |
| TWI480976B true TWI480976B (zh) | 2015-04-11 |
Family
ID=42727527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100114173A TWI480976B (zh) | 2010-05-25 | 2011-04-22 | 在多層晶圓中之溝渠結構 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8309426B2 (zh) |
| EP (1) | EP2390907B1 (zh) |
| JP (1) | JP2011249804A (zh) |
| KR (1) | KR20110129337A (zh) |
| CN (1) | CN102263054A (zh) |
| TW (1) | TWI480976B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2390907B1 (en) | 2010-05-25 | 2012-11-14 | Soitec | Trench structure in multilayer wafer |
| FR2968121B1 (fr) | 2010-11-30 | 2012-12-21 | Soitec Silicon On Insulator | Procede de transfert d'une couche a haute temperature |
| TWI447859B (zh) * | 2012-03-12 | 2014-08-01 | Inotera Memories Inc | 動態隨機存取記憶體的淺溝槽隔絕結構及其製造方法 |
| FR2990057A1 (fr) | 2012-04-26 | 2013-11-01 | St Microelectronics Crolles 2 | Procede de formation de tranchees peu profondes |
| US9059243B2 (en) * | 2012-06-25 | 2015-06-16 | International Business Machines Corporation | Shallow trench isolation structures |
| US9000555B2 (en) * | 2012-08-21 | 2015-04-07 | Stmicroelectronics, Inc. | Electronic device including shallow trench isolation (STI) regions with bottom nitride liner and upper oxide liner and related methods |
| FR2995137B1 (fr) * | 2012-09-05 | 2015-12-11 | Commissariat Energie Atomique | Dispositif microelectronique a tranchees d'isolation debordant sous une zone active |
| US20150097244A1 (en) * | 2013-10-08 | 2015-04-09 | Stmicroelectronics, Inc. | Semiconductor device with a buried oxide stack for dual channel regions and associated methods |
| JP2016143820A (ja) * | 2015-02-04 | 2016-08-08 | 信越半導体株式会社 | 貼り合わせ半導体ウェーハ及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486038B1 (en) * | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
| US6524929B1 (en) * | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| US20080157260A1 (en) * | 2007-01-02 | 2008-07-03 | David Michael Fried | High-z structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| WO1996002070A2 (en) | 1994-07-12 | 1996-01-25 | National Semiconductor Corporation | Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit |
| US5702976A (en) | 1995-10-24 | 1997-12-30 | Micron Technology, Inc. | Shallow trench isolation using low dielectric constant insulator |
| US6602759B2 (en) | 2000-12-07 | 2003-08-05 | International Business Machines Corporation | Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon |
| KR100512167B1 (ko) * | 2001-03-12 | 2005-09-02 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 |
| JP2003007856A (ja) * | 2001-06-26 | 2003-01-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6734082B2 (en) | 2002-08-06 | 2004-05-11 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape |
| US7271463B2 (en) * | 2004-12-10 | 2007-09-18 | Micron Technology, Inc. | Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base |
| GB0507157D0 (en) | 2005-04-08 | 2005-05-18 | Ami Semiconductor Belgium Bvba | Double trench for isolation of semiconductor devices |
| DE102006029701B4 (de) * | 2006-06-28 | 2017-06-01 | Infineon Technologies Ag | Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils |
| US7888723B2 (en) * | 2008-01-18 | 2011-02-15 | International Business Machines Corporation | Deep trench capacitor in a SOI substrate having a laterally protruding buried strap |
| EP2390907B1 (en) | 2010-05-25 | 2012-11-14 | Soitec | Trench structure in multilayer wafer |
-
2011
- 2011-04-19 EP EP11003289A patent/EP2390907B1/en active Active
- 2011-04-20 KR KR1020110036795A patent/KR20110129337A/ko not_active Application Discontinuation
- 2011-04-22 TW TW100114173A patent/TWI480976B/zh active
- 2011-04-25 US US13/093,615 patent/US8309426B2/en active Active
- 2011-05-06 CN CN2011101171884A patent/CN102263054A/zh active Pending
- 2011-05-23 JP JP2011115133A patent/JP2011249804A/ja not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524929B1 (en) * | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| US6486038B1 (en) * | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
| US20080157260A1 (en) * | 2007-01-02 | 2008-07-03 | David Michael Fried | High-z structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110129337A (ko) | 2011-12-01 |
| TW201203453A (en) | 2012-01-16 |
| US20110294277A1 (en) | 2011-12-01 |
| CN102263054A (zh) | 2011-11-30 |
| EP2390907B1 (en) | 2012-11-14 |
| US8309426B2 (en) | 2012-11-13 |
| JP2011249804A (ja) | 2011-12-08 |
| EP2390907A1 (en) | 2011-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI480976B (zh) | 在多層晶圓中之溝渠結構 | |
| TWI339406B (en) | Locally thinned fins | |
| US7525121B2 (en) | Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same | |
| US9059243B2 (en) | Shallow trench isolation structures | |
| CN104701150B (zh) | 晶体管的形成方法 | |
| JP2007103490A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2001144175A (ja) | 半導体装置及びその製造方法 | |
| JP2002368225A (ja) | 半導体装置及びその製造方法 | |
| JP3358544B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP2011216897A (ja) | 半導体装置 | |
| JP4079830B2 (ja) | 半導体装置の製造方法 | |
| JP2006332404A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100924195B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2008072142A (ja) | 半導体装置の製造方法 | |
| KR100510772B1 (ko) | 반도체용 실리콘 온 인슐레이터 기판의 형성 방법 | |
| WO2004064164A1 (ja) | 半導体装置及びその製造方法 | |
| JP2002343977A (ja) | 電界効果型トランジスタ | |
| JP2000200827A (ja) | 半導体装置およびその製造方法 | |
| JP4982919B2 (ja) | 半導体装置の製造方法 | |
| JP2009176856A (ja) | 半導体装置の製造方法 | |
| JP2012044220A (ja) | 半導体装置 | |
| KR20090124571A (ko) | 반도체 소자의 제조 방법 | |
| JP2002237601A (ja) | 半導体装置およびその製造方法 | |
| JP2006294778A (ja) | 半導体装置の製造方法 | |
| JP2006344622A (ja) | 半導体装置および半導体装置の製造方法 |