KR20090124571A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 누설전류를 줄일 수 있는 반도체 소자의 제조방법에 관한 것으로,

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 패드 산화막과 질화막을 차례로 형성하는 단계와; 상기 패드 산화막, 질화막 및 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 바닥과 측면에 산화공정을 통해 열산화막을 형성하는 단계와; 상기 트렌치 내부에 이온주입공정을 통해 이온주입층을 형성하는 단계와; 상기 트렌치를 포함한 상기 반도체 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와; 상기 기판 전면에 화학적 기계적 연마를 하는 단계를 포함하는 것을 특징으로 한다.

이온주입, 트렌치

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 누설전류를 줄일 수 있는 반도체 소자의 제조방법에 관한 것이다.

현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.

일반적으로 소자분리기술로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.

그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생 한다. 이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리가 있다.

트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.

그러면, 트렌치를 이용한 종래의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명한다.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 위에 패드 산화막(2)과 질화막(3)을 순차적으로 적층하고, 질화막(3) 상에 소자 분리 영역을 노출시키는 포토레지스트패턴(4)을 형성한다. 포토레지스트패턴(4)을 마스크로 이용하여 패드 산화막(2), 질화막(3) 및 반도체 기판(1)을 선택적으로 식각하여 트렌치(T)를 형성한다.

이후, 도 1b에 도시된 바와 같이, 트렌치(T)의 형성 후 포토레지스트패턴(4)를 제거하고, 세정 공정을 실시한다. 이렇게 형성된 트렌치(T) 내부에 열산화막(5)을 형성한 다음, 열산화막(5)을 포함한 반도체 기판(1) 전면에 갭필용 산화막(6)을 증착하여 트렌치(T)를 완전히 매립한다.

그리고나서, 도 1c에 도시된 바와 같이, 갭필용 산화막(6)이 치밀화 되도록 열처리하며, 질화막(3)을 화학적 기계적 연마(CMP) 공정을 통해 평탄화한 후 습식식각을 통해 제거한다.

이와 같은 과정을 거쳐 트렌치를 형성한 후 트랜지스터 소자들을 형성하는 후속공정을 통해 반도체 소자를 제조하게 된다.

하지만, 종래의 반도체 소자의 제조방법에서 트렌치 소자 분리 방법은 트렌치 내의 사이드 월 측벽의 코너 라운딩으로 인해 전자들이 트랜지스터에 흘러 가기 때문에 IDDS Fail이 발생한다. IDDS Fail은 소오스/드레인 간에 전압을 인가하고 게이트는 오프(off) 시켰을 때 전류가 흐르지 않아야하는데 특정원인으로 인하여 전류가 흐르는 것을 의미한다. 종래에는 이를 해결하기 위하여 트렌치 후 열산화막을 성장시킨 후 특정온도에서 어닐링(Annealing)을 통하여 코너 라운딩 등을 해결하고 있으나 완벽하게 IDDS Fail을 해결하지 못하는 문제점이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 누설전류를 줄일 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 패드 산화막과 질화막을 차례로 형성하는 단계와; 상기 패드 산화막, 질화막 및 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 바닥과 측면에 산화공정을 통해 열산화막을 형성하는 단계와; 상기 트렌치 내부에 이온주입공정을 통해 이온주입층을 형성하는 단계와; 상기 트렌치를 포함한 상기 반도체 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와; 상기 기판 전면에 화학적 기계적 연마를 하는 단계를 포함하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 이온주입공정을 통해 불순물들이 트렌치를 감싸줌으로써 트렌치 계면으로부터 디플레이션 영역이 맞닿는 것을 방지할 수 있으며, 이로 인해 누설전류가 발생하는 것을 줄일 수 있다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 소자분리막 제조방법에 관하여 상세히 설명하기로 한다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10) 위에 패드 산화막(20)과 질화막(30)을 순차적으로 적층하고, 질화막(30) 위에 소자 분리 영역을 노출시키는 제 1 포토레지스트패턴(40)을 형성한다. 이러한 제 1 포토레지스트패턴(40)을 마스크로 이용하여 패드 산화막(20), 질화막(30) 및 반도체 기판(10)을 선택적으로 식각하여 트렌치(T)를 형성한다.

이후, 도 2b에 도시된 바와 같이, 트렌치(T)의 형성 후 제 1 포토레지스트패턴(40)를 제거하고, 세정 공정을 실시한다. 이렇게 형성된 트렌치(T)의 바닥과 측면에 산화공정을 통해 열산화막(50)을 형성한 다음, 트렌치(T)만을 노출시키는 제 2 포토레지스트패턴(42)을 형성한다. 이와 같은 제 2 포토레지스트패턴(42)을 마스크로 이용하여 트렌치(T)에 이온주입공정을 수행하여 트렌치(T) 내부에 이온주입층(44)을 형성한다.

이어서, 도 2c에 도시된 바와 같이, 제 2 포토레지스트패턴(42)을 제거하고, 세정 공정을 실시한다. 이후, 반도체 기판(10) 전체에 갭필용 산화막(60)을 증착하여 트렌치(T)를 완전히 매립한다.

그리고나서, 도 2d에 도시된 바와 같이, 갭필용 산화막(60)이 치밀화 되도록 열처리하며, 질화막(30)을 화학적기계적 연마(CMP) 공정을 통해 평탄화한 후 습식식각으로 제거한다.

이와 같은 과정을 거쳐 트렌치를 형성한 후 트랜지스터 소자들을 형성하는 후속공정을 통해 반도체 소자를 제조하게 된다.

따라서, 디플레이션(depletion) 영역이 트렌치 계면에 접촉을 하면 트렌치 계면에 따라 누설전류가 발생하는데 본원 발명에 따른 반도체 소자의 제조방법은 이온주입공정을 통해 불순물들이 트렌치를 감싸줌으로써 트렌치 계면으로부터 디플레이션 영역이 맞닿는 것을 방지할 수 있으며, 이로 인해 누설전류가 발생하는 것을 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도.

< 도면의 주요부분에 대한 부호 설명 >

10: 반도체 기판 20: 패드 산화막

30: 질화막 40: 제 1 포토레지스트 패턴

42: 제 2 포토레지스트 패턴 44: 이온주입층

50: 열산화막 60: 갭필용 산화막

Claims (5)

1. 반도체 기판 상에 패드 산화막과 질화막을 차례로 형성하는 단계와;

   상기 패드 산화막, 질화막 및 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와;

   상기 트렌치의 바닥과 측면에 산화공정을 통해 열산화막을 형성하는 단계와;

   상기 트렌치 내부에 이온주입공정을 통해 이온주입층을 형성하는 단계와;

   상기 트렌치를 포함한 상기 반도체 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와;

   상기 기판 전면에 화학적 기계적 연마를 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서,

   상기 트렌치 내부에 이온주입공정을 통해 이온주입층을 형성하는 단계는

   상기 트렌치만을 노출시키는 포토레지스트패턴을 형성하는 단계와;

   상기 포토레지스트패턴을 마스크로 이용하여 트렌치에 이온주입공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2항에 있어서,

   상기 포토레지스트패턴을 제거하고, 세정 공정을 실시하는 단계를 추가로 포 함하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1항에 있어서,

   상기 질화막을 화학적기계적 연마(CMP) 공정을 통해 평탄화한 후 습식식각으로 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1항에 있어서,

   상기 이온주입층은 상기 트렌치의 계면을 감싸주는 것을 특징으로 하는 반도체 소자의 제조방법.

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