KR20110129337A - 다층 웨이퍼 내의 트렌치 구조 - Google Patents

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KR20110129337A
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forming
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콘스탄틴 부르델
칼로스 마주레
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소이텍
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Abstract

본 발명은 기판, 상기 기판 상의 산화물층 및 상기 산화물층 상의 반도체층을 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법에 관한 것으로서, 상기 방법은, 상기 반도체층 및 상기 산화물층을 관통하여 상기 기판 내로 연장되는 트렌치를 형성하는 단계; 및 상기 트렌치의 내측 표면에서 상기 반도체층의 일부 재료가 상기 트렌치의 상기 내측 표면으로 노출된 상기 산화물층 부분의 적어도 일부 영역위로 흐르도록, 형성된 상기 트렌치에 대해 어닐 처리를 수행하는 단계;를 포함한다.

Description

다층 웨이퍼 내의 트렌치 구조{Trench structure in multilayer wafer}
본 발명은 다층 웨이퍼들의 제조, 특히 CMOS 디바이스들의 제조를 위해 특별히 설계된 극히 얇은 매립 산화물(ultra thin buried oxide; UTBOX) 웨이퍼들의 제조에 관한 것이다. 더욱 상세하게는, 본 발명은 개개의 MOSFET들의 전기 절연을 위해 의도된 쉘로 트렌치 격리(shallow trench isolation; STI) 모듈의 제조에 관한 것이다.
얇은 매립 산화물층들(oxide layers) 또는 극히 얇은 매립 산화물(UTBOX) 상의 실리콘은 유리하게는 임계-전압(threshold-voltage)의 작은 변동을 특징으로 하며, 그로 인해 현재 및 미래의 CMOS 기술에서 그에 관한 관심이 늘어가고 있다. 특히, 매우 소형화된 CMOS 기술은 고속으로 동작하는 저전압 및 저전력 회로들을 가능하게 한다. 더욱이, 매우 소형화된 SOI 디바이스들은 감소된(reduced) 단채널 효과들(short channel effects; SCE)을 가능하게 하는 가장 유망한 후보들로서 고려된다.
실리콘 온 절연체(silicon on insulator; SOI) 및 특히 UTBOX 웨이퍼들은 고성능 MOSFET 및 CMOS 기술의 기초를 형성한다. SCE의 조절은 주로 절연체 위에 형성된 활성 실리콘층 즉, 매립 산화물(BOX: buried oxide) 층의 두께에 의해 조장된다. 소스와 드레인 사이의 커플링 효과(coupling effect)를 감소시키기 위해, 그리고 미래 기술을 위한 박막 디바이스들의 확장성(scalability)과 관련하여, 매우 얇은 BOX층들의 제공은 필수이다. 임계 전압의 제어는 또한 BOX층들의 얇기(thinness)에 의존한다. BOX층 아래에서 기판에 대한 적절한 주입(implantation)은 백 바이어싱(back biasing)에 의한 임계 전압의 정확한 조절을 허용한다.
SOI 디바이스들, 특히 CMOS 디바이스들의 제조에 있어서, 통상 트렌치들은 예를 들어 개개의 MOSFET들을 서로 전기적으로 분리시키기 위해 형성되어야 한다. 형성된 트렌치들은 세정되고, 약간 산화되고, 이어서 산화물 라이너 및 라이너 위의 약간의 유전체 물질로 충전되고, 그것에 의해 쉘로우 트렌치 격리(STI) 구조들이 형성된다. 그러나, 이와 같은 트렌치 구조들, 예를 들어 STI들의 제조에 있어서, 소위 버즈 비크 효과(Birds's Beak Effect) 형태의 문제가 일어난다. SOI 웨이퍼들에의 트렌치들의 형성 상황에서의 버즈 비크 효과는 트렌치의 에지들에 가까운 영역들에서의 BOX층의 두께 증가를 특징으로 한다. 버즈 비크 효과의 형성 이유들 중 하나는 예를 들어 통상 플루오르화수소 침액(hydrofluoric dipping)을 포함하는 세정 처리 도중 BOX층의 약간의 언더에칭(underetching)과 관련이 있을 수 있다. 다른 이유는 SOI 웨이퍼가 산화물-산화물 접합(oxide-oxide bonding)에 의해 제조될 경우에 BOX층 내의 완전하지 않게 폐쇄된 접합 계면(bonding interface)의 측면 산화(lateral oxidation)에서 찾을 수 있으며, 이때 예를 들어 얇은 실리콘층은, 산화물층 예를 들어 SiO2층에 의해 덮이고, 동일 유형의 산화물층에 의해 또한 덮여진 기판에 전사된다.
따라서, 버즈 비크 효과를 경감시키는 트렌치들의 형성을 위한 개선된 방법 및 대응하는 절연체 구조들에 대한 요구가 있다.
본 발명은 상술한 요구를 해결하며, 따라서 기판, 상기 기판 상의 산화물층 및 상기 산화물층 상의 반도체층을 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법으로서,
상기 반도체층 및 상기 산화물층(BOX층)을 관통하여 상기 기판 내부로 연장되는 트렌치를 형성하는 단계; 및
상기 트렌치의 내측 표면에서 상기 반도체층의 일부 물질이 상기 트렌치의 상기 내측 표면으로 노출된 상기 산화물층 부분의 적어도 일 영역 상에 흐르도록, 형성된 상기 트렌치에 대해 어닐 처리를 수행하는 단계;를 포함하는, 다층 웨이퍼에서의 트렌치 구조 제조 방법을 제공한다.
특히, 기판은 실리콘 기판이고, 산화물층은 실리콘 (이)산화물층(SiO2)일 수 있고 반도체층은 실리콘층, 예를 들어, 단결정 실리콘층이다.
서멀 어닐 단계에 의해, 형성된 상기 트렌치에 기초한 후속하는 제조 단계들 중 도중, 버즈 비크 효과가 효과적으로 감소될 수 있다. 트렌치에 노출된 산화물을 넘쳐 흐르는 반도체 물질은 후속 세정 공정들에서의 반도체층의 언더에칭(underetching), 및 산화물 라이너를 예를 들어 트렌치의 내측 표면들 상에 형성할 때 이전에 노출된 산화물층의 의도하지 않은 측면 산화(lateral oxidation)를 방지한다.
일 실시예에 따르면, 어닐 처리 후 트렌치의 세정 처리가 수행된다. 세정 처리는 플루오르화수소 용액(hydrofluoric solution)에 의한 세정, 특히 플루오르화수소 용액 중의 침액(dipping)을 포함할 수 있다. 노출된 산화물 표면 위로의 서멀 어닐링으로 인해 흐르는 반도체층 물질에 의한 보호 코팅(protecting coating)으로 인해 플루오르화수소 용액에 의한 반도체층의 언더에칭이 생기지 않는다.
서멀 어닐 및 세정 처리 후, 트렌치 내에 산화물 라이너의 형성이 수행될 수 있다. 산화물 라이너는 트렌치를 포함하는 웨이퍼의 열산화(thermal oxidation)에 의해 형성될 수 있다. 형성된 산화물의 두께는 넘쳐 흐르는 반도체 물질을 소비할 수 있을 만큼 충분해야 하고 그럼으로써 BOX층 아래의 실리콘 기판과 Si층 사이의 전기적 단락/접속을 방지한다. 이 방법은 또한 어닐 처리 후 및 산화물 라이너의 형성 후 유전체 물질로 트렌치를 충전하는 것을 포함한다.
어닐 처리는 예를 들어 적어도 1100℃, 특히 적어도 1150℃ 및 더욱 특히 적어도 1200℃의 온도에서 수행된다. 더욱이, 어닐 처리는 수소 및/또는 아르곤 분위기에서 수행될 수 있다. 서멀 어닐 처리는 다소 짧은 시간 기간 동안, 예를 들어 많아야 4분, 특히 많아야 3분 및 특히 많아야 2분 동안 수행될 수 있다.
발명성이 있는 방법에 대한 상기 예들에서, BOX층은 5 내지 20 nm 범위의 두께를 가질 수 있으며 UTBOX 웨이퍼 내의 상부 반도체층은 10 내지 50 nm 범위의 두께를 가질 수 있다. 따라서, 트렌치는 반도체 디바이스, 예를 들어 SOI CMOS 디바이스를 위한 활성층으로서 작용하도록 의도된 얇은 실리콘층 및 매우 얇은 BOX층을 포함하는 UTBOX 웨이퍼에 형성될 수 있다. 버즈 비크 효과는 얇은 BOX층들에서 특히 골치거리이므로, 서멀 어닐 공정의 독창적인 제공에 의해, 약간의 2 내지 20nm의 이와 같은 얇은 BOX층들에 대해서조차, 버즈 비크 효과는 효과적으로 억제될 수 있다는 것이 주목된다.
더욱이, 상기 예들에서의 다층 웨이퍼는,
상기 기판 위에 제 1 산화물층을 형성하고;
다른 기판 위에 제 2 산화물층을 형성하고;
웨이퍼 전사 공정에서 상기 제 1 및 제 2 산화물층들을 접합하고(그럼으로써 기판과 반도체층에 의해 샌드위치된 산화물층, BOX층을 형성), 상기 다른 기판을 제거함으로써 제공될 수 있다.
다층이 이러한 방식으로 제공되는 경우에, 본 발명의 서멀 어닐 단계는 유리하게는 계면의 완전한 폐쇄의 견지에서 제 1 및 제 2 산화물층들(웨이퍼의 BOX층을 형성)의 접합 계면의 통합(consolidation)을 생기게 하고 그럼으로써 균일한 BOX층을 생기게 하는 것이 주목된다. 이렇게 달성된 BOX층의 균일성으로 인해, 트렌치의 내측 표면들에서 산화물 라이너를 열산화에 의해 형성할 때 측면 산화에 의해 야기되는 버즈 비크 효과가 크게 억제될 수 있다.
본 발명은 또한 상기 예들 중 하나에 따른 상기 다층 웨이퍼에 상기 트렌치(구조)를 제조하는 단계;
상기 다층 웨이퍼 위에 및 내에 부분적으로 MOSFET를 형성하는 단계; 및
다른 디바이스가 상기 트렌치(구조)에 의해 상기 MOSFET로부터 분리되도록 상기 다층 웨이퍼 위에 및/또는 내에 상기 다른 디바이스를 형성하는 단계;를 포함하는 반도체 디바이스 제조 방법을 제공한다.
특히, 이러한 방법에서, 기판은 백-게이트 기판(back-gate substrate)으로서 작용하도록 도핑될 수 있고 다른 디바이스는 백-게이트 바이어싱(back-gate biasing)을 위해 의도된 백-게이트 터미널(back-gate terminal)을 포함할 수 있다.
추가로, 본 발명은 또한 상기 예들 중 하나에 따라 상기 다층 웨이퍼에 상기 트렌치 구조를 제조하는 단계;
상기 어닐 처리 후 상기 트렌치의 상기 내측 표면들 상에 노드 유전체(node dielectric)를 형성하는 단계; 및
상기 노드 유전체의 형성 후 상기 트렌치 내에 도전성 물질(conductive material)을 충전하는 단계;를 포함하는 트렌치 커패시터 제조 방법을 제공한다.
트렌치 내로 충전된 도전성 물질에 의해 하나의 전극이 형성되고 나머지는 (도핑된 폴리실리콘) 기판에 의해 형성될 수 있다.
본 발명의 추가의 특징들 및 이점들은 도면들을 참조하여 설명될 것이다. 설명에 있어서, 발명의 최선의 실시예들을 설명하도록 의도된 첨부 도면들을 참조한다. 이와 같은 실시예들은 발명의 완전한 범위를 나타내지 않는다는 것이 이해된다.
도 1a 내지 도 1f는 본 발명에 따른 SOI 웨이퍼에서의 STI 제조 방법의 일 예를 나타낸 도면이다.
도 2는 본 발명의 일 예에 따른 극히 얇은 BOX 디바이스(ultra thin BOX device) 상의 실리콘의 일부분을 나타낸 도면이다.
이하에, 다층 웨이퍼에 트렌치 구조(trench structure)를 형성하는 발명성이 있는 방법에 대한 예가 기술된다. 도 1a에 도시된 웨이퍼가 제공된다. 다층 웨이퍼는 기판(1), 제 1 층(2) 및 제 2 층(3)을 포함한다. 본 예에 따르면, 다층 웨이퍼는 SOI 웨이퍼이고, 즉 기판(1)은 실리콘 기판(1)이고, 제 1 층(2)은 산화물층(BOX층)이고 제 2 층(3)은 실리콘층(3)이다. 도 1a에 도시된 다층 웨이퍼는 이 기술분야에서 알려진 몇몇 웨이퍼 전사 기술(wafer transfer technique)에 의해 얻어질 수 있다. 예를 들어, 실리콘층(3)은 도너 기판(donator substrate) 위에 성장될 수 있고, 이어서 실리콘 (이)산화물층은 실리콘층(3) 위에 형성된다. 한편, 실리콘 (이)산화물층은 기판(1) 위에 형성된다. 웨이퍼 전사 공정 도중 실리콘층(3) 위에 형성된 산화물층 및 기판(1) 위에 형성된 산화물층은 서로 접합되고 도너 기판은 기판(1), 산화물층(2) 및 실리콘층(3)을 포함하는 웨이퍼를 남기고 제거된다.
도 1a에 도시된 웨이퍼에 있어서, 도 1b에 도시된 것과 같이, 트렌치(4)는 실리콘층(3) 및 산화물층(2)을 관통하여 형성되며 기판(1) 내로 연장 형성된다. 트렌치의 형성은 마스크층, 예를 들어 실리콘층(3) 위의 질화물 마스크층(nitride mask layer) 및 그 마스크층 위에 포토레지스트(photoresist)(미도시)를 형성함으로써 조장될 수 있다. 패터닝 후 트렌치(4)는 에칭될 수 있고 마스크층과 포토레지스트는 모두 제거된다.
다층 웨이퍼 내에 트렌치(4)를 형성한 후, 고속 가열 어닐 공정(rapid thermal anneal process; 100)이 수행된다(도 1c 참조). 이를 위해, 웨이퍼(트렌치)는, 예를 들어 적어도 1100℃, 예를 들어 1150℃, 특히 1200℃ 또는 1250℃ 이상의 온도에서, 그리고 많아야 4분, 예를 들어 많아야 2 또는 3분 동안, 수소 및/또는 아르곤으로 만들어진 어닐 분위기에 놓인다. 고속 가열 어닐 공정(100) 결과 트렌치(4)의 내측 표면에서 실리콘층(3)의 실리콘이 약간 흐름으로써, 흐르는 실리콘이 트렌치(4)의 내측 표면에 노출된 산화물층(2)을 일부를 적어도 부분적으로 덮게 된다. 이로 인해, 버즈 비크 효과(Bird' Beak Effect)가 후속 제조 과정 동안 억제된다.
다음에, 도 1d에 도시된 것과 같이 트렌치(4)는 플루오르화수소 용액(hydrofluorid solution)에 의해 세정된다(200). 예를 들어, 10 % 내지 20% 플루오르화수소 용액이 웨이퍼 및 트렌치(4)의 침액 세정(dip cleaning)을 위해 사용될 수 있다. 실리콘층(3)의 언더에칭(underetching)은 이전에 수행된 어닐 처리(100)에 의해 효과적으로 방지된다. 세정 공정(200) 후, 산화물 라이너(oxide liner; 5)가 트렌치(4)의 내측 표면들 상에 형성된다(도 1e 참조). 산화물 라이너(5)는 열산화(thermal oxidation)에 의해, 예를 들어 특히 O2/H2 또는 O2/H2/HCl 또는 O2/HCl를 포함하는 산소 분위기 및/또는 800℃ 내지 1000℃의 온도에서 형성될 수 있다..
또한, 상기 웨이퍼 전사에 기인할 수 있는 산화물층(2) 내의 불완전하게 폐쇄된 산화물-산화물 계면(imperfectly closed oxide-oxide interface)의 측면 산화(lateral oxidation)에 의해 야기될 수도 있는 버즈 비크 효과가 미리 수행된 어닐 처리(100)에 의해 억제된다.
도시된 예에 따르면, 트렌치는 STI의 형성을 마무리하기 위해, 약간의 고립 물질(6: isolator material), 예를 들어 약간의 질화물 또는 산화물 물질로 충전된다(도 1f 참조). 이와 같은 STI에 의해 상이한 개개의 MOSFET들은, 예를 들어 서로 분리될 수 있다. 분리된 MOSFET들은, 상이한 도전성 타입(conductivity type)일 수 있고, CMOS 디바이스의 부분일 수 있다.
도 1c 및 도 1d에 도시된 트렌치 구조를 형성하는 상기한 방식은 또한 트렌치 커패시터의 형성 및, 특히 이와 같은 트렌치 커패시터를 포함하는 메모리 셀, 예를 들어 SOI상의 DRAM 셀의 형성에 사용될 수 있다. 이러한 목적을 위해, 도 1c 또는 도 1d에 도시된 트렌치(4)의 내측 표면들 상에서, 예를 들어 실리콘 질화물 또는 실리콘 산화물의 노드 유전체(node dielectric)가 형성되고, 이어서 트렌치(4)는 전기 도전성 재료, 예를 들어, 구리, 니켈 등과 같은 금속 또는 n+ 도핑된 폴리실리콘으로 충전된다. 이와 같은 트렌치 커패시터는 다층 웨이퍼 위에 그리고 내부에 부분적으로 또한 형성되는 액세스 트랜지스터(access transistor)에 연결될 수 있다.
도 2에는 트렌치 구조 및 특히 STI를 제조하는 발명성이 있는 방법에 대한 다른 응용이 도시된다. 도시된 예에 있어서, 게이트 전극(7) 및 측벽 스페이서들(8)을 포함하는 MOSFET(10)를 포함하는 UTBOX 디바이스 상의 실리콘이 도시된다. 활성 실리콘층(3)에 있어서, 채널 영역(9)은 게이트 전극(7) 아래에 형성된다. 소스/드레인 영역들은 실리콘층(3)의 채널 영역에 인접하여 형성된다. 실리콘층(3) 아래에는, 폴리실리콘 기판(1) 위에 형성되는 매우 얇은 BOX층(2)이 배치된다. MOSFET(10)의 활성 영역 아래의 기판(1)은 백-게이트 기판(back-gate substrate)으로서 기능하도록 적절히 도핑된다. 더욱이, 도시된 디바이스는 STI들(6) 사이에 위치된 백-게이트 터미널(11)을 포함한다. 다른 STI(6)는 도시된 활성 영역을 우측에서 제한한다. 실리사이드 영역들(silicide regions)은 측벽 스페이서들(8)에 인접하여 형성될 수 있다는 것 그리고 게이트 전극은 적어도 부분적으로 규소화되는(silicidized) 것이 바람직할 수도 있다는 것을 주목한다.
도 2에 도시된 예에서, 본 발명에 따라 제조된 즉 도 1c을 참조하여 설명된 바와 같은 서멀 어닐(thermal anneal)을 포함하는 공정들에 의해 형성된 STI들을 제공함으로써, 최종 실리콘 온 UTBOX (CMOS) 디바이스(finished silicon on UTBOX (CMOS) device)의 성능의 상당한 열화를 야기할 수도 있는 버즈 비크 효과를 피할 수 있다는 것이 특히 유리한 점이다.
앞서 설명된 모든 실시예들은 제한적인 것으로 의도된 것이 아니며 본 발명의 특징들 및 이점들을 설명하는 예들로서 기능한다. 상기한 특징들의 일부 또는 모두는 또한 상이한 방식들로 조합될 수 있다는 것이 이해된다.

Claims (14)

  1. 기판, 상기 기판 상의 산화물층 및 상기 산화물층 상의 반도체층을 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법에 있어서,
    상기 반도체층 및 상기 산화물층을 관통하여 상기 기판 내로 연장되는 트렌치를 형성하는 단계; 및
    상기 트렌치의 내측 표면에서 상기 반도체층의 일부 물질이 상기 트렌치의 내측 표면으로 노출된 상기 산화물층 부분의 적어도 일 영역 상에 흐르도록, 형성된 상기 트렌치에 대한 어닐 처리를 수행하는 단계;를 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  2. 제1항에 있어서, 상기 어닐 처리 후 상기 트렌치의 세정 처리를 수행하는 단계를 더 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  3. 제2항에 있어서, 상기 세정 처리는 플루오르화수소 용액에 의한 세정, 특히 플루오르화수소 용액에 침액(dipping)시키는 것을 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 어닐 처리는 적어도 1100℃, 특히 적어도 1150℃ 및 더욱 특히 적어도 1200℃의 온도에서 수행되는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  5. 제4항에 있어서, 상기 어닐 처리는 수소 및/또는 아르곤 분위기에서 수행되는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 어닐 처리는 많아야 4분, 특히 많아야 3분 및 더욱 특히 많아야 2분 동안 수행되는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판은 실리콘, 특히 폴리실리콘을 포함하거나 실리콘, 특히 폴리실리콘으로만 구성되고, 그리고/또는 상기 산화물층은 SiO2를 포함하며, 그리고/또는 상기 반도체층은 실리콘, 특히 단결정 실리콘을 포함하거나 또는 실리콘, 특히 단결정 실리콘으로만 구성되는, 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 산화물층은 5 내지 20 nm 범위의 두께를 가지며 및/또는 상기 반도체층은 10 내지 50 nm 범위의 두께를 가지는, 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판 위에 제 1 산화물층을 형성하는 단계;
    다른 기판 위에 제 2 산화물층을 형성하는 단계; 및
    웨이퍼 전사 공정에서 상기 제 1 및 제 2 산화물층들을 접합하고 상기 다른 기판을 제거하는 단계;로 구성된
    상기 다층 웨이퍼를 제공하는 단계를 더 포함하는, 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 어닐 처리 후 특히 열산화에 의해 상기 트렌치 내에 산화물 라이너를 형성하는 단계를 더 포함하는 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 어닐 처리 후 유전체 재료(insulator material)로 상기 트렌치를 충전하는 단계를 더 포함하는, 다층 웨이퍼에서의 트렌치 구조 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 따라 다층 웨이퍼에서 트렌치 구조를 제조하는 단계;
    상기 다층 웨이퍼 위에, 그리고 내부에 부분적으로 MOSFET를 형성하는 단계; 및
    다른 디바이스가 상기 트렌치 구조에 의해 상기 MOSFET로부터 분리되도록 상기 다층 웨이퍼의 위 및/또는 내부에 상기 다른 디바이스를 형성하는 단계;를 포함하는, 반도체 디바이스 제조 방법.
  13. 제12항에 있어서, 상기 기판은 백-게이트 기판(back-gate substrate)으로서 기능하도록 도핑되며 상기 다른 디바이스는 백-게이트 터미널(back-gate terminal)을 포함하는 반도체 디바이스 제조 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 따라 상기 다층 웨이퍼에 상기 트렌치 구조를 제조하는 단계;
    상기 어닐 처리 후 상기 트렌치의 상기 내측 표면들 상에 노드 유전체(node dielectric)를 형성하는 단계; 및
    상기 노드 유전체 형성 후 상기 트렌치 내에 도전성 물질를 충전하는 단계;를 포함하는, 트렌치 커패시터 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2390907B1 (en) 2010-05-25 2012-11-14 Soitec Trench structure in multilayer wafer
FR2968121B1 (fr) 2010-11-30 2012-12-21 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
TWI447859B (zh) * 2012-03-12 2014-08-01 Inotera Memories Inc 動態隨機存取記憶體的淺溝槽隔絕結構及其製造方法
FR2990057A1 (fr) * 2012-04-26 2013-11-01 St Microelectronics Crolles 2 Procede de formation de tranchees peu profondes
US9059243B2 (en) * 2012-06-25 2015-06-16 International Business Machines Corporation Shallow trench isolation structures
US9000555B2 (en) * 2012-08-21 2015-04-07 Stmicroelectronics, Inc. Electronic device including shallow trench isolation (STI) regions with bottom nitride liner and upper oxide liner and related methods
FR2995137B1 (fr) 2012-09-05 2015-12-11 Commissariat Energie Atomique Dispositif microelectronique a tranchees d'isolation debordant sous une zone active
US20150097244A1 (en) * 2013-10-08 2015-04-09 Stmicroelectronics, Inc. Semiconductor device with a buried oxide stack for dual channel regions and associated methods
JP2016143820A (ja) * 2015-02-04 2016-08-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
WO1996002070A2 (en) 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
US5702976A (en) 1995-10-24 1997-12-30 Micron Technology, Inc. Shallow trench isolation using low dielectric constant insulator
US6602759B2 (en) 2000-12-07 2003-08-05 International Business Machines Corporation Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US6524929B1 (en) * 2001-02-26 2003-02-25 Advanced Micro Devices, Inc. Method for shallow trench isolation using passivation material for trench bottom liner
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
US6486038B1 (en) * 2001-03-12 2002-11-26 Advanced Micro Devices Method for and device having STI using partial etch trench bottom liner
JP2003007856A (ja) * 2001-06-26 2003-01-10 Toshiba Corp 半導体装置及びその製造方法
US6734082B2 (en) 2002-08-06 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape
US7271463B2 (en) * 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
GB0507157D0 (en) 2005-04-08 2005-05-18 Ami Semiconductor Belgium Bvba Double trench for isolation of semiconductor devices
DE102006029701B4 (de) * 2006-06-28 2017-06-01 Infineon Technologies Ag Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
US7696057B2 (en) * 2007-01-02 2010-04-13 International Business Machines Corporation Method for co-alignment of mixed optical and electron beam lithographic fabrication levels
US7888723B2 (en) * 2008-01-18 2011-02-15 International Business Machines Corporation Deep trench capacitor in a SOI substrate having a laterally protruding buried strap
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