FR2990057A1 - Procede de formation de tranchees peu profondes - Google Patents
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Abstract
L'invention concerne un procédé de formation d'une tranchée remplie d'isolant traversant une couche de silicium monocristallin (7) et une première couche de SiO (5) et pénétrant dans un support de silicium (3), ce procédé comprenant les étapes consistant à former sur la couche de silicium une deuxième couche de SiO (11) et une première couche de nitrure de silicium (13), former la tranchée, et procéder à un premier traitement oxydant pour former une troisième couche de SiO (17, 19) ; procéder à un deuxième traitement oxydant pour former sur les faces exposées de la première couche de nitrure de silicium (13) une quatrième couche de SiO ; déposer une deuxième couche de nitrure de silicium (32) et remplir la tranchée de SiO (20) ; et éliminer la partie supérieure de la structure jusqu'à ce que la surface supérieure de la couche de silicium (7) soit exposée.
Description
B11751 - 12-GR3-0207FR01 1 PROCÉDÉ DE FORMATION DE TRANCHÉES PEU PROFONDES Domaine de l'invention La présente invention concerne la formation de tranchées d'isolement peu profondes, couramment désignées par le sigle STI, de l'anglais Shallow Trench Isolation pour séparer 5 des composants électroniques formés sur une plaquette de type silicium sur isolant, couramment désignée par le sigle SOI, de l'anglais Silicon On Insulator. La présente invention vise plus particulièrement la formation de telles tranchées dans des structures dans lesquelles la couche mince de silicium mono-10 cristallin formée sur un isolant a une très faible épaisseur, par exemple de l'ordre de 5 à 25 nia, et la couche isolante sur laquelle repose cette couche mince de silicium monocristallin a également une faible épaisseur, de l'ordre de 10 à 50 nia. Exposé de l'art antérieur 15 La figure LA représente une plaquette SOI comprenant un support de silicium monocristallin 3 revêtu d'une couche isolante 5 en oxyde de silicium (5i02) revêtue d'une couche mince de silicium monocristallin 7. Cette plaquette est revêtue d'un masque dur comprenant une couche mince de 5i02 11 revêtue d'une 20 couche de nitrure de silicium (Si3N4) 13. Après réalisation d'une étape de masquage, une tranchée 15 a été formée par des procédés de gravure anisotrope, incluant généralement des B11751 - 12-GR3-0207FR01 2 attaques plasma adaptées aux divers matériaux à graver. La tranchée 15 traverse les couches de masquage 11 et 13, la couche de silicium monocristallin 7, la couche d'isolant 5 et pénètre dans le support de silicium 3. A titre d'exemple, on s'intéresse ici au cas où la tranchée a une largeur de l'ordre de 40 à 100 nia et une profondeur de l'ordre de 100 à 300 nia, la couche d'oxyde 5 une épaisseur de l'ordre de 10 à 50 nia, par exemple 30 nia, et la couche mince de silicium monocristallin 7 une épaisseur de l'ordre de 5 à 25 nia, par exemple 10 nia. Après formation de la tranchée, on procède à une étape d'oxydation thermique, d'où il résulte qu'une gaine de Si02 17 se forme au niveau de la surface exposée de la couche de silicium mono-cristallin 7 et qu'une gaine de Si02 19 se forme au niveau de la surface exposée du support de silicium 3.
Comme l'illustre la figure 1B, on dépose ensuite par un procédé de dépôt chimique en phase vapeur à basse température de l'oxyde de silicium de sorte que cet oxyde 20 remplit la tranchée 15. Il existe alors inévitablement une certaine épaisseur d'oxyde de silicium au-dessus de la plaquette.
Après cela, comme l'illustre la figure 1C, on élimine tout ce qui a été formé ou déposé sur la plaquette au-dessus de la couche mince de silicium 7. Cette élimination peut être effectuée par exemple d'abord par une gravure par polissage mécano-chimique de la partie supérieure de l'oxyde de silicium 20 et du nitrure de silicium 13. Cette gravure s'arrête quand on atteint la couche d'oxyde de silicium 11. Après quoi, il est effectué une gravure sélective de l'oxyde de silicium 11 pour arriver à une topographie du type de celle illustrée en figure 1C dans laquelle la face supérieure de l'oxyde de silicium 20 remplissant la tranchée 1 se trouve légèrement en-dessous du niveau supérieur de la couche de silicium monocristallin 7, tandis qu'il ne reste qu'une partie inférieure de la gaine de Si02 thermique 17. De plus, couramment, la surface exposée de l'oxyde de silicium de remplissage 20 est plus profonde à l'interface avec le silicium 7 qu'au milieu de la tranchée.
B11751 - 12-GR3-0207FR01 3 On notera que les opérations de gravure doivent être effectuées avec un soin tout particulier étant donnée la très faible épaisseur (de l'ordre de 10 nm) de la couche 7, c'est-à-dire que les gravures de l'oxyde 20 doivent être effectuées avec une précision de l'ordre de 1 à 2 nia pour éviter que l'oxyde remplissant la tranchée ne descende en-dessous du niveau du silicium. Malgré toutes ces précautions, comme l'illustre la figure 1D, le niveau supérieur du remplissage d'oxyde 20 tend à descendre lors des traitements ultérieurs de la plaquette. En effet, lors de ces traitements ultérieurs, il existe inévitablement des phases de gravure de couches d'oxyde et le processus de gravure agit également sur l'oxyde 20 et notamment sur les bords de celui-ci où il existe une tendance à se former des cuvettes 22 (en fait, un anneau). Cet approfondissement de l'oxyde 20 peut entraîner une dégradation des composants formés ultérieurement dans la couche mince de silicium 7 si l'épaisseur de la couche isolante 5 en vient à être réduite. Ainsi, il existe un besoin d'amélioration du remplis- sage d'isolant dans des tranchées peu profondes, essentiellement dans le cadre de technologies de type SOI dans lesquelles une couche de silicium très mince (d'une épaisseur de l'ordre de 5 à 25 nm) est formée sur une couche isolante mince (d'une épaisseur de l'ordre de 10 à 50 nia).
Résumé Ainsi, un mode de réalisation de la présente invention prévoit un procédé de formation d'une tranchée remplie d'un isolant dans une plaquette comprenant un support de silicium revêtu d'une première couche d'oxyde de silicium et d'une couche de silicium monocristallin, la tranchée traversant les couches de silicium et d'oxyde de silicium et pénétrant dans le support, ce procédé comprenant les étapes suivantes : former sur la couche de silicium une deuxième couche d'oxyde de silicium et une première couche de nitrure de 35 silicium, masquer et graver pour former la tranchée, et procéder B11751 - 12-GR3-0207FR01 4 à un premier traitement oxydant pour former sur les faces exposées de silicium une troisième couche d'oxyde de silicium ; procéder à un deuxième traitement oxydant en présence d'un plasma d'oxygène pour former sur les faces exposées de la 5 première couche de nitrure de silicium une quatrième couche d'oxyde de silicium ; déposer une deuxième couche de nitrure de silicium et remplir la tranchée d'oxyde de silicium ; et éliminer la partie supérieure de la structure jusqu'à 10 ce que la surface supérieure de la couche de silicium soit exposée. Selon un mode de réalisation de la présente invention, l'étape d'élimination de la partie supérieure de la structure comprend les étapes suivantes : 15 éliminer par gravure physico-chimique les portions de couches formées au-dessus de la première couche de nitrure de silicium ; éliminer par gravure humide sélective la première couche de nitrure de silicium ; et 20 éliminer par gravure humide sélective ou par gravure plasma sélective la deuxième couche d'oxyde de silicium et une partie supérieure de l'oxyde de silicium remplissant la tranchée. Selon un mode de réalisation de la présente invention, 25 la couche de silicium monocristallin a une épaisseur de 5 à 25 nia, par exemple 10 nia. Selon un mode de réalisation de la présente invention, la première couche d'oxyde de silicium a une épaisseur de l'ordre de 5 à 50 nia, par exemple 30 nia. 30 Selon un mode de réalisation de la présente invention, la quatrième couche d'oxyde de silicium a une épaisseur de 1 à 5 nia, par exemple 3 nia. Selon un mode de réalisation de la présente invention, la tranchée a une profondeur de 100 à 300 nia et une largeur de 35 40 à 100 nm.
B11751 - 12-GR3-0207FR01 Selon un mode de réalisation de la présente invention, les couches d'oxyde de silicium sont des couches d'oxyde de silicium stoechiométrique. Selon un mode de réalisation de la présente invention, 5 les couches de nitrure de silicium sont des couches de nitrure de silicium stoechiométrique. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes 10 de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures LA à 1D sont des vues en coupe illustrant des étapes de remplissage d'une tranchée d'isolement peu profonde ; et 15 les figures 2A à 2F sont des vues en coupe illustrant un mode de réalisation d'une succession d'étapes de remplissage d'une tranchée d'isolement peu profonde. Comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 20 l'échelle. Description détaillée Un mode de mise en oeuvre de remplissage de tranchées d'isolement peu profondes palliant les inconvénients du procédé décrit en relation avec les figures LA à 1D va maintenant être 25 décrit en relation avec les figures 2A à 2F. Dans ces figures, de mêmes éléments que ceux déjà décrits en relation avec les figures LA à 1D sont désignés par les mêmes références et ne seront pas décrits à nouveau en détail. La figure 2A représente le dispositif à une étape 30 immédiatement postérieure à l'étape décrite en relation avec la figure LA. En plus des éléments représentés en relation avec la figure LA, on note une couche d'oxyde de silicium 30 formée sur les surfaces apparentes de la couche de nitrure de silicium supérieure 13. Cette couche d'oxyde peut être réalisée par 35 transformation du Si3N4 dans un plasma à basse température. Ce B11751 - 12-GR3-0207FR01 6 plasma peut être d'origine radiofréquence, basse fréquence, continu ou micro-onde, l'atmosphère du réacteur plasma peut contenir des gaz oxydants tels que CO2, 03, 02 ou N20 et la température de traitement peut être comprise entre 80 et 500°C.
A l'étape illustrée en figure 2B, on a déposé sur toute la structure une couche de nitrure de silicium 32 ayant une épaisseur de quelques nia, par exemple de l'ordre de 1 à 10 nia. La couche 32 revêt la surface supérieure de l'oxyde 30, ainsi que les parois et le fond de la tranchée 15. Ensuite, comme dans le cas de la figure 1B, on a procédé à un remplissage de la tranchée par de l'oxyde de silicium 20. A l'étape illustrée en figure 2C, on a éliminé par polissage mécano-chimique la surface supérieure de la structure jusqu'à atteindre la couche de nitrure de silicium 13. La surface supérieure de la structure est alors aplanie. On notera qu'il reste en place la partie verticale 34 de la couche d'oxyde de silicium 30. A l'étape illustrée en figure 2D, on a procédé à une gravure par voie humide du nitrure de silicium. Ainsi, toute la couche de nitrure de silicium 13 est éliminée. Les couches d'oxyde de silicium 11 et 34 sont alors exposées. Par contre, la partie supérieure de la couche de gainage 32 également en nitrure de silicium est éliminée seulement sur une profondeur inférieure à la hauteur de la couche 13 puisque, de façon connue, quand on procède à une gravure humide, une zone de petite surface (la couronne apparente de la couche 32) est éliminée moins vite qu'une zone de plus grande surface (la couche 13). Ainsi, à l'étape de la figure 2D, il existe seulement un faible évidement 36 du gainage de nitrure de silicium 32, cet évidement étant moins profond que l'épaisseur initiale de la couche 13. A l'étape illustrée en figure 2E, on a procédé à une gravure plasma sélective d'oxyde de silicium par plasma ou par voie humide. Cette étape est poursuivie jusqu'à élimination 35 complète de la couche 11. Lors de cette étape, la portion de B11751 - 12-GR3-0207FR01 7 couche 34 qui est au-dessus de la couche 11 est éliminée également car elle présente une grande surface latérale exposée à la gravure. Par contre, la surface supérieure de la partie de couche d'oxyde 17 résultant de l'oxydation thermique réalisée initialement n'est que légèrement attaquée et sa surface supérieure 38 reste sensiblement au niveau de la surface supérieure de la couche de silicium monocristallin 7. Ainsi, à l'étape de la figure 2E, on a obtenu à la surface du Si02 de remplissage 20 des évidements latéraux de la partie centrale très peu profonds qui, en tout cas, ne s'étendent pas jusqu'au niveau de la couche d'isolement en oxyde de silicium 5. On ne risque donc pas de dégrader cet isolement. La figure 2F illustre la structure après que des étapes ultérieures de fabrication ont été réalisées. Comme on l'a indiqué précédemment, lors d'étapes ultérieures, il existe inévitablement des étapes de gravure de l'oxyde de silicium qui risquent d'affecter la structure de la figure 2E. Etant donnée la qualité obtenue en figure 2E, ces étapes ultérieures contribueront au pire, comme cela est représenté en figure 2F, à approfondir légèrement la surface supérieure de l'oxyde de silicium 20 en formant des cuvettes latérales peu profondes 40. Par contre, la surface supérieure de la couche de gainage 17 sera peu affectée et on aura un approfondissement 42 négligeable de cette couche 17.
A titre d'exemple, et en répétant certaines valeurs déjà données précédemment, les épaisseurs des différentes couches et les dimensions des différentes structures pourront par exemple être les suivantes : couche de Si02 5 : de 5 à 50 nia, par exemple 30 nia, - couche de silicium 7 : de 5 à 25 nia, par exemple 10 nia, couche de Si02 11 : de 1 à 5 nia, par exemple 2 nia, couche de Si3N4 13 : de 10 à 80 nia, par exemple 50 nia, couche de Si02 30 : de 1 à 5 nia, par exemple 3 nia, couche de Si3N4 32 : de 2 à 5 nia, par exemple 3 nia, B11751 - 12-GR3-0207FR01 8 profondeur de la tranchée 15 : de 100 à 300 nia, par exemple 150 nia, largeur de la tranchée 15 : de 40 à 100 nia, par exemple 80 rua.
La présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art, notamment en ce qui concerne les matériaux des diverses couches et matériaux mentionnés ici. Par exemple, l'oxyde 30-34 peut être stoechiométrique ou non, ou être du type SiON. Le nitrure 32 peut-être stoechiométrique ou non. Pour les autres matériaux composés mentionnés, ils sont de préférence stoechiométriques.
Claims (8)
- REVENDICATIONS1. Procédé de formation d'une tranchée remplie d'un isolant dans une plaquette comprenant un support de silicium (3) revêtu d'une première couche d'oxyde de silicium (5) et d'une couche de silicium monocristallin (7), la tranchée traversant les couches de silicium et d'oxyde de silicium et pénétrant dans le support, ce procédé comprenant les étapes suivantes : former sur la couche de silicium une deuxième couche d'oxyde de silicium (11) et une première couche de nitrure de silicium (13), masquer et graver pour former la tranchée (15), 10 et procéder à un premier traitement oxydant pour former sur les faces exposées de silicium une troisième couche d'oxyde de silicium (17, 19) ; procéder à un deuxième traitement oxydant en présence d'un plasma d'oxygène pour former sur les faces exposées de la 15 première couche de nitrure de silicium (13) une quatrième couche d'oxyde de silicium (30) ; déposer une deuxième couche de nitrure de silicium (32) et remplir la tranchée d'oxyde de silicium (20) ; et éliminer la partie supérieure de la structure jusqu'à 20 ce que la surface supérieure de la couche de silicium (7) soit exposée.
- 2. Procédé selon la revendication 1, dans lequel l'étape d'élimination de la partie supérieure de la structure comprend les étapes suivantes : 25 éliminer par gravure physico-chimique les portions de couches (30, 32, 20) formées au-dessus de la première couche de nitrure de silicium (13); éliminer par gravure humide sélective la première couche de nitrure de silicium (13) ; et 30 éliminer par gravure humide sélective ou par gravure plasma sélective la deuxième couche d'oxyde de silicium (11) et une partie supérieure de l'oxyde de silicium (20) remplissant la tranchée.B11751 - 12-GR3-0207FR01 10
- 3. Procédé selon la revendication 1 ou 2, dans lequel la couche de silicium monocristallin (7) a une épaisseur de 5 à 25 nia, par exemple 10 nia.
- 4. Procédé selon l'une quelconque des revendications 1 5 à 3, dans lequel la première couche d'oxyde de silicium (5) a une épaisseur de l'ordre de 5 à 50 nia, par exemple 30 nia.
- 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la quatrième couche d'oxyde de silicium (30) a une épaisseur de 1 à 5 nia, par exemple 3 nia. 10
- 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la tranchée a une profondeur de 100 à 300 nm et une largeur de 40 à 100 rua.
- 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel les couches d'oxyde de silicium sont des 15 couches d'oxyde de silicium stoechiométrique.
- 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel les couches de nitrure de silicium sont des couches de nitrure de silicium stoechiométrique.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1253852A FR2990057A1 (fr) | 2012-04-26 | 2012-04-26 | Procede de formation de tranchees peu profondes |
| US13/855,139 US8765575B2 (en) | 2012-04-26 | 2013-04-02 | Shallow trench forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1253852A FR2990057A1 (fr) | 2012-04-26 | 2012-04-26 | Procede de formation de tranchees peu profondes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2990057A1 true FR2990057A1 (fr) | 2013-11-01 |
Family
ID=46650669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1253852A Withdrawn FR2990057A1 (fr) | 2012-04-26 | 2012-04-26 | Procede de formation de tranchees peu profondes |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8765575B2 (fr) |
| FR (1) | FR2990057A1 (fr) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20130288450A1 (en) | 2013-10-31 |
| US8765575B2 (en) | 2014-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20141231 |