WO2017157026A1 - 时钟占空比校准及倍频电路 - Google Patents

时钟占空比校准及倍频电路 Download PDF

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  • Figure 5 is a timing diagram of the state of the clock signal in the circuit configuration calibration process of Figure 4.

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Abstract

一种时钟占空比校准及倍频电路,用于方波倍频器设计中,涉及集成电路技术领域，包括：选通模块（301），根据控制信号对时钟信号做反相操作；校准模块（302），根据控制信号和时钟信号进行占空比的调节，最终输出50％占空比的时钟信号；延迟模块（303），根据控制信号对时钟信号延迟操作；检测模块（304），对时钟信号进行比对，输出反馈信号；控制模块（305），根据反馈信号输出控制信号；倍频模块（306），对时钟信号进行倍频操作。能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。

Description

时钟占空比校准及倍频电路 技术领域
本发明涉及集成电路技术领域，具体涉及一种使用在方波倍频器中的时钟占空比校准及倍频电路。
背景技术
在无线通信领域和时钟信号生成领域，为了实现更低的低带内相位噪声和高频量化噪声，需要时钟信号倍频技术来降低锁相环的倍频倍数，时钟信号倍频技术可通过模拟电路和数字电路的方式实现。
图1示出了利用数字电路方式实现时钟信号倍频的方法，输入时钟信号Vin经过一个延时ΔT后，与自身进行异或运算，便得到了倍频输出时钟信号Vout。通常输入时钟信号占空比在40％～60％之间，而利用数字电路方式来实现时钟信号倍频需要输入时钟信号的占空比尽可能接近50％，否则输出时钟信号会有额外杂散分量，如图2所示，输入时钟信号占空比偏离50％，此时输出时钟信号不仅包含了输入时钟信号的两倍分量，还包含了一倍和三倍频率分量，这将恶化锁相环输出时钟信号的纯净度。
由上可见实现时钟信号倍频的难点在于时钟信号占空比的校准，用模拟电路来实现时钟信号占空比校准的方案功耗较大，而用数字电路来实现时钟信号占空比校准的方案则面临着相位噪声、面积、动态范围等多方面的折中制约。
发明内容
本发明的目的是，提供一种时钟占空比校准及倍频电路,能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。
本发明提供了一种时钟占空比校准及倍频电路，包括：
选通模块，用于根据第一控制信号V1对输入的第一时钟信号CKin做反相 后输出第二时钟信号CK2；
校准模块，用于根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3；
延迟模块，用于根据第三控制信号V3对第三时钟信号CK3进行延迟操作后输出第四时钟信号CK4；
检测模块，用于对输入的第三时钟信号CK3和第四时钟信号CK4进行比对，并根据比对的结果输出反馈信号Va；
控制模块，用于根据输入的反馈信号Va，输出第一控制信号V1、第二控制信号V2及第三控制信号V3；
倍频模块，用于对第三时钟信号CK3进行倍频操作，输出第五时钟信号CKout。
作为优选方案，所述校准模块包括第一延迟单元和第二延迟单元及门电路，其中第一延迟单元和第二延迟单元并联后连接门电路，所述第一延迟单元和第二延迟单元为相同的可调延迟单元。
作为优选方案，所述门电路为与门电路或者或门电路。
作为优选方案，所述延迟模块包括：
第三延迟单元，用于对第三时钟信号CK3进行延迟处理；
第四延迟单元，用于对经第三延迟单元延迟过后的第三时钟信号CK3再进行延迟处理，输出第四时钟信号CK4；
所述第三延迟单元和第四延迟单元串接，且为相同的可调延迟单元。
作为优选方案，所述检测模块包括：
第一边沿触发器，用于比对第三时钟信号CK3和第四时钟信号CK4的相位差是否为360度，将比对结果作为反馈信号输出。
作为优选方案，在第三时钟信号CK3和第四时钟信号CK4的相位差不为360度时，第三延迟单元和第四延迟单元调整同样的延迟值。
作为优选方案，所述检测模块还包括：
第二边沿触发器，用于比对第三时钟信号CK3和经由第三延迟单元延迟后的时钟信号两者的方波上升沿是否对齐下降沿，将比对结果作为反馈信号输出。
作为优选方案，在第三时钟信号CK3和第四时钟信号CK4的相位差为360度时，若第二边沿触发器的反馈信号与预设值不同，选通器使第一时钟信号CKin反向通过；
所述预设值为第一时钟信号CKin的占空比符合校准模块门电路的运算规则时第二边沿触发器的反馈信号值。
作为优选方案，在第三时钟信号CK3和经由第三延迟单元延迟后的时钟信号两者的方波上升沿不对齐下降沿时，第一延迟单元或第二延迟单元调整延迟值。
作为优选方案，所述倍频模块包括：
固定延迟单元，用于对第三时钟信号CK3进行延迟处理；
异或门电路，用于将第三时钟信号CK3和固定延迟单元延迟过后的第三时钟信号CK3进行异或运算获得倍频的第五时钟信号CKout。
与现有技术相比,本发明时钟占空比校准及倍频电路实现了倍频延迟单元与校准延迟单元的分离，简化了电路设计；而校准延迟单元要求大的动态范围与小的调节步进精度，对相位噪声性能则没有要求，倍频延迟单元可以为固定延迟，只要求低相位噪声设计即可，这样就能实现不同电路模块的最优设计，减小了功耗和面积消耗。
附图说明
图1是数字电路方式实现时钟信号倍频的示意图；
图2是时钟信号倍频电路中输入时钟信号占空比偏离50％时输出时钟信号的示意图；
图3是本发明时钟占空比校准及倍频电路的功能模块图；
图4是本发明时钟占空比校准及倍频电路一实施例的电路结构示意图；
图5是图4电路结构校准流程中时钟信号状态的时序图；
图6是本发明时钟占空比校准及倍频电路另一实施例的电路结构示意图.
具体实施方式
利用本发明时钟占空比校准及倍频电路对时钟信号进行延迟、比较和逻辑运算处理，能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。
下面结合附图对本发明的优选实施例进行进一步的详细说明。
参阅图3，本发明时钟占空比校准及倍频电路包括选通模块301、校准模块302、延迟模块303、检测模块304、控制模块305以及倍频模块306。
其中选通模块301根据第一控制信号V1对输入的第一时钟信号CKin做反相后输出第二时钟信号CK2至校准模块302。在一实施方式中，选通模块301可使用选通器。
校准模块302根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3至延迟模块303、检测模块304及倍频模块306。在一实施方式中，校准模块302包括由两个相同的可调延迟单元组成的差分相位调节电路和门电路。
延迟模块303根据第三控制信号V3对第三时钟信号CK3进行延迟操作后输出第四时钟信号CK4至检测模块304。在一实施方式中，延迟模块303包括两个相同的可调延迟单元。
检测模块304对输入的第三时钟信号CK3和第四时钟信号CK4进行比对， 并根据比对的结果输出反馈信号Va至控制模块305。在一实施方式中，检测模块304包括两个边沿触发器。
控制模块305根据输入的反馈信号Va，输出第一控制信号V1、第二控制信号V2及第三控制信号V3。在一实施方式中，控制模块305可利用边沿触发器的反馈信号对延迟单元和选通器进行控制。具体如何控制延迟单元和选通器是现有技术，故在此不做赘述。
在具体的实施方式中，检测模块304包括了两个边沿触发器，其中一个用于检测延迟模块304输入第三时钟信号CK3和输出第四时钟信号CK4的方波上升沿是否对齐，即输入输出时钟信号的相位差是否为360度，控制模块305根据检测的结果对延迟模块303的两个延迟单元做相同延迟值调整的操作，使输入输出时钟信号的相位差为360度；而后，另一边沿触发器用于检测延迟模块304输入第三时钟信号CK3及其输入端延迟单元输出的时钟信号方波的上升沿是否对齐下降沿，控制模块305先根据此时这一边沿触发器的反馈信号及校准模块302所选用门电路来决定是否控制选通模块301将第一时钟信号CKin做反相后输出，再调整校准模块302其中一个延迟单元的延迟值，当第三时钟信号CK3与所述延迟单元输出时钟信号方波的上升沿对齐下降沿时，第三时钟信号CK3的占空比为50％。
倍频模块306对第三时钟信号CK3进行倍频操作，输出第五时钟信号CKout。在一实施方式中，倍频模块306包括固定延迟单元和异或门电路。
下面通过两个实施例对本发明的技术方案进行详细说明。
图4和图5分别是本发明时钟占空比校准及倍频电路一实施例的电路结构示意图和校准流程中时钟信号状态的时序图。
参阅图4，本实施例的选通模块包括一个选通器MUX；校准模块包括由两个相同的可调延迟单元DL1和DL2组成的差分相位调节电路以及与门电路；延迟模块包括两个相同的可调延迟单元DL3和DL4串联组成的电路；检测模块包括两个上升沿D触发器cal1和cal2，其中第一触发器cal1用于检测A点与C点 同一时序时钟信号方波的上升沿是否对齐，第二触发器cal2用于检测同一时序B点时钟信号的方波上升沿是否对齐A点时钟信号的方波下降沿，以上两个触发器将检测结果反馈至控制模块；倍频模块包括一个固定延迟单元DL5和异或门电路。
下面结合图5对本实施例的校准及倍频流程进行详细说明，在对时钟信号做占空比校准及倍频之前，首先将延迟单元DL1和DL2调整为相同的延迟值，这样在输入时钟信号后，A点时钟信号的占空比就与输入时钟信号的一致，这样就避免了只采用单个延迟单元时对其要接近零延迟的技术要求，以及对所采用的两个延迟单元DL1和DL2的动态范围的技术要求；然后将固定延迟的延迟单元DL5根据需要的倍频数值设置延迟值。
首先，输入时钟信号，在这一步骤中，输入时钟信号占空比的大小不会影响到技术手段的实施，我们采用占空比大于50％的时钟信号方波进行说明，此时电路中A、B、C三点的时钟信号波形图如步骤1中的1所示，我们需要将C点时钟信号的方波上升沿对齐A点时钟信号的方波上升沿，即将A、C两点的时钟信号相位差调整为360度，此时A、C两点同时对上升沿D触发器cal1输入时钟信号，那么这时的上升沿D触发器cal1将输出反馈信号值Q＝0，同时将反馈信号输出到控制模块，控制模块则根据上升沿D触发器cal1输入的反馈信号值Q＝0对延迟单元DL3和DL4输出控制信号，而延迟单元DL3和DL4根据输入的控制信号对时钟信号进行延迟操作，逐步提高延迟值直到C点时钟信号的方波上升沿与A点时钟信号的方波上升沿对齐，即步骤1中的2所示，此时上升沿D触发器cal1输出的反馈信号值将发生反转，即Q＝1,而控制模块依据上升沿D触发器cal1输出反馈信号的改变控制延迟单元DL3和DL4保持此时的延迟值，此时A点与C点的时钟信号相位差为360度，在步骤1中，控制模块不对上升沿D触发器cal2的反馈信号做反应。
其次，当A、C两点的时钟信号相位差为360度后，由于延迟单元DL3和DL4为相同的延迟单元，那么此时A、B两点的时钟信号相位差为180度，此时控制 单元开始对上升沿D触发器cal2的反馈信号做反应。在此实施例中校准模块选用了与门电路进行时钟信号占空比的校准，所以输入校准模块的时钟信号占空比必须大于50％与才能通过与门电路的运算得到50％占空比的时钟信号，而此时延迟单元DL1和DL2设置为相同的延迟值，即校准模块输入的时钟信号占空比与A点输出时钟信号的占空比一致，那么控制模块首先要根据由上升沿D触发器cal2输入的反馈信号去控制选通器MUX调整A点时钟信号的占空比，此时若输入时钟信号的占空比大于50％，则电路中A、B、C三点的时钟信号波形图如步骤2中的3所示，上升沿D触发器cal2将输出反馈信号值Q＝1，若输入时钟信号的占空比小于50％，由于A、B两点的时钟信号相位差为180度，则上升沿D触发器cal2将输出反馈信号值Q＝0；当反馈信号值Q＝1时，控制模块控制选通器MUX令输入时钟信号通过，当反馈信号值Q＝0时，控制模块控制选通器MUX令输入时钟信号反相通过，通过以上操作可保证A点时钟信号的占空比大于50％，即校准模块输入的时钟占空比大于50％；当控制模块确认上升沿D触发器cal2输出反馈信号值Q＝1时，控制模块控制选通器MUX状态保持。其次，在完成对A点时钟信号占空比的调整后，开始将B点时钟信号的方波上升沿对齐A点时钟信号的方波下降沿，此时电路中A、B、C三点的时钟信号波形图如步骤2中的3所示，控制模块则根据上升沿D触发器cal2输入的反馈信号值Q＝1对延迟单元DL1或DL2输出控制信号，而延迟单元DL1或DL2根据输入的控制信号对时钟信号进行延迟操作，经延迟单元DL1或DL2延迟后的时钟信号与自身进行与运算，逐步减少占空比，由于A点与B点的时钟信号相位差为180度，那么B点时钟信号的方波上升沿与A点时钟信号的方波下降沿就会随着占空比的减少而逐步对齐，当A点时钟信号的方波下降沿对齐B点时钟信号的上升沿时，此时各点的时钟信号方波如步骤2中的4所示，那么上升沿D触发器cal2输出的反馈信号值将发生反转，即Q＝0,而控制模块依据上升沿D触发器cal2输出反馈信号的改变去控制延迟单元DL1或DL2保持此时的延迟值，由于A点与B点的时钟信号相位差为180度，那么我们便在A、B、C三点都得到了占空比为50％的时钟信 号。在实际运用中，根据时钟信号方波的技术特性，触发器的工作原理是逐次逼近型的，即当两点的边沿接近到一定的程度时触发器就会发生反转，这个接近的精度由所选用触发器和延迟单元的性质来决定，同时也决定了最终得到的时钟信号占空比的精度；在其他实施方式中，上升沿触发器的控制端输入时钟信号可以调换，用于检测A、B两点边沿对齐的边沿触发器也可以采用下降沿触发器。
最终占空比为50％的时钟信号方波在A点输入由固定延迟单元DL5和异或门组成的倍频模块，时钟信号经过事先调节好的固定延迟单元DL5延迟后与自身进行异或预算，便可得到需要的纯净的输入时钟信号的倍频输出。
图6示出了本发明时钟占空比校准及倍频电路另一实施例的电路结构，其与图4示出的实施例不同之处在于校准模块采用了或门电路进行时钟信号占空比的调整，这就要求输入校准模块的时钟信号占空比要小于50％,而A、B点的边沿触发器控制端的输入为A点的时钟信号，在此实施例中，只需将控制模块根据边沿触发器所给出的不同反馈信号而做出的控制行为做调整，即可实现本发明的技术目的。
本发明时钟占空比校准及倍频电路实现了倍频电路延迟单元动态范围与调节分辨率分离设计的同时，也实现了延迟单元相位噪声性能与功耗面积的分离设计，极大降低电路设计复杂度。其中倍频延迟单元与校准延迟单元分离，简化了电路设计；而校准延迟单元要求大的动态范围与小的调节步进精度，对相位噪声性能则没有要求，倍频延迟单元可以为固定延迟，只要求低相位噪声设计即可，这样就能实现不同电路模块的最优设计，减小了功耗和面积消耗。
应当理解的是，以上优选实施例仅用以说明本发明的技术方案，而非用以限定，对本领域技术人员来说，可以对上述优选实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而所有这些修改和替换，都应属于本发明所附权利要求的保护范围。

Claims (10)

  1. 一种时钟占空比校准及倍频电路，其特征在于，包括：
    选通模块，用于根据第一控制信号(V1)对输入的第一时钟信号(CKin)做反相后输出第二时钟信号(CK2)；
    校准模块，用于根据第二控制信号(V2)对第二时钟信号(CK2)进行占空比的调节，最终输出50％占空比的第三时钟信号(CK3)；
    延迟模块，用于根据第三控制信号(V3)对第三时钟信号(CK3)进行延迟操作后输出第四时钟信号(CK4)；
    检测模块，用于对输入的第三时钟信号(CK3)和第四时钟信号(CK4)进行比对，并根据比对的结果输出反馈信号(Va)；
    控制模块，用于根据输入的反馈信号(Va)，输出第一控制信号(V1)、第二控制信号(V2)及第三控制信号(V3)；
    倍频模块，用于对第三时钟信号(CK3)进行倍频操作，输出第五时钟信号(CKout)。
  2. 如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述校准模块包括第一延迟单元和第二延迟单元及门电路，其中第一延迟单元和第二延迟单元并联后连接门电路，所述第一延迟单元和第二延迟单元为相同的可调延迟单元。
  3. 如权利要求2所述的时钟占空比校准及倍频电路，其特征在于，所述门电路为与门电路或者或门电路。
  4. 如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述延迟模块包括：
    第三延迟单元，用于对第三时钟信号(CK3)进行延迟处理；
    第四延迟单元，用于对经第三延迟单元延迟过后的第三时钟信号(CK3)再 进行延迟处理，输出第四时钟信号(CK4)；
    所述第三延迟单元和第四延迟单元串接，且为相同的可调延迟单元。
  5. 如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述检测模块包括：
    第一边沿触发器，用于比对第三时钟信号(CK3)和第四时钟信号(CK4)的相位差是否为360度，将比对结果作为反馈信号输出。
  6. 如权利要求5所述的时钟占空比校准及倍频电路，其特征在于，在第三时钟信号(CK3)和第四时钟信号(CK4)的相位差不为360度时，第三延迟单元和第四延迟单元调整同样的延迟值。
  7. 如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述检测模块还包括：
    第二边沿触发器，用于比对第三时钟信号(CK3)和经由第三延迟单元延迟后的时钟信号两者的方波上升沿是否对齐下降沿，将比对结果作为反馈信号输出。
  8. 如权利要求7所述的时钟占空比校准及倍频电路，其特征在于，在第三时钟信号(CK3)和第四时钟信号(CK4)的相位差为360度时，若第二边沿触发器的反馈信号与预设值不同，选通器使第一时钟信号(CKin)反向通过；
    所述预设值为第一时钟信号(CKin)的占空比符合校准模块门电路的运算规则时第二边沿触发器的反馈信号值。
  9. 如权利要求8所述的时钟占空比校准及倍频电路，其特征在于，在第三时钟信号(CK3)和经由第三延迟单元延迟后的时钟信号两者的方波上升沿不对齐下降沿时，第一延迟单元或第二延迟单元调整延迟值。
  10. 如权利要求1所述的时钟占空比校准及倍频电路，其特征在于，所述倍频模 块包括：
    固定延迟单元，用于对第三时钟信号(CK3)进行延迟处理；
    异或门电路，用于将第三时钟信号(CK3)和固定延迟单元延迟过后的第三时钟信号(CK3)进行异或运算获得倍频的第五时钟信号(CKout)。
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