CN103368566B - 时钟控制电路及时钟控制方法 - Google Patents

Abstract

本发明公开了一种时钟控制电路和时钟控制方法，该电路包括：选相器，用于从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号；调宽器，用于根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；检测器，用于检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果向控制器发送是否调整时钟调整量的判决信号；所述控制器，用于根据所述判决信号确定需要对所述调宽器配置的时钟调整量进行调整时，按设定的调整规则调整所述时钟调整量。可以很好的调整和校准时钟占空比，防止时钟占空比严重偏离，使时序分析准确。

Description

时钟控制电路及时钟控制方法

技术领域

本发明属于电子技术领域，尤其涉及一种时钟控制电路及时钟控制方法。

背景技术

在电路分析时，通常必须同时利用时钟的上升沿和下降沿，因此，时钟的占空比(Duty Cycle)为50％是比较理想的情况。当时钟的占空比严重偏离了50％的理想情况，而且该偏离程度完全为不可精确预测时，此时基于此时钟的所有时序分析将严重错误。

譬如，基于异或门结构的简单倍频器电路中，输出时钟的任意连续两个周期的大小完全就取决于倍频前的输入时钟的占空比，假设输入时钟的占空比为40％，那么倍频器的输出时钟的周期就会有“快-慢-快-慢”的特性。如果以此倍频器输出时钟为参考时钟的电路中，电路的时钟抖动余量设计不足的话，就会出现逻辑混乱的结果。如果该倍频器被应用作为锁相环(Phase-locked loop)的参考源，那么锁相环的频谱上面就会出现严重的参考杂散，同时锁相环的相位噪声会恶化的很厉害。

本来以该倍频器为参考源的目的就是为了优化锁相环的相位噪声性能，显然，当输入倍频器的时钟的占空比严重偏离50％后，将导致时钟抖动特性恶化，锁相环的相位噪声性能以及杂散性能也因此而严重恶化，因此，不能实现优化锁相环的相位噪声功能的目的。

发明内容

有鉴于此，本发明的一个目的是提供一种时钟控制电路及时钟控制方法，用于解决现有技术中时钟占空比偏离所导致的时钟抖动特性恶化，以及基于时钟的时序分析错误的问题。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。

本发明实施例提供一种时钟控制电路，包括：

选相器，用于从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号；

调宽器，用于根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；

检测器，用于检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果向控制器发送是否调整时钟调整量的判决信号；

所述控制器，用于根据所述判决信号确定需要对所述调宽器配置的时钟调整量进行调整时，按设定的调整规则调整所述调宽器配置的时钟调整量。

在一些可选的实施例中，所述选相器包括：

时钟产生电路，用于基于原始时钟信号产生两路相位相反的时钟信号；

第一阻容滤波通路和第二阻容滤波通路，分别用于对两路相位相反的时钟信号进行滤波处理，分别得到两路时钟信号的直流分量；

第一比较器，用于对所述两路时钟信号的直流分量进行比较；

双路选通器，用于根据第一比较器的比较结果选择两路时钟信号中占空比较大的一路作为输入时钟信号输出。

在一些可选的实施例中，所述时钟产生电路包括：

第一缓冲器，用于驱动输入的原始时钟信号，得到一路时钟信号，输出给双路选通器和第一阻容滤波通路；

第一反相器，用于对第一缓冲器输出的一路时钟信号进行反相，得到反相的另一路时钟信号，输出给所述双路选通器和第二阻容滤波通路。

在一些可选的实施例中，所述调宽器包括：设定数量的串联电阻和若干级联的电阻开关，与所述设定数量的串联电阻并联的第二反相器和MOS管；

所述电阻开关用于控制串联接入的串联电阻的数量，实现调整所述时钟调整量；其中，所述电阻开关闭合时，将与自身并联的至少一个串联电阻短路，所述电阻开关断开时，与自身并联的至少一个串联电阻串联接入；

串联接入的所述串联电阻，与第二反相器和MOS管配合，实现对通过的输入时钟信号进行调整，得到输出时钟信号。

在一些可选的实施例中，所述调宽器，还包括：

第二缓冲器，用于驱动输入的所述输入时钟信号；

第三缓冲器，用于驱动得到的输出时钟信号。

在一些可选的实施例中，所述检测器包括：第三阻容滤波通路、分压网络和第二比较器；

所述第三阻容滤波通路，用于对所述输出时钟信号进行滤波处理，得到输出时钟信号的直流分量，提供给第二比较器；

所述分压网络，用于产生所述参考电平，提供给所述第二比较器；

所述第二比较器，比较所述输出时钟信号的直流分量和所述参考电平，根据比较结果产生所述判决信号给控制器。

在一些可选的实施例中，所述检测器，还包括：

第四缓冲器，用于驱动输入的所述输出时钟信号；或

第三反相器，用于对输入的所述输出时钟信号进行反相处理。

在一些可选的实施例中，所述第三阻容滤波通路包括：串联的电阻和电容、与电容并联的信号开关；其中，

信号开关的闭合和断开通过控制所述控制器启动时钟调整量调整的启动信号的反相信号控制；信号开关闭合时，所述第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平或供电电压；信号开关断开时，输出点输出的电平为输出时钟信号的直流分量。

在一些可选的实施例中，所述控制器，具体用于：

当检测到启动信号跳变为设定的启动值时，启动控制调宽器调整时钟调整量的流程；

在设定的调整等待周期到期时，判断所述判决信号是否跳变为设定的停止值；若是，结束对所述时钟调整量的调整流程；若否，按设定的调整规则生成调整控制信号，控制调宽器调整所述时钟调整量。

在一些可选的实施例中，所述控制器，还用于：

所述按设定的调整规则生成调整控制信号之后，判断调整次数是否达到设定的次数阈值，当判断为是时，结束对所述时钟调整量的调整流程，否则继续等待下一个调整等待周期到期。

本发明实施例还提供一种时钟控制方法，包括：

从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号；根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；以及

检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果生成表征是否调整时钟调整量的判决信号；根据所述判决信号确定需要对配置的时钟调整量进行调整时，按设定的调整规则调整所述时钟调整量。

在一些可选的实施例中，所述从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号，具体包括：

采用时钟产生电路基于原始时钟信号产生两路相位相反的时钟信号；

采用第一阻容滤波通路和第二阻容滤波通路分别对两路相位相反的时钟信号进行滤波处理，分别得到两路时钟信号的直流分量；

采用第一比较器对所述两路时钟信号的直流分量进行比较；

采用双路选通器根据比较器的比较结果选择两路时钟信号中占空比较大的一路作为输入时钟信号输出。

在一些可选的实施例中，所述采用时钟产生电路基于原始时钟信号产生两路相位相反的时钟信号，具体包括：

采用第一缓冲器驱动输入的原始时钟信号，得到一路时钟信号，输出给第一阻容滤波通路和双路选通器；

采用第一反相器对第一缓冲器输出的一路时钟信号进行反相，得到反相的另一路时钟信号，输出给第二阻容滤波通路和所述双路选通器。

在一些可选的实施例中，根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；具体包括：

通过若干级联电阻开关控制串联接入的串联电阻的数量，实现调整所述时钟调整量；其中，所述电阻开关闭合时，将与自身并联的至少一个串联电阻短路，所述电阻开关断开时，与自身并联的至少一个串联电阻串联接入；

通过串连接入的串联电阻、与串联电阻并联的第二反相器和MOS管，对通过输入时钟信号的占空比进行调整，得到输出时钟信号。

在一些可选的实施例中，还包括：

对所述输入时钟信号进行占空比调整前，通过第二缓冲器驱动输入的所述输入时钟信号；以及

通过第三缓冲器驱动得到的输出时钟信号。

在一些可选的实施例中，检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果生成表征是否调整时钟调整量的判决信号；具体包括：

通过第三阻容滤波通路对所述输出时钟信号进行滤波处理得到所述输出时钟信号的直流分量；

通过第二比较器比较所述输出时钟信号的直流分量和分压网络产生的所述参考电平，根据比较结果产生所述判决信号。

在一些可选的实施例中，还包括：

对所述输出时钟信号进行滤波处理之前，通过第四缓冲器驱动所述输出时钟信号或通过第三反相器对输入的所述输出时钟信号进行反相处理。

在一些可选的实施例中，所述通过第三阻容滤波通路对所述输出时钟信号进行滤波处理得到所述输出时钟信号的直流分量；具体包括：

通过控制启动时钟调整量调整的启动信号的反相信号控制信号开关的闭合和断开；

信号开关闭合时，所述第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平或供电电压；当信号开关断开时，第三阻容滤波通路中包括的串联的电阻和电容之间的输出点，输出所述输出时钟信号的直流分量。

在一些可选的实施例中，根据所述判决信号确定需要对配置的时钟调整量进行调整时，按设定的调整规则调整所述时钟调整量；具体包括：

当检测到启动信号跳变为设定的启动值时，启动控制调整时钟调整量的流程；

在设定的调整等待周期到期时，判断所述判决信号是否跳变为设定的停止值；若是，结束对所述时钟调整量的调整流程；若否，按设定的调整规则生成调整控制信号，控制调整所述时钟调整量。

在一些可选的实施例中，所述按设定的调整规则生成调整控制信号之后，还包括：

判断调整次数是否达到设定的次数阈值，当判断为是时，结束对所述时钟调整量的调整流程，否则继续等待下一个调整等待周期到期。

本发明实施例提供的时钟控制电路及时钟控制方法，该时钟控制电路通过选相器从相位相反的两路时钟信号中选择占空比较大的一路作为输入时钟信号，并通过调宽器根据配置的时钟调整量对输入时钟信号的占空比进行调整，以及通过检测器检测输出时钟信号的直流分量是否不小于设定的参考电平，由控制器根据检测结果确定是否需要调整时钟调整量，从而使得配置的时钟调整量能够满足输入时钟信号占空比的调整需求，通过对输入时钟信号占空比的调整，使输出时钟信号的占空比不会严重偏离50％，从而避免了时钟占空比偏离所导致的时钟抖动特性恶化以及基于时钟的时序分析错误，保证了时序分析的正确性，也避免了锁相环的相位噪声性能以及杂散性能的严重恶化，优化了锁相环的相位噪声功能。

为了上述以及相关的目的，一个或多个实施例包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明某些示例性方面，并且其指示的仅仅是各个实施例的原则可以利用的各种方式中的一些方式。其它的益处和新颖性特征将随着下面的详细说明结合附图考虑而变得明显，所公开的实施例是要包括所有这些方面以及它们的等同。

说明书附图

图1是本发明实施例中时钟控制电路的结构示意图；

图2是本发明实施例中选相器的结构示意图；

图3是本发明实施例中选相器的波形示意图；

图4是本发明实施例中调宽器的结构示意图；

图5是本发明实施例中调宽器的波形示意图；

图6是本发明实施例中检测器的结构示意图；

图7是本发明实施例中检测器的波形示意图；

图8是本发明实施例中检测器的结构示意图；

图9是本发明实施例中控制器的一种实现流程图；

图10是本发明实施例中时钟控制方法的流程图。

具体实施方式

以下描述和附图充分地示出本发明的具体实施方案，以使本领域的技术人员能够实践它们。其他实施方案可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的组件和功能是可选的，并且操作的顺序可以变化。一些实施方案的部分和特征可以被包括在或替换其他实施方案的部分和特征。本发明的实施方案的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。在本文中，本发明的这些实施方案可以被单独地或总地用术语“发明”来表示，这仅仅是为了方便，并且如果事实上公开了超过一个的发明，不是要自动地限制该应用的范围为任何单个发明或发明构思。

为了解决现有技术中时钟占空比偏离所导致的时序分析错误的问题，本发明实施例提供一种时钟控制电路，可以自动完成对时钟的占空比校准(Duty Cycle Correction，DCC)，使倍频器的输出时钟的抖动特性不至于恶化到比较严重的程度，避免了锁相环相位噪声性能及杂散性能因此而严重恶化的可能性。该电路的结构如图1所示，包括选相器10、调宽器11、检测器12和控制器13。

检测器12可以获取并检测调宽器11输出的输出时钟信号向控制器13发送判决信号，控制器13获取检测器12发送的信号并控制调宽器校准配置的时钟调整量。

选相器10从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号。例如：如图1中所示的，原始时钟信号CLK_in从选相器10输入，选相器10将输入的原始时钟信号CLK_in进行驱动和反相处理，生成两路相位相反的时钟信号，并通过比较两路时钟信号的直流分量，进行时钟信号选路，得到占空比较大的一路作为输入时钟信号CLK_wd，输出给调宽器11。

调宽器11根据配置的时钟调整量，对选相器10提供的输入时钟信号进行占空比调整，得到输出时钟信号。例如：如图1中所示的，调宽器11按照配置的时钟调整量调整输入时钟信号CLK_wd，其中配置的时钟调整量可以根据输入时钟信号的调整需求进行调整，其调整由控制器13控制实现，当检测器12检测确定通过配置的时钟调整量调整得到的输出时钟信号CLK_wd其占空比满足条件时，则得到了的合适的时钟调整量，保持该时钟调整量，实现对输入时钟信号的调整即可保证输出时钟信号CLK_wd占空比符合要求了。

检测器12检测调宽器11输出的输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果向控制器13发送是否调整时钟调整量的判决信号。例如：如图1中所示的，检测器12对调整后得到的输出时钟信号CLK_wd进行检测，以检测调整后得到的输出时钟信号CLK_wd的占空比是否符合要求，不会严重偏离50％，检测器12通过阻容滤波通路获取输出时钟信号的直流分量，通过输出时钟信号的直流分量与参考电平的大小关系确定输出时钟信号的是否是占空比符合要求的时钟信号，当符合要求时，通过向控制器13发送的判决信号STOP控制控制器13停止对调宽器11配置的时钟调整量的调整。

控制器13根据检测器12输出的判决信号确定需要对调宽器11配置的时钟调整量进行调整时，按设定的调整规则调整调宽器11配置的时钟调整量。例如，如图1中所示的，控制器13可以在启动信号START的控制下启动对调宽器11配置的时钟调整量的调整。控制器13在启动对调宽器11配置的时钟调整量的调整后，根据检测器12输出的判决信号STOP确定是否调整调整11配置的时钟调整量，例如检测器12输出的判决信号跳变为设定的停止值时，停止调整时钟调整量；否则继续调整调宽器11配置的时钟调整量，可以按照设置的调整规则进行调整，每次调整一定的大小，直至调整到使输出时钟信号的占空比符合要求的时钟调整量为止。控制器13可以从选相器10的输入端获取与原始时钟信号同步的时钟，控制器13可以通过调整控制信号WT<n:0>控制调整调宽器11配置的时钟调整量。

下面通过具体的实施例描述选相器10、调宽器11、检测器12和控制器13的具体结构和实现原理。需要说明的是，下面各个器件的结构描述，仅仅是一种举例，在此基础上，可能会有各种变形和改进，在此并不能一一例举，描述的目的只是给出一种具体的示例，使上述时钟控制电路的功能和结构更具体化，本领域的技术人员应该理解，实际上本申请的时钟控制电路只要包括实现上述选相器10、调宽器11、检测器12和控制器13的功能的相应元器件即能解决本申请的技术问题实现对时钟占空比的调整，而不必刻意要求选相器10、调宽器11、检测器12和控制器13的具体结构和电路。

在一些可选的实施例中，上述选相器10包括：时钟产生电路、两个阻容滤波通路、比较器和双路选通器。其中：

时钟产生电路，用于基于原始时钟信号产生两路相位相反的时钟信号。

第一阻容滤波通路和第二阻容滤波通路，分别用于对两路相位相反的时钟信号进行滤波处理，分别得到两路时钟信号的直流分量。

第一比较器，用于对两个阻容滤波通路得到的两路时钟信号的直流分量进行比较。

双路选通器，用于根据第一比较器的比较结果选择两路时钟信号中占空比较大的一路作为输入时钟信号输出。

优选的，上述时钟产生电路包括：第一缓冲器，用于驱动输入的原始时钟信号，得到一路时钟信号，输出给双路选通器和第一阻容滤波通路；第一反相器，用于对第一缓冲器输出的一路时钟信号进行反相，得到反相的另一路时钟信号，输出给所述双路选通器和第二阻容滤波通路。

例如：上述选相器10的结构可以如图2所示。其中，时钟产生电路可以包括缓冲器101(第一缓冲器)和反相器102(第一反相器)。缓冲器101，用于驱动输入的原始时钟信号CLK_in，得到一路时钟信号CLK_a，输出给双路选通器103和第一阻容滤波通路。反相器102，用于对缓冲器101输出的一路时钟信号CLK_a进行反相，得到反相的另一路时钟信号CLK_b，输出给双路选通器103和第二阻容滤波通路。

第一阻容滤波通路由电阻107和电容108串联组成，其中电容108接地，电阻107和电容108之间的电路连线上设置输出点，将一路时钟信号CLK_a的直流分量DC_a提供给比较器104(第一比较器)。

第二阻容滤波通路由电阻105和电容106串联组成，其中电容106接地，电阻105和电容106之间的电路连线上设置输出点，将另一路时钟信号CLK_b的直流分量DC_b提供给比较器104。

比较器104的两个输入端分别输入两路时钟信号的直流分量DC_a和DC_b，比较器104对两路时钟信号的直流分量DC_a和DC_b进行比较，并将比较结果SW输出给双路选通器103。

双路选通器103根据比较结果SW，从两路时钟信号CLK_a和CLK_b中选择占空比较大的一路作为调宽器11的输入时钟信号CLK_wd输出给调宽器11。

选相器10的信号波形可以如图3所示，其中给出了两路时钟信号CLK_a和CLK_b、两路时钟信号的直流分量分别为DC_a和DC_b、输入时钟信号CLK_wd的信号波形。两路时钟信号CLK_a和CLK_b的相位是相反的，这两路时钟信号的直流分量分别为DC_a和DC_b，其中DC_a大小介于接地电平GND和VDD/2之间，DC_b大小介于VDD/2和供电电压VDD之间，即DC_b大于DC_a，因此，时钟信号CLK_b的直流分量大于时钟信号CLK_a的直流分量，选取时钟信号CLK_a作为输入时钟信号CLK_wd。

选相器10中利用了两组电阻-电容低通滤波器分别提取反相的两组时钟信号CLK_a和CLK_b的直流分量(DC_a和DC_b)，比较器104的差分输入信号为(DC_a-DC_b)，由于DC_a和DC_b完全基于差分结构的提取电路，这样共模噪声(如地弹噪声和串扰等)就完全可以忽略。避免了共模噪声无法完全抵消，导致比较器容易做出误判。此外，在深亚微米的CMOS工艺下，比较器固有的失调影响也不能忽略，当输入时钟非常接近50％时，直流提取量本身就已经非常接近VDD/2，显然较大的差分量有助于减少比较器失调带来的误判概率。

在一些可选的实施例中，上述调宽器11包括设定数量的串联电阻和若干级联的电阻开关，与设定数量的串联电阻并联的第二反相器和MOS管。其中：

电阻开关用于控制串联接入的串联电阻的数量，实现调整时钟调整量；其中，电阻开关闭合时，将与自身并联的至少一个串联电阻短路，电阻开关断开时，与自身并联的至少一个串联电阻才有可能串联接入；串联接入的串联电阻，与第二反相器和MOS管配合，实现对通过的输入时钟信号进行调整，得到输出时钟信号。该调宽器通过级联开关控制串联电阻的数量，在某个级联开关闭合时，与该级联开关并联的至少一个电阻被短路，因此控制各个级联开关的闭合和断开状态，就可以控制被短路的串联电阻的数量，从而实现控制对输入时钟信号起调整作用的串联电阻的数量，达到改变时钟调整量的目的。

优选的，上述调宽器还包括第二缓冲器和第三缓冲器。第二缓冲器，用于驱动输入的输入时钟信号。第三缓冲器，用于驱动得到的输出时钟信号。通过缓冲器驱动信号，优化信号的质量。

上述调宽器11的结构可以如图4所示，其中，调宽器11包括缓冲器111(第二缓冲器)、反相器112(第二反相器)、MOS管113、缓冲器114(第三缓冲器)、若干串联电阻和若干级联的电阻开关，若干串联电阻串联在缓冲器111和缓冲器114之间且与反相器112和MOS管113并联，若干级联的电阻开关分别与至少一个电阻并联，比如电阻开关WT<0>与串联后的所有串联电阻并联，开关WT<0>闭合时，所有串联电阻都被短路；电阻开关WT<1>与除最后一个串联电阻之外的其他电阻并联，电阻开关WT<1>闭合时，除最后一个串联电阻之外的其他电阻都被短路，只有最后一个电阻串联接入电路中；电阻开关WT<2>与除最后2个串联电阻之外的其他电阻并联，电阻开关WT<1>闭合时，除最后2个串联电阻之外的其他电阻都被短路，只有最后2个电阻串联接入电路中；......；电阻开关WT<n-2>与除最后n-2个电阻之外的其它电阻即前3个电阻并联，开关WT<n-2>闭合时，前3个电阻并联被短路，其他电阻串联接入电路中；电阻开关WT<n-1>与除最后n-1个电阻之外的其它电阻即前2个电阻并联，开关WT<n-1>闭合时，前2个电阻并联被短路，其他电阻串联接入电路中；电阻开关WT<n>与前1个电阻并联，开关WT<n>闭合时，前1个电阻并联被短路，其他电阻串联接入电路中；以此类推，这样电阻开关闭合时可以将与之并联的至少一个电阻短路，从而实现通过这些开关控制串联在缓冲器111和缓冲器114之间的电阻数量，实现改变对输入时钟信号进行调整的幅度，即改变了时钟调整量。

通过串联电阻和级联开关的配合，以及反相器112、MOS管113的作用，得到调整后的输入时钟信号或说驱动前的输出时钟信号CLK_tune，对驱动前的输出时钟信号CLK_tune通过缓冲器114驱动得到驱动后的输出时钟信号CLK_out。其中，输入时钟信号CLK_out、驱动前的输出时钟信号CLK_tune和驱动后的输出时钟信号CLK_out的信号波形可以如图5所示。可见，驱动后的输出时钟信号CLK_out相对于输入时钟信号CLK_out其占空比得到了调整，更接近50％。

在一些可选的实施例中，检测器12包括第三阻容滤波通路、分压网络、第二比较器。其中：

第三阻容滤波通路，用于对调宽器输出的输出时钟信号进行滤波处理，得到输出时钟信号的直流分量，提供给第二比较器。

分压网络，用于产生参考电平，提供给第二比较器。

第二比较器，比较输出时钟信号的直流分量和参考电平，根据比较结果产生判决信号给控制器。

优选的，上述检测器12，还包括：第四缓冲器或第三反相器；第四缓冲器，用于驱动输入的输出时钟信号；第三反相器，用于对输入的所述输出时钟信号进行反相处理。

优选的，上述第三阻容滤波通路包括：串联的电阻和电容、与电容并联的信号开关；其中，信号开关的闭合和断开通过控制控制器启动时钟调整量调整的启动信号的反相信号控制；信号开关闭合时，第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平或供电电压；信号开关断开时，输出点输出的电平为输出时钟信号的直流分量。其中，检测器包括第四缓冲器时，信号开关闭合时，第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平；检测器包括第三反相器时，信号开关闭合时，第三阻容滤波通路中电容和电阻之间的输出点输出的电平为供电电压。

上述检测器12的一种可选结构如图6所示，缓冲器121(第四缓冲器)、电阻122、电容123串联，信号开关127与电容123并联，电容123接地，电阻122、电容123串联，信号开关127组成第三阻容滤波通路；电阻125和126串联，电阻125接供电电压，电阻126接地，电阻122和电容123组成分压网络，产生参考电平REF；缓冲器121驱动输入的输出时钟信号CLK_out；电阻122和电容123之间的输出点连接比较器124的一个输入端，如图6中所示的比较器124的正输入端，将输出时钟信号CLK_out的直流分量DC_out输出给比较器124；电阻125和电阻126之间的输出点连接比较器124的另一个输入端，如图6中所示的比较器124的负输入端，将产生的参考电平REF提供给比较器124。

信号开关127通过控制器中调整时钟调整量的启动信号的反相信号控制，由反相信号0到1的跳变触发其断开。信号开关127闭合时，电阻122和电容123之间的输出点输出电压为0，信号开关127断开后电阻122和电容123之间的输出点的输出电压是输出时钟信号的直流分量DC_out。比较器124根据输出时钟信号的直流分量DC_out和参考电平REF产生判决信号，指令控制器113是否需要继续调整时钟调整量；当输出时钟信号的直流分量DC_out达到参考电平值DEF，即输出时钟信号的直流分量DC_out达到不小于参考电平DEF时，判决信号STOP跳变，比如由0跳变为1，实现指令控制器停止调整时钟调整量。

该检测器12的信号波形可以如图7所示，其中给出了输出时钟信号的直流分量DC_out、启动信号START、指示是否需要调整时钟调整量的判决信号STOP的信号波形。从控制器在启动信号由0跳变为1启动时钟调整量，检测器根据检测结果确定不需要继续调整时钟调整量时，判决信号STOP由0跳变为1，在这个过程，输出时钟信号的直流分量DC_out波形变化如图7中所示，在经过6个调整等待周期T_wait后，输出时钟信号的直流分量DC_out达到了不小于参考电平REF的值。

检测器12中，利用信号开关127将直流提取量DC_out的初始值设定为0，这样当控制器13调节调宽器11的配置时，DC_out必定符合从低到高或从的单调增长特性，单个比较器124就可以完成检测目标的判决，同时唯一的判决信号STOP可以使控制器13的调节流程可以更加简化。

上述检测器12的另一种可选结构如图8所示，与图6所示的检测器12不同之处在于，该检测器12中通过一个反相器121’(第三反相器)代替了图6中的缓冲器121，且电容123连接供电电压VDD，电阻122和电容123之间的输出点连接比较器124的一个输入端，如图8中所示的比较器124的负输入端，将输出时钟信号CLK_out的直流分量DC_out输出给比较器124；电阻125和电阻126之间的输出点连接比较器124的另一个输入端，如图8中所示的比较器124的正输入端这样在信号开关127闭合时，电阻122和电容123之间的输出点输出电压为VDD，信号开关127断开后电阻122和电容123之间的输出点的输出电压是输出时钟信号的直流分量DC_out。

图8所示的检测器12，通过将缓冲器换成反相器，以及电容连接供电电压VDD实现输出时钟信号的直流分量从供电电压VDD单调递减至REF时，停止调整调宽器配置的时钟调整量，其波形图可以参照图7，所不同的是输出时钟信号的直流分量DC_out波形变化不是从0递增，而是从VDD递减了。

即图8所示的检测器12与图6所示的检测器12相比，将输出时钟信号的直流分量DC_out从单调增长改成单调下降。只需要将信号开关127从接地形式换成接电源形式，将比较器124的输入端正负极性交换，再将电阻122之前的缓冲器121换成反相器121’即可实现。启动调整校准后，直流分量DC_out会单调地从VDD逐渐调整到参考电平REF以下，随即输出高电平的判决信号STOP，停止校准过程。

在一些可选的实施例中，控制器13具体用于当检测到启动信号跳变为设定的启动值时，启动控制调宽器调整时钟调整量的流程；在设定的调整等待周期到期时，判断判决信号是否跳变为设定的停止值；若是，结束对时钟调整量的调整流程；若否，按设定的调整规则生成调整控制信号，控制调宽器调整时钟调整量。

优选的，上述控制器，还用于按设定的调整规则生成调整控制信号之后，判断调整次数是否达到设定的次数阈值，当判断为是时，结束对时钟调整量的调整流程，否则继续等待下一个调整等待周期到期。

例如：上述控制器在启动信号START跳变为1之后，开始对调宽器配置的时钟调整量进行调整，可选的，检测器12可以在有输出时钟信号时即检测输出时钟信号的直流分量，也可以设置为在启动信号START跳变为1之后才检测输出时钟信号的直流分量，从而节约检测资源。

上述控制器13实现控制调整调宽器配置的时钟调整量调整的一种可选流程如图9所示，包括：

步骤S101：检测启动信号。

控制器通过一个启动信号START控制启动对调宽其配置的时钟调整量的调整，例如：START＝1时启动。

步骤S102：启动信号是否跳变为设定的启动值。若是执行步骤S103，否则返回继续执行步骤S101。

假设设定的启动值为1，即START＝1时启动对调宽其配置的时钟调整量的调整，则此处检验START是否等于1，若是执行步骤S103，否则返回步骤S101继续检测。

步骤S103：将调整控制信号和调整次数复位为零。

沿用上边的例子，在检测到START＝1时，将调整控制信号和调整次数归零。

例如调整控制信号表示为WT<n:0>，调整次数表示为RUN，则将WT<n:1>和RUN均复位为0，优选的，这种设置可以用于检测器的结构如图6所示时。

又例如：调整控制信号表示为WT<n:1>和WT<0>，调整次数表示为RUN，则将WT<n:1>、WT<0>和RUN均复位为0，优选的，这种设置可以用于检测器的结构如图8所示时。

其中设置调整次数是一种可选的较佳实现方式，通过设置调整次数可以避免无限制的调整时钟调整参数。其中调整次数也可以根据调宽器硬件配置的调整极限设置。

步骤S104：监控设定的调整等待周期是否到期。若是执行步骤S105，否则继续执行步骤S104。

控制器按照设定的调整等待周期，周期性的调整调宽器配置的时钟调整量，例如：设定的调整等待周期为T_wait，则等待T_wait到期时执行本轮的调整，否则继续等待。

步骤S105：判断判决信号是否跳变为设定的停止值。若是执行步骤S108，否则执行步骤S106。

在设定的调整等待周期到期后，还要进一步根据检测器的检测结果确定是否需要执行调整，因此，需要检测检测器输出的判决信号是否跳变为设定的停止值，若是的话，则不需要继续调整，否则继续本轮的调整。从而保证了在调宽器输出的输出时钟信号的占空比不符合要求时，调整调宽器配置的时钟调整量；在调宽器输出的输出时钟信号的占空比符合要求时，不再调整调宽器配置的时钟调整量。

假设设定的停止值为1，即判决信号STOPT＝1时停止对调宽器配置的时钟调整量的调整，则此处检验STOP是否等于1，若是执行步骤S108停止调整，否则步骤S106继续调整。

步骤S106：按设定的调整规则生成调整控制信号，控制调宽器调整时钟调整量，以及更新调整次数。

例如，控制器可以设置每次对时钟调整量调整一定的幅度，针对上述调宽器的结果，可以指令每次闭合或断开一个或几个信号开关，实现对配置的时钟调整量的调整。例如：控制器在认为需要调整调宽器配置的时钟调整量时，可以输出独热码形式的控制信号WT<n:0>来调节调宽器的调节量。控制器13中，当检测器12的DC_out从0逐渐增长，直到产生高电平的信号STOP迫使控制器停止校准。这样，控制器13中仅仅需要将独热码形式的控制信号WT<n:0>逐位调整即可，而且调整的方向是单调的，因此控制器13的流程更加简单，可靠性也更有保障。

优选的，当设置了调整次数限制时，此处更新调整次数的值。

沿用上边的例子，检测到判决信号STOP＝1时，若调整控制信号表示为WT<n:0>，调整次数表示为RUN，则将WT<n-RUN>设为1，其他位设为0，优选的，将调整次数RUN更新为RUN++，RUN++表示调整次数RUN加1。

又例如：检测到判决信号STOP＝1时，若调整控制信号表示为WT<n:1>和WT<0>，调整次数表示为RUN，则将WT<RUN+1>设为1，其他位设为0，优选的，将调整次数RUN更新为RUN++，RUN++表示调整次数RUN加1。

步骤S107：判断调整次数是否达到设定的次数阈值。若是执行步骤S108，否则继续执行步骤S104。

沿用上边的例子，假设限定了调整次数阈值为n+1，判断更新后的调整次数RUN++是否等于n+1。是执行步骤S108，否则继续执行步骤S104等待下一个调整等待周期到期。

步骤S108：结束调整流程。

当判决信号STOP跳为1或者根据设置的调整次数阈值确定调宽器11调到极限后，终止调整过程。

基于同一发明构思，本发明实施例还提供一种时钟控制方法，采用上述的时钟控制电路实现，该方法流程如图10所示，包括如下步骤：

S11：从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号。

从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号，具体包括：采用时钟产生电路基于原始时钟信号产生两路相位相反的时钟信号；采用第一阻容滤波通路和第二阻容滤波通路分别对两路相位相反的时钟信号进行滤波处理，分别得到两路时钟信号的直流分量；采用第一比较器对两路时钟信号的直流分量进行比较；采用双路选通器根据比较器的比较结果选择两路时钟信号中占空比较大的一路作为输入时钟信号输出。

其中，采用第一缓冲器驱动输入的原始时钟信号，得到一路时钟信号，输出给第一阻容滤波通路和双路选通器；采用第一反相器对第一缓冲器输出的一路时钟信号进行反相，得到反相的另一路时钟信号，输出给第二阻容滤波通路和双路选通器，实现采用时钟产生电路基于原始时钟信号产生两路相位相反的时钟信号。

该部分的具体实现过程参见上述对选相器10的相关具体描述，此处不再赘述。

S12：根据配置的时钟调整量，对输入时钟信号进行占空比调整，得到输出时钟信号。

具体的，通过若干级联电阻开关控制串联接入的串联电阻的数量，实现调整配置的时钟调整量；其中，电阻开关闭合时，将与自身并联的至少一个串联电阻短路，电阻开关断开时，与自身并联的至少一个串联电阻串联接入；通过串连接入的串联电阻、与串联电阻并联的第二反相器和MOS管，对通过输入时钟信号的占空比进行调整，得到输出时钟信号。

优选的，该步骤还包括：对输入时钟信号进行占空比调整前，通过第二缓冲器驱动输入的输入时钟信号，以及通过第三缓冲器驱动得到的输出时钟信号。

该部分的具体实现过程参见上述对调宽器11的相关具体描述，此处不再赘述。

S13：检测输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果生成表征是否调整时钟调整量的判决信号。

具体的，通过第三阻容滤波通路对输出时钟信号进行滤波处理得到输出时钟信号的直流分量；通过第二比较器比较输出时钟信号的直流分量和分压网络产生的参考电平，根据比较结果产生判决信号。

优选的，该步骤还包括：对输出时钟信号进行滤波处理之前，通过第四缓冲器驱动输出时钟信号或通过第三反相器对输入的输出时钟信号进行反相处理。

得到输出时钟信号的直流分量的过程，具体的，通过控制启动时钟调整量调整的启动信号的反相信号控制信号开关的闭合和断开；信号开关闭合时，第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平或供电电压；当信号开关断开时，第三阻容滤波通路中包括的串联的电阻和电容之间的输出点，输出上述输出时钟信号的直流分量。

该部分的具体实现过程参见上述对检测器12的相关具体描述，此处不再赘述。

S14：根据生成的判决信号确定需要对配置的时钟调整量进行调整时，按设定的调整规则调整时钟调整量。

具体的，当检测到启动信号跳变为设定的启动值时，启动控制调整时钟调整量的流程；在设定的调整等待周期到期时，判断判决信号是否跳变为设定的停止值；若是，结束对配置的时钟调整量的调整流程；若否，按设定的调整规则生成调整控制信号，控制调整配置的时钟调整量。

按设定的调整规则生成调整控制信号之后，还包括判断调整次数是否达到设定的次数阈值，当判断为是时，结束对配置的时钟调整量的调整流程，否则继续等待下一个调整等待周期到期。其中判别调整次数是一个优选的方式，可以避免无限制的调整。

该部分的具体实现过程参见上述对控制器13的相关具体描述，此处不再赘述。

本发明实施例提供的上述时钟控制电路及时钟控制方法可应用于锁相环、时钟倍频器等射频模拟领域的电路设计中，可以自动完成对时钟占空比的校准，使校准后的时钟抖动不至于严重恶化，尤其是当电路中时钟占空比严重偏离50％后，没有办法采用倍频-分频方法来获得比较接近50％占空比的时钟时，可以采用此电路，用比较小的代价将占空比调节至接近50％的程度。具体可能涉及时钟电路，譬如锁相环(Phase-locked loop)、延迟锁定环(Delay-locked loop)、倍频器等。

本发明实施例提供的上述时钟控制电路和时钟控制方法，工作过程中，不管输入时钟信号的占空比是大于50％还是小于50％，时钟控制电路只需要单调地调整占空比，环路设计大大简化(面积、功耗、精度都得到了优化)，逻辑控制更加简单，并避免了双向调整方案中因稳定性问题而额外增加的复杂设计考虑，避免了一些额外的时序控制需求，而且面积功耗可靠性都得到了提升。

应该明白，公开的过程中的步骤的特定顺序或层次是示例性方法的实例。基于设计偏好，应该理解，过程中的步骤的特定顺序或层次可以在不脱离本公开的保护范围的情况下得到重新安排。所附的方法权利要求以示例性的顺序给出了各种步骤的要素，并且不是要限于所述的特定顺序或层次。

在上述的详细描述中，各种特征一起组合在单个的实施方案中，以简化本公开。不应该将这种公开方法解释为反映了这样的意图，即，所要求保护的主题的实施方案需要清楚地在每个权利要求中所陈述的特征更多的特征。相反，如所附的权利要求书所反映的那样，本发明处于比所公开的单个实施方案的全部特征少的状态。因此，所附的权利要求书特此清楚地被并入详细描述中，其中每项权利要求独自作为本发明单独的优选实施方案。

本领域技术人员还应当理解，结合本文的实施例描述的各种说明性的逻辑框、模块、电路和算法步骤均可以实现成电子硬件、计算机软件或其组合。为了清楚地说明硬件和软件之间的可交换性，上面对各种说明性的部件、框、模块、电路和步骤均围绕其功能进行了一般地描述。至于这种功能是实现成硬件还是实现成软件，取决于特定的应用和对整个系统所施加的设计约束条件。熟练的技术人员可以针对每个特定应用，以变通的方式实现所描述的功能，但是，这种实现决策不应解释为背离本公开的保护范围。

上文的描述包括一个或多个实施例的举例。当然，为了描述上述实施例而描述部件或方法的所有可能的结合是不可能的，但是本领域普通技术人员应该认识到，各个实施例可以做进一步的组合和排列。因此，本文中描述的实施例旨在涵盖落入所附权利要求书的保护范围内的所有这样的改变、修改和变型。此外，就说明书或权利要求书中使用的术语“包含”，该词的涵盖方式类似于术语“包括”，就如同“包括，”在权利要求中用作衔接词所解释的那样。此外，使用在权利要求书的说明书中的任何一个术语“或者”是要表示“非排它性的或者”。

Claims (18)

1.一种时钟控制电路，其特征在于，包括：

选相器，用于从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号；

调宽器，用于根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；

检测器，用于检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果向控制器发送是否调整时钟调整量的判决信号；

所述控制器，用于根据所述判决信号确定需要对所述调宽器配置的时钟调整量进行调整时，按设定的调整规则调整所述调宽器配置的时钟调整量；

时钟产生电路，用于基于原始时钟信号产生两路相位相反的时钟信号；

第一阻容滤波通路和第二阻容滤波通路，分别用于对两路相位相反的时钟信号进行滤波处理，分别得到两路时钟信号的直流分量；

第一比较器，用于对所述两路时钟信号的直流分量进行比较；

双路选通器，用于根据第一比较器的比较结果选择两路时钟信号中占空比较大的一路作为输入时钟信号输出。

2.如权利要求1所述的时钟控制电路，其特征在于，所述时钟产生电路包括：

第一缓冲器，用于驱动输入的原始时钟信号，得到一路时钟信号，输出给双路选通器和第一阻容滤波通路；

第一反相器，用于对第一缓冲器输出的一路时钟信号进行反相，得到反相的另一路时钟信号，输出给所述双路选通器和第二阻容滤波通路。

3.如权利要求1所述的时钟控制电路，其特征在于，所述调宽器包括：设定数量的串联电阻和若干级联的电阻开关，与所述设定数量的串联电阻并联的第二反相器和MOS管；

所述电阻开关用于控制串联接入的串联电阻的数量，实现调整所述时钟调整量；其中，所述电阻开关闭合时，将与自身并联的至少一个串联电阻短路，所述电阻开关断开时，与自身并联的至少一个串联电阻串联接入；

串联接入的所述串联电阻，与第二反相器和MOS管配合，实现对通过的输入时钟信号进行调整，得到输出时钟信号。

4.如权利要求3所述的时钟控制电路，其特征在于，所述调宽器，还包括：

第二缓冲器，用于驱动输入的所述输入时钟信号；

第三缓冲器，用于驱动得到的输出时钟信号。

5.如权利要求1所述的时钟控制电路，其特征在于，所述检测器包括：第三阻容滤波通路、分压网络和第二比较器；

所述第三阻容滤波通路，用于对所述输出时钟信号进行滤波处理，得到输出时钟信号的直流分量，提供给第二比较器；

所述分压网络，用于产生所述参考电平，提供给所述第二比较器；

所述第二比较器，比较所述输出时钟信号的直流分量和所述参考电平，根据比较结果产生所述判决信号给控制器。

6.如权利要求5所述的时钟控制电路，其特征在于，所述检测器，还包括：

第四缓冲器，用于驱动输入的所述输出时钟信号；或

第三反相器，用于对输入的所述输出时钟信号进行反相处理。

7.如权利要求6所述的时钟控制电路，其特征在于，所述第三阻容滤波通路包括：串联的电阻和电容、与电容并联的信号开关；其中，

信号开关的闭合和断开通过控制所述控制器启动时钟调整量调整的启动信号的反相信号控制；信号开关闭合时，所述第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平或供电电压；信号开关断开时，输出点输出的电平为输出时钟信号的直流分量。

8.如权利要求1-7中任一项所述的时钟控制电路，其特征在于，所述控制器，具体用于：

当检测到启动信号跳变为设定的启动值时，启动控制调宽器调整时钟调整量的流程；

在设定的调整等待周期到期时，判断所述判决信号是否跳变为设定的停止值；若是，结束对所述时钟调整量的调整流程；若否，按设定的调整规则生成调整控制信号，控制调宽器调整所述时钟调整量。

9.如权利要求8所述的时钟控制电路，其特征在于，所述控制器，还用于：

所述按设定的调整规则生成调整控制信号之后，判断调整次数是否达到设定的次数阈值，当判断为是时，结束对所述时钟调整量的调整流程，否则继续等待下一个调整等待周期到期。

10.一种时钟控制方法，其特征在于，包括：

从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号；根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；以及

检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果生成表征是否调整时钟调整量的判决信号；根据所述判决信号确定需要对配置的时钟调整量进行调整时，按设定的调整规则调整所述时钟调整量；

所述从基于原始时钟信号的两路相位相反的时钟信号中，选取占空比较大一路的作为输入时钟信号，具体包括：

采用时钟产生电路基于原始时钟信号产生两路相位相反的时钟信号；

采用第一阻容滤波通路和第二阻容滤波通路分别对两路相位相反的时钟信号进行滤波处理，分别得到两路时钟信号的直流分量；

采用第一比较器对所述两路时钟信号的直流分量进行比较；

采用双路选通器根据比较器的比较结果选择两路时钟信号中占空比较大的一路作为输入时钟信号输出。

11.如权利要求10所述的方法，其特征在于，所述采用时钟产生电路基于原始时钟信号产生两路相位相反的时钟信号，具体包括：

采用第一缓冲器驱动输入的原始时钟信号，得到一路时钟信号，输出给第一阻容滤波通路和双路选通器；

采用第一反相器对第一缓冲器输出的一路时钟信号进行反相，得到反相的另一路时钟信号，输出给第二阻容滤波通路和所述双路选通器。

12.如权利要求10所述的方法，其特征在于，根据配置的时钟调整量，对所述输入时钟信号进行占空比调整，得到输出时钟信号；具体包括：

通过若干级联电阻开关控制串联接入的串联电阻的数量，实现调整所述时钟调整量；其中，所述电阻开关闭合时，将与自身并联的至少一个串联电阻短路，所述电阻开关断开时，与自身并联的至少一个串联电阻串联接入；

通过串连接入的串联电阻、与串联电阻并联的第二反相器和MOS管，对通过输入时钟信号的占空比进行调整，得到输出时钟信号。

13.如权利要求12所述的方法，其特征在于，还包括：

对所述输入时钟信号进行占空比调整前，通过第二缓冲器驱动输入的所述输入时钟信号；以及

通过第三缓冲器驱动得到的输出时钟信号。

14.如权利要求10所述的方法，其特征在于，检测所述输出时钟信号的直流分量是否不小于设定的参考电平，并根据检测结果生成表征是否调整时钟调整量的判决信号；具体包括：

通过第三阻容滤波通路对所述输出时钟信号进行滤波处理得到所述输出时钟信号的直流分量；

通过第二比较器比较所述输出时钟信号的直流分量和分压网络产生的所述参考电平，根据比较结果产生所述判决信号。

15.如权利要求14所述的方法，其特征在于，还包括：

对所述输出时钟信号进行滤波处理之前，通过第四缓冲器驱动所述输出时钟信号或通过第三反相器对输入的所述输出时钟信号进行反相处理。

16.如权利要求15所述的方法，其特征在于，所述通过第三阻容滤波通路对所述输出时钟信号进行滤波处理得到所述输出时钟信号的直流分量；具体包括：

通过控制启动时钟调整量调整的启动信号的反相信号控制信号开关的闭合和断开；

信号开关闭合时，所述第三阻容滤波通路中电容和电阻之间的输出点输出的电平为接地电平或供电电压；当信号开关断开时，第三阻容滤波通路中包括的串联的电阻和电容之间的输出点，输出所述输出时钟信号的直流分量。

17.如权利要求11-16中任一项所述的方法，其特征在于，根据所述判决信号确定需要对配置的时钟调整量进行调整时，按设定的调整规则调整所述时钟调整量；具体包括：

当检测到启动信号跳变为设定的启动值时，启动控制调整时钟调整量的流程；

在设定的调整等待周期到期时，判断所述判决信号是否跳变为设定的停止值；若是，结束对所述时钟调整量的调整流程；若否，按设定的调整规则生成调整控制信号，控制调整所述时钟调整量。

18.如权利要求17所述的方法，其特征在于，所述按设定的调整规则生成调整控制信号之后，还包括：

判断调整次数是否达到设定的次数阈值，当判断为是时，结束对所述时钟调整量的调整流程，否则继续等待下一个调整等待周期到期。