KR100868017B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 폴링 래치 신호에 응답하여 라이징 클럭으로부터 라이징 데이터 출력 클럭 및 라이징 래치 신호를 생성하고, 상기 라이징 래치 신호에 응답하여 폴링 클럭으로부터 폴링 데이터 출력 클럭 및 상기 폴링 래치 신호를 생성하는 데이터 출력 클럭 생성 수단; 및 상기 라이징 데이터 출력 클럭에 응답하여 라이징 데이터를 구동하고, 상기 폴링 데이터 출력 클럭에 응답하여 폴링 데이터를 구동하는 데이터 출력 프리드라이버;를 포함하는 것을 특징으로 한다.
Figure R1020070046237
반도체 메모리 장치, 데이터 출력 클럭, 데이터 출력 프리드라이버

Description

반도체 메모리 장치의 데이터 출력 회로{Circuit for Outputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 3은 도 2에 도시한 데이터 출력 클럭 생성 수단의 상세 구성도,
도 4는 도 2에 도시한 데이터 출력 프리드라이버의 상세 회로 구성도,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 출력 클럭 생성 수단 20 : 데이터 출력 프리드라이버
110 : 펄스 생성부 120 : 래치부
210 : 제어 클럭 생성부 220 : 프리드라이빙부
본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 고속 동작시에도 안정적인 동작을 수행하는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)와 같은 형태의 반도체 메모리 장치는, DLL(Delay Locked Loop) 회로로부터 라이징 클럭과 폴링 클럭을 생성하여 각 클럭의 라이징 에지 타임에 데이터를 출력하는 동작을 수행함으로써, 보다 빠른 속도의 동작을 수행한다. 이와 같은 반도체 메모리 장치에 구비되는 데이터 출력 회로는, 데이터 출력 클럭 생성 수단을 구비하여 상기 라이징 클럭과 상기 폴링 클럭으로부터 하이(High) 구간이 좁은 펄스 형태의 라이징 데이터 출력 클럭과 폴링 데이터 출력 클럭을 생성하고, 이후 프리드라이버에서 상기 라이징 데이터 출력 클럭과 상기 폴링 데이터 출력 클럭을 이용하여 라이징 데이터와 폴링 데이터를 각각 구동하는 기능을 수행한다. 프리드라이버를 통해 구동된 각각의 데이터들은 이후 메인 드라이버에서 다시 구동되고 데이터 패드를 통해 출력된다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도로서, 고주파 동작시 데이터 출력 회로에서 활용되는 각 클럭의 파형을 나타낸 것이다.
도면에는, 라이징 클럭(rclk), 폴링 클럭(fclk), 라이징 데이터 출력 클럭(rclk_do) 및 폴링 데이터 출력 클럭(fclk_do)의 파형이 도시되어 있다.
도면을 통해 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상이 반대인 것을 확인할 수 있다. 상기 라이징 데이터 출력 클럭(rclk_do)은 상기 라이징 클럭(rclk)으로부터 위상이 반전된 형태로서, 상기 라이징 클럭(rclk)보다 좁은 하이 구간을 갖도록 설정되어야 한다. 마찬가지로 상기 폴링 데이터 출력 클럭(fclk_do)은 상기 폴링 클럭(fclk)으로부터 위상이 반전된 형태로서, 상기 폴링 클럭(fclk)보다 좁은 하이 구간을 갖도록 설정되어야 한다.
상기 반도체 메모리 장치가 고속으로 동작할수록 고주파의 클럭을 사용하게 되고, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk) 또한 마찬가지로 고주파의 클럭이 된다. 그런데 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)을 생성하기 위해 사용되는 지연 소자는 절대적인 지연값을 갖는다. 따라서 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)의 하이 구간은 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)이 소정 주파수일 때까지만 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)보다 좁은 상태를 유지한다. 이후, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)이 상기 소정 주파수를 초과하게 되면, 상기 라이징 클럭(rclk)과 상기 라이징 데이터 출력 클럭(rclk_do)의 하이 구간의 길이가 같아지게 되고, 상기 폴링 클럭(fclk)과 상기 폴링 데이터 출력 클럭(fclk_do)의 하이 구간의 길이가 같아지게 된다. 도 1에는 이와 같이 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)이 상기 소정 주파수를 초과한 경우를 나타내었다.
이 경우, 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)은 서로 반대의 위상을 갖게 된다. 따라서 상기 라이징 데이터 출력 클럭(rclk_do)의 라이징 에지 타임은 상기 폴링 데이터 출력 클럭(fclk_do)의 폴링 에지 타임과 겹치게 되고, 상기 라이징 데이터 출력 클럭(rclk_do)의 폴링 에지 타임은 상기 폴링 데이터 출력 클럭(fclk_do)의 라이징 에지 타임과 겹치게 된다. 이와 같은 현상은 데이터 출력 동작시 오동작을 야기한다. 즉, 라이징 데이터만 출력되어야 하는 시점에 폴링 데이터와 함께 출력되거나, 폴링 데이터만 출력되어야 하는 시점에 라이징 데이터와 함게 출력되는 등의 오동작이 발생한다.
이처럼, 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로는, 고속 동작을 구현하기 위해 높은 주파수의 클럭을 사용할수록 동작의 안정성이 저하된다는 문제점을 가지고 있었다. 이는 종래의 데이터 출력 회로가 고정적인 지연값을 갖는 지연 소자를 이용하여 데이터 출력 클럭을 생성함에 따라, 고주파 동작시 DLL 클럭과 데이터 출력 클럭의 파형이 같아지게 되므로 발생하게 되는 문제점이다. 그러나 종래에는 이와 같은 문제점을 해결하기에 용이하지 않다는 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 안정적인 동작을 수행하는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 고속 동작시 원하지 않는 데이터가 출력되는 오동작을 방지하는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 폴링 래치 신호에 응답하여 라이징 클럭으로부터 라이징 데이터 출력 클럭 및 라이징 래치 신호를 생성하고, 상기 라이징 래치 신호에 응답하여 폴링 클럭으로부터 폴링 데이터 출력 클럭 및 상기 폴링 래치 신호를 생성하는 데이터 출력 클럭 생성 수단; 및 상기 라이징 데이터 출력 클럭에 응답하여 라이징 데이터를 구동하고, 상기 폴링 데이터 출력 클럭에 응답하여 폴링 데이터를 구동하는 데이터 출력 프리드라이버;를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 라이징 클럭과 폴링 클럭의 펄스 폭을 각각 조정하여 라이징 펄스 신호와 폴링 펄스 신호를 생성하는 펄스 생성부; 상기 라이징 펄스 신호에 의해 생성되는 신호 및 상기 폴링 펄스 신호에 의해 생성되는 신호를 각각 상기 폴링 펄스 신호에 의해 생성되는 신호를 제어하기 위한 신호 및 상기 라이징 펄스 신호에 의해 생성되는 신호를 제어하기 위한 신호로서 활용하여 라이징 데이터 출력 클럭 및 폴링 데이터 출력 클럭을 생성하는 래치부; 상기 라이징 데이터 출력 클럭과 상기 폴링 데이터 출력 클럭에 의해 각각 생성되는 신호들을 각각 폴링 제어 클럭에 대한 구간 제어 신호 및 라이징 제어 클럭에 대한 구간 제어 신호로서 활용하여 상기 라이징 제어 클럭 및 상기 폴링 제어 클럭을 생성하는 제어 클럭 생성부; 및 상기 라이징 제어 클럭과 상기 폴링 제어 클럭에 각각 응답하여 라이징 데이터 및 폴링 데이터를 구동하는 프리드라이빙부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
도시한 바와 같이, 상기 데이터 출력 회로는, 폴링 래치 신호(flat)에 응답하여 라이징 클럭(rclk)으로부터 라이징 데이터 출력 클럭(rclk_do) 및 라이징 래치 신호(rlat)를 생성하고, 상기 라이징 래치 신호(rlat)에 응답하여 폴링 클럭(fclk)으로부터 폴링 데이터 출력 클럭(fclk_do) 및 상기 폴링 래치 신호(flat)를 생성하는 데이터 출력 클럭 생성 수단(10) 및 상기 라이징 데이터 출력 클럭(rclk_do)에 응답하여 라이징 데이터(rdata)를 구동하고, 상기 폴링 데이터 출력 클럭(fclk_do)에 응답하여 폴링 데이터(fdata)를 구동하는 데이터 출력 프리드라이버(20)를 포함한다.
여기에서 상기 데이터 출력 클럭 생성 수단(10)은 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 펄스 폭을 각각 조정하여 라이징 펄스 신호(rpls)와 폴링 펄스 신호(fpls)를 생성하는 펄스 생성부(110) 및 상기 폴링 래치 신호(flat)에 응답하여 상기 라이징 펄스 신호(rpls)로부터 상기 라이징 데이터 출력 클럭(rclk_do) 및 상기 라이징 래치 신호(rlat)를 생성하고, 상기 라이징 래치 신호(rlat)에 응답하여 상기 폴링 펄스 신호(fpls)로부터 상기 폴링 데이터 출력 클 럭(fclk_do) 및 상기 폴링 래치 신호(flat)를 생성하는 래치부(120)를 포함한다.
그리고 상기 데이터 출력 프리드라이버(20)는 상기 라이징 데이터 출력 클럭(rclk_do) 및 폴링 구간 제어 신호(fivcnt)에 응답하여 라이징 구간 제어 신호(rivcnt) 및 라이징 제어 클럭(rcntclk)을 생성하고, 상기 폴링 데이터 출력 클럭(fclk_do) 및 상기 라이징 구간 제어 신호(rivcnt)에 응답하여 상기 폴링 구간 제어 신호(fivcnt) 및 폴링 제어 클럭(fcntclk)을 생성하는 제어 클럭 생성부(210) 및 상기 라이징 제어 클럭(rcntclk)에 응답하여 라이징 데이터(rdata)를 구동하고, 상기 폴링 제어 클럭(fcntclk)에 응답하여 폴링 데이터(fdata)를 구동하여 구동 데이터(drdata)를 출력하는 프리드라이빙부(220)를 포함한다.
종래의 기술에서는 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)가 반전되어 각각 데이터 출력 클럭으로서 활용된다. 그러나 본 발명에서 상기 라이징 펄스 신호(rpls)는 상기 폴링 래치 신호(flat)에 의해 래치된 후 상기 라이징 데이터 출력 클럭(rclk_do)으로서 활용되고, 상기 폴링 펄스 신호(fpls)는 상기 라이징 래치 신호(rlat)에 의해 래치된 후 상기 폴링 데이터 출력 클럭(fclk_do)으로서 활용된다. 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)는 각각 로우 펄스(Low Pulse) 형태로 토글(Toggle)하며, 상기 폴링 데이터 출력 클럭(fclk_do)과 상기 라이징 데이터 출력 클럭(rclk_do)은 소정의 레벨을 유지하다 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)가 토글할 때 그 레벨이 천이하게 된다. 이러한 동작에 의해 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)은 하이 구간이 로우(Low) 구 간에 비해 더 넓은 형태의 클럭 신호가 된다.
상기 라이징 구간 제어 신호(rivcnt)와 상기 폴링 구간 제어 신호(fivcnt)는 각각 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)과 반대의 위상을 갖는 신호이다. 상기 라이징 제어 클럭(rcntclk)은 상기 폴링 구간 제어 신호(fivcnt)의 제어에 의해 상기 라이징 데이터 출력 클럭(rclk_do)으로부터 생성되고, 상기 폴링 제어 클럭(fcntclk)은 상기 라이징 구간 제어 신호(rivcnt)의 제어에 의해 상기 폴링 데이터 출력 클럭(fclk_do)으로부터 생성된다. 이러한 동작에 의해 상기 라이징 제어 클럭(rcntclk)과 상기 폴링 제어 클럭(fcntclk)은 각각 하이 구간이 로우 구간에 비해 좁은 형태의 클럭 신호가 된다.
이후, 상기 프리드라이빙부(220)는 상기 라이징 제어 클럭(rcntclk)을 이용하여 상기 라이징 데이터(rdata)를 구동하고, 상기 폴링 제어 클럭(fcntclk)을 이용하여 상기 폴링 데이터(fdata)를 구동한다. 이 때 상기 라이징 제어 클럭(rcntclk)과 상기 폴링 제어 클럭(fcntclk)은 각각 하이 구간이 로우 구간보다 좁게 설정되었으므로, 서로 겹치는 구간은 존재하지 않는다. 따라서 고주파 동작시에도 원하지 않는 데이터가 출력되는 등의 오동작은 발생하지 않는다. 즉, 상기 라이징 래치 신호(rlat)와 상기 폴링 래치 신호(flat)를 교차적으로 래치 신호로서 활용하여 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)을 생성하고, 상기 라이징 구간 제어 신호(rivcnt)와 상기 폴링 구간 제어 신호(fivcnt)를 교차적으로 클럭의 하이 구간을 제어하는 신호로서 활용하여 상기 라이징 제어 클럭(rcntclk)과 상기 폴링 제어 클럭(fcntclk)을 생성함에 따라 데이터 출력 동작의 안정성이 향상되는 효과가 발생하게 되는 것이다.
도 3은 도 2에 도시한 데이터 출력 클럭 생성 수단의 상세 구성도이다.
도시한 바와 같이, 상기 데이터 출력 클럭 생성 수단(10)은 상기 펄스 생성부(110) 및 상기 래치부(120)를 포함한다.
여기에서 상기 펄스 생성부(110)는 상기 라이징 클럭(rclk)의 펄스 폭을 조정하여 상기 라이징 펄스 신호(rpls)를 생성하는 라이징 펄스 생성부(112) 및 상기 폴링 클럭(fclk)의 펄스 폭을 각각 조정하여 상기 폴링 펄스 신호(fpls)를 생성하는 폴링 펄스 생성부(114)를 포함한다.
상기 라이징 펄스 생성부(112)는 상기 라이징 클럭(rclk)을 입력 받는 제 1 반전 지연기(IDLY1) 및 상기 라이징 클럭(rclk)과 상기 제 1 반전 지연기(IDLY1)의 출력 신호를 입력 받아 상기 라이징 펄스 신호(rpls)를 출력하는 제 1 낸드게이트(ND1)를 포함한다.
그리고 상기 폴링 펄스 생성부(114)는 상기 폴링 클럭(fclk)을 입력 받는 제 2 반전 지연기(IDLY2) 및 상기 폴링 클럭(fclk)과 상기 제 2 반전 지연기(IDLY2)의 출력 신호를 입력 받아 상기 폴링 펄스 신호(fpls)를 출력하는 제 2 낸드게이트(ND2)를 포함한다.
한편, 상기 래치부(120)는 상기 폴링 래치 신호(flat)에 응답하여 상기 라이징 펄스 신호(rpls)로부터 상기 라이징 데이터 출력 클럭(rclk_do) 및 상기 라이징 래치 신호(rlat)를 생성하는 라이징 래치부(122) 및 상기 라이징 래치 신호(rlat) 에 응답하여 상기 폴링 펄스 신호(fpls)로부터 상기 폴링 데이터 출력 클럭(fclk_do) 및 상기 폴링 래치 신호(flat)를 생성하는 폴링 래치부(122)를 포함한다.
상기 라이징 래치부(122)는 상기 라이징 펄스 신호(rpls)와 상기 폴링 래치 신호(flat)를 입력 받아 상기 라이징 래치 신호(rlat)를 출력하는 제 3 낸드게이트(ND3) 및 상기 라이징 래치 신호(rlat)를 입력 받아 상기 라이징 데이터 출력 클럭(rclk_do)을 출력하는 제 1 비반전 지연기(NIDLY1)를 포함한다.
그리고 상기 폴링 래치부(124)는 상기 폴링 펄스 신호(fpls)와 상기 라이징 래치 신호(rlat)를 입력 받아 상기 폴링 래치 신호(flat)를 출력하는 제 4 낸드게이트(ND4) 및 상기 폴링 래치 신호(flat)를 입력 받아 상기 폴링 데이터 출력 클럭(fclk_do)을 출력하는 제 2 비반전 지연기(NIDLY2)를 포함한다.
이와 같이 구성된 상기 데이터 출력 클럭 생성 수단(10)에서, 상기 라이징 데이터 출력 클럭(rclk_do)은 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls) 각각의 폴링 에지의 영향을 받아 그 레벨이 천이하게 된다. 이 때, 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls) 각각의 라이징 에지의 영향은 받지 않는다. 상기 폴링 데이터 출력 클럭(fclk_do) 또한 마찬가지로 상기 폴링 펄스 신호(fpls)와 상기 라이징 펄스 신호(rpls) 각각의 폴링 에지의 영향을 받아 그 레벨이 천이하게 되며, 상기 폴링 펄스 신호(fpls)와 상기 라이징 펄스 신호(rpls) 각각의 라이징 에지의 영향은 받지 않는다.
즉, 상기 라이징 데이터 출력 클럭(rclk_do)은 상기 라이징 펄스 신호(rpls) 의 폴링 에지 타임의 영향을 받아 라이징 에지를 갖게 되고, 상기 폴링 펄스 신호(fpls)의 폴링 에지 타임의 영향을 받아 폴링 에지를 갖게 된다. 이 때, 상기 라이징 데이터 출력 클럭(rclk_do)을 출력하는 상기 제 1 비반전 지연기(NIDLY1)에 상기 라이징 펄스 신호(rpls)의 레벨 천이의 영향이 전달되는 시간보다 상기 폴링 펄스 신호(fpls)의 레벨 천이의 영향이 전달되는 시간이 더 길다. 따라서 상기 라이징 데이터 출력 클럭(rclk_do)은 하이 구간이 로우 구간보다 더 넓은 클럭 신호가 된다. 마찬가지로 상기 폴링 데이터 출력 클럭(fclk_do) 또한 하이 구간이 로우 구간보다 더 넓은 클럭 신호가 된다.
도 4는 도 2에 도시한 데이터 출력 프리드라이버의 상세 회로 구성도이다.
도시한 바와 같이, 상기 데이터 출력 프리드라이버(20)는 상기 제어 클럭 생성부(210) 및 상기 프리드라이빙부(220)를 포함한다.
여기에서 상기 제어 클럭 생성부(210)는 상기 라이징 데이터 출력 클럭(rclk_do) 및 상기 폴링 구간 제어 신호(fivcnt)에 응답하여 상기 라이징 구간 제어 신호(rivcnt) 및 상기 라이징 제어 클럭(rcntclk)을 생성하는 라이징 제어 클럭 생성부(212) 및 상기 폴링 데이터 출력 클럭(fclk_do) 및 상기 라이징 구간 제어 신호(rivcnt)에 응답하여 상기 폴링 구간 제어 신호(fivcnt) 및 상기 폴링 제어 클럭(fcntclk)을 생성하는 폴링 제어 클럭 생성부(214)를 포함한다.
상기 라이징 제어 클럭 생성부(212)는 상기 라이징 데이터 출력 클럭(rclk_do)을 입력 받아 상기 라이징 구간 제어 신호(rivcnt)를 출력하는 제 1 인버터(IV1), 상기 폴링 구간 제어 신호(fivcnt)를 입력 받는 제 2 인버터(IV2), 상 기 폴링 구간 제어 신호(fivcnt)를 비반전 구동하는 제 3 및 제 4 인버터(IV3, IV4), 상기 제 2 인버터(IV2)의 출력 신호와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 5 낸드게이트(ND5) 및 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받아 상기 라이징 제어 클럭(rcntclk)을 출력하는 제 5 인버터(IV5)를 포함한다.
그리고 상기 폴링 제어 클럭 생성부(214)는 상기 폴링 데이터 출력 클럭(fclk_do)을 입력 받아 상기 폴링 구간 제어 신호(fivcnt)를 출력하는 제 6 인버터(IV6), 상기 라이징 구간 제어 신호(rivcnt)를 입력 받는 제 7 인버터(IV7), 상기 라이징 구간 제어 신호(rivcnt)를 비반전 구동하는 제 8 및 제 9 인버터(IV8, IV9), 상기 제 7 인버터(IV7)의 출력 신호와 상기 제 9 인버터(IV9)의 출력 신호를 입력 받아 상기 폴링 제어 클럭(fcntclk)을 출력하는 제 10 인버터(IV10)를 포함한다.
한편, 상기 프리드라이빙부(220)는 상기 라이징 제어 클럭(rcntclk)의 제어에 따라 상기 라이징 데이터(rdata)를 제 1 노드(N1)에 전달하는 제 1 패스게이트(PG1), 상기 폴링 제어 클럭(fcntclk)의 제어에 따라 상기 폴링 데이터(fdata)를 상기 제 1 노드(N1)에 전달하는 제 2 패스게이트(PG2), 상기 제 1 노드(N1)에 전달된 신호를 입력 받는 제 11 인버터(IV11), 상기 제 11 인버터(IV11)와 래치 구조를 형성하는 제 12 인버터(IV12), 상기 제 11 인버터(IV11)의 출력 신호를 입력 받아 상기 구동 데이터(drdata)를 출력하는 제 13 인버터(IV13)를 포함한다.
이와 같이 구성된 상기 데이터 출력 프리드라이버(20)에서, 상기 라이징 구 간 제어 신호(rivcnt)는 상기 라이징 데이터 출력 클럭(rclk_do)과 반대의 위상을 갖는다. 마찬가지로 상기 폴링 구간 제어 신호(fivcnt)는 상기 폴링 데이터 출력 클럭(fclk_do)과 반대의 위상을 갖는다. 상기 라이징 제어 클럭(rcntclk)은 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 구간 제어 신호(fivcnt)가 논리곱 연산되고 지연된 형태의 파형을 갖게 되는데, 이와 같은 방식으로 생성되는 상기 라이징 제어 클럭(rcntclk)은 하이 구간이 로우 구간보다 좁은 형태가 된다. 마찬가지로 상기 폴링 제어 클럭(fcntclk)은 상기 폴링 데이터 출력 클럭(fclk_do)과 상기 라이징 구간 제어 신호(rivcnt)에 의해 생성되며, 하이 구간이 로우 구간보다 좁은 형태가 된다.
즉, 상기 라이징 제어 클럭(rcntclk)의 하이 구간과 상기 폴링 제어 클럭(fcntclk)의 하이 구간은 서로 겹치지 않는다. 따라서 상기 라이징 제어 클럭(rcntclk)에 따라 상기 라이징 데이터(rdata)를 구동하고, 상기 폴링 제어 클럭(fcntclk)의 제어에 따라 상기 폴링 데이터(fdata)를 구동함에 있어 원하지 않는 데이터가 출력되는 등의 오동작은 발생하지 않는다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는, 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk), 상기 라이징 펄스 신호(rpls), 상기 폴링 펄스 신호(fpls), 상기 라이징 데이터 출력 클럭(rclk_do), 상기 폴링 데이터 출력 클럭(fclk_do), 상기 라이징 제어 클럭(rcntclk) 및 상기 폴링 제어 클럭(fcntclk)이 도시되어 있다.
도면을 통해, 상기 라이징 펄스 신호(rpls)는 상기 라이징 클럭(rclk)으로부터 생성되는 로우 펄스 신호라는 것과, 상기 폴링 펄스 신호(fpls)는 상기 폴링 클럭(fclk)으로부터 생성되는 로우 펄스 신호라는 것을 확인할 수 있다. 본 발명에서도 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls) 각각의 펄스 폭은 고정적인 값에 의해 설정된다. 따라서 반도체 메모리 장치가 고속 동작을 수행하면, 상기 라이징 펄스 신호(rpls)와 상기 폴링 펄스 신호(fpls)는 각각 상기 라이징 클럭(rclk) 및 상기 폴링 펄스 신호(fpls)와 같은 파형을 보이게 될 것이다. 그러나 상기 라이징 데이터 출력 클럭(rclk_do)과 상기 폴링 데이터 출력 클럭(fclk_do)은 각각 하이 구간이 로우 구간보다 넓은 형태로 생성되고, 상기 라이징 제어 클럭(rcntclk)과 상기 폴링 제어 클럭(fcntclk)은 각각 하이 구간이 로우 구간보다 좁은 형태로 생성되므로, 상기 라이징 제어 클럭(rcntclk)과 상기 폴링 제어 클럭(fcntclk)이 서로 겹치는 하이 구간은 발생하지 않는다. 따라서 고속으로 동작하는 반도체 메모리 장치에서도 라이징 데이터와 폴링 데이터가 교대로 구동되는 동작이 원활하게 수행 가능하게 된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 라이징 클럭과 폴링 클럭으로부터 각각 라이징 펄스 신호와 폴링 펄스 신호를 생성하고, 이로부터 라이징 데이터 출력 클럭 및 폴링 데이터 출력 클럭을 생성한다. 이 때, 플립플롭 형태의 회로를 이용하여 라이징 데이터 출력 클럭과 폴링 데이터 출력 클럭을 래치함으로써, 각각 하이 구간이 로우 구간보다 넓은 형태의 클럭이 되 게 한다. 이후, 라이징 데이터 출력 클럭과 폴링 데이터 출력 클럭이 상호 영향을 미치게 하여, 각각 로우 구간이 하이 구간보다 넓은 형태의 라이징 제어 클럭과 폴링 제어 클럭을 생성한다. 이와 같은 특성의 라이징 제어 클럭과 폴링 제어 클럭을 이용하여 라이징 데이터와 폴링 데이터를 구동함에 따라, 데이터 출력 동작시의 안정성이 향상된다. 따라서 고속 동작시 고주파의 클럭을 사용함에 따라 발생하는 오동작이 방지되고, 반도체 메모리 장치의 고속화 구현을 보다 용이하게 하는 이점이 창출된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 안정적인 동작을 수행하는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치의 데이터 출력 회로는 고속 동작시 원하지 않는 데이터가 출력되는 오동작을 방지하는 효과가 있다.

Claims (17)

  1. 폴링 래치 신호에 응답하여 라이징 클럭으로부터 라이징 데이터 출력 클럭 및 라이징 래치 신호를 생성하고, 상기 라이징 래치 신호에 응답하여 폴링 클럭으로부터 폴링 데이터 출력 클럭 및 상기 폴링 래치 신호를 생성하는 데이터 출력 클럭 생성 수단; 및
    상기 라이징 데이터 출력 클럭에 응답하여 라이징 데이터를 구동하고, 상기 폴링 데이터 출력 클럭에 응답하여 폴링 데이터를 구동하는 데이터 출력 프리드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 데이터 출력 클럭 생성 수단은, 상기 라이징 클럭으로부터 라이징 펄스 신호를 생성하고 상기 폴링 클럭으로부터 폴링 펄스 신호를 생성하며, 상기 라이징 펄스 신호 또는 상기 폴링 펄스 신호가 토글함에 따라 그 레벨이 천이하는 상기 라이징 데이터 출력 클럭 및 상기 폴링 데이터 출력 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 출력 클럭 생성 수단은, 제 1 레벨 구간이 제 2 레벨 구간에 비 해 넓은 상기 라이징 데이터 출력 클럭 및 상기 폴링 데이터 출력 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 데이터 출력 클럭 생성 수단은,
    상기 라이징 클럭과 상기 폴링 클럭의 펄스 폭을 각각 조정하여 라이징 펄스 신호와 폴링 펄스 신호를 생성하는 펄스 생성부; 및
    상기 폴링 래치 신호에 응답하여 상기 라이징 펄스 신호로부터 상기 라이징 데이터 출력 클럭 및 상기 라이징 래치 신호를 생성하고, 상기 라이징 래치 신호에 응답하여 상기 폴링 펄스 신호로부터 상기 폴링 데이터 출력 클럭 및 상기 폴링 래치 신호를 생성하는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 펄스 생성부는,
    상기 라이징 클럭의 펄스 폭을 조정하여 상기 라이징 펄스 신호를 생성하는 라이징 펄스 생성부; 및
    상기 폴링 클럭의 펄스 폭을 각각 조정하여 상기 폴링 펄스 신호를 생성하는 폴링 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 4 항에 있어서,
    상기 래치부는,
    상기 폴링 래치 신호에 응답하여 상기 라이징 펄스 신호로부터 상기 라이징 데이터 출력 클럭 및 상기 라이징 래치 신호를 생성하는 라이징 래치부; 및
    상기 라이징 래치 신호에 응답하여 상기 폴링 펄스 신호로부터 상기 폴링 데이터 출력 클럭 및 상기 폴링 래치 신호를 생성하는 폴링 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제 1 항에 있어서,
    상기 데이터 출력 프리드라이버는, 상기 라이징 데이터 출력 클럭으로부터 라이징 구간 제어 신호를 생성하고, 상기 폴링 데이터 출력 클럭으로부터 폴링 구간 제어 신호를 생성하며, 상기 폴링 구간 제어 신호의 제어에 따라 상기 라이징 데이터 출력 클럭으로부터 라이징 제어 클럭을 생성하고, 상기 라이징 구간 제어 신호의 제어에 따라 상기 폴링 데이터 출력 클럭으로부터 폴링 제어 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 데이터 출력 프리드라이버는, 제 1 레벨 구간보다 제 2 레벨 구간이 더 넓은 상기 라이징 제어 클럭 및 상기 폴링 제어 클럭을 생성하여, 상기 라이징 데 이터 및 상기 폴링 데이터의 구동을 제어하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 데이터 출력 프리드라이버는,
    상기 라이징 데이터 출력 클럭 및 상기 폴링 구간 제어 신호에 응답하여 라이징 구간 제어 신호 및 상기 라이징 제어 클럭을 생성하고, 상기 폴링 데이터 출력 클럭 및 상기 라이징 구간 제어 신호에 응답하여 상기 폴링 구간 제어 신호 및 상기 폴링 제어 클럭을 생성하는 제어 클럭 생성부; 및
    상기 라이징 제어 클럭에 응답하여 상기 라이징 데이터를 구동하고, 상기 폴링 제어 클럭에 응답하여 상기 폴링 데이터를 구동하는 프리드라이빙부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 제어 클럭 생성부는,
    상기 라이징 데이터 출력 클럭 및 상기 폴링 구간 제어 신호에 응답하여 상기 라이징 구간 제어 신호 및 상기 라이징 제어 클럭을 생성하는 라이징 제어 클럭 생성부; 및
    상기 폴링 데이터 출력 클럭 및 상기 라이징 구간 제어 신호에 응답하여 상기 폴링 구간 제어 신호 및 상기 폴링 제어 클럭을 생성하는 폴링 제어 클럭 생성 부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 라이징 클럭과 폴링 클럭의 펄스 폭을 각각 조정하여 라이징 펄스 신호와 폴링 펄스 신호를 생성하는 펄스 생성부;
    상기 라이징 펄스 신호에 의해 생성되는 신호 및 상기 폴링 펄스 신호에 의해 생성되는 신호를 각각 상기 폴링 펄스 신호에 의해 생성되는 신호를 제어하기 위한 신호 및 상기 라이징 펄스 신호에 의해 생성되는 신호를 제어하기 위한 신호로서 활용하여 라이징 데이터 출력 클럭 및 폴링 데이터 출력 클럭을 생성하는 래치부;
    상기 라이징 데이터 출력 클럭과 상기 폴링 데이터 출력 클럭에 의해 각각 생성되는 신호들을 각각 폴링 제어 클럭에 대한 구간 제어 신호 및 라이징 제어 클럭에 대한 구간 제어 신호로서 활용하여 상기 라이징 제어 클럭 및 상기 폴링 제어 클럭을 생성하는 제어 클럭 생성부; 및
    상기 라이징 제어 클럭과 상기 폴링 제어 클럭에 각각 응답하여 라이징 데이터 및 폴링 데이터를 구동하는 프리드라이빙부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제 11 항에 있어서,
    상기 펄스 생성부는,
    상기 라이징 클럭의 펄스 폭을 조정하여 상기 라이징 펄스 신호를 생성하는 라이징 펄스 생성부; 및
    상기 폴링 클럭의 펄스 폭을 각각 조정하여 상기 폴링 펄스 신호를 생성하는 폴링 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 제 11 항에 있어서,
    상기 래치부는, 상기 라이징 펄스 신호 또는 상기 폴링 펄스 신호가 토글함에 따라 그 레벨이 천이하며, 제 1 레벨 구간이 제 2 레벨 구간보다 넓은 상기 라이징 데이터 출력 클럭 및 상기 폴링 데이터 출력 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 래치부는,
    폴링 래치 신호에 응답하여 상기 라이징 펄스 신호로부터 상기 라이징 데이터 출력 클럭 및 라이징 래치 신호를 생성하는 라이징 래치부; 및
    상기 라이징 래치 신호에 응답하여 상기 폴링 펄스 신호로부터 상기 폴링 데이터 출력 클럭 및 상기 폴링 래치 신호를 생성하는 폴링 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 제 11 항에 있어서,
    상기 제어 클럭 생성부는, 상기 라이징 데이터 출력 클럭으로부터 라이징 구간 제어 신호를 생성하고, 상기 폴링 데이터 출력 클럭으로부터 폴링 구간 제어 신 호를 생성하며, 상기 폴링 구간 제어 신호의 제어에 따라 상기 라이징 데이터 출력 클럭으로부터 라이징 제어 클럭을 생성하고, 상기 라이징 구간 제어 신호의 제어에 따라 상기 폴링 데이터 출력 클럭으로부터 폴링 제어 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  16. 제 15 항에 있어서,
    상기 제어 클럭 생성부는, 제 1 레벨 구간보다 제 2 레벨 구간이 더 넓은 상기 라이징 제어 클럭 및 상기 폴링 제어 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 제어 클럭 생성부는,
    상기 라이징 데이터 출력 클럭 및 상기 폴링 구간 제어 신호에 응답하여 상기 라이징 구간 제어 신호 및 상기 라이징 제어 클럭을 생성하는 라이징 제어 클럭 생성부; 및
    상기 폴링 데이터 출력 클럭 및 상기 라이징 구간 제어 신호에 응답하여 상기 폴링 구간 제어 신호 및 상기 폴링 제어 클럭을 생성하는 폴링 제어 클럭 생성부;
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009031191A1 (ja) * 2007-09-03 2009-03-12 Fujitsu Limited クロック出力回路
KR100911867B1 (ko) * 2008-07-07 2009-08-11 주식회사 하이닉스반도체 슬루율 제어를 위한 반도체 메모리 장치의 데이터 출력회로 및 슬루율 제어 방법
KR20160091588A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 반도체 장치
US10476516B1 (en) * 2018-10-17 2019-11-12 Avago Technologies International Sales Pte Limited Pre-driver peaking technique for high-speed DACs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095890A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 고속 데이터 출력을 위한 동기식 메모리 장치
KR20050059705A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 반도체 장치용 출력 드라이버

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323706B1 (en) * 2000-02-24 2001-11-27 Rambus Inc. Apparatus and method for edge based duty cycle conversion
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
US6798248B2 (en) * 2002-12-20 2004-09-28 Intel Corporation Non-overlapping clock generation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095890A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 고속 데이터 출력을 위한 동기식 메모리 장치
KR20050059705A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 반도체 장치용 출력 드라이버

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