KR890004534Y1 - 프로그램어블 듀얼 클럭발생 변환회로 - Google Patents

Abstract

내용 없음.

Description

프로그램어블 듀얼 클럭발생 변환회로

제1도는 종래 회로도.

제2도는 본 고안의 회로도.

제3도는 본고안에 따른 제2도의 구체회로도.

제4-5도는 본 고안에 따른 제2도의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 신호발생부 200 : 입력부

300 : 래치부 400 : 지연회로

500 : 선택부 600 : 신호공급부

700 : 리세트부 800 : 클럭발생구동칩

501 : EFI 502 : F/C

본 고안은 마이크로프로세서(이하 CPU라 칭함)의 패밀리(Family)형 주변 칩(Chip)을 사용하여 내장 또는 외부클럭을 선택 공급하여 CPU를 동작할 수 있는 회로에 관한 것으로, 특히 CPU가 동작중(Running)에 저속 또는 고속 클럭선택이 자유 자재로 변환 가능한 프로그래어블(Programable) 듀얼(Dual)클럭변환회로에 관한 것이다.

제1도는 외부로 부터 클럭을 공급해 주기 위한 클럭발생 구동칩 종래회로도로서, 제1도는 외부로 부터 클럭을 공급해 주기 위한 클럭발생 구동칩 종래회로도서, 제1도는 IC(Integrated Circuit)화에 의한 집적회로로 제품화되어 설계자에게 공급되는 것으로 이는 미합중국의 반도체 메이커인Intel사의 8284A클럭발생기이다.

제1도중 수정발진기(X-TAL), 앤드게이트(AN10-AN20), 오아게이트(OR10), 분주기(DV10-DV20), 반전버퍼 및 버퍼(B10-B40)로 구성된 부분이 클럭 발생회로(1)이고, 슈미트트리거(schmitt trigger) (ST)디플립플롭(DF30)으로 구성된 부분이 리세트회로(2)이며, 앤드게이트(AN30-AN50), 오아게이트(OR20,OR30), 디플립플롭(DF10-DF20), 인버터(Inverter)(B40-B50)로 구성된 부분이 레디(Ready)제어회로(3)이다.

상기한 구성중 미설명부호 X1,X2는 크리스탈 접속단자, RDY1,RDY2는 버스레이디신호 입력단자, F/C는 외부클럭 또는 내부크리스탈 발진 선택신호 입력단자, EFI는 외부 클럭주파수 입력단자, Async는 레이디 동기선택단자, Csync는 클럭동기단자이다.

RES는 리세트신호 입력단자, RESET는 CPU와 접속되는 리세트신호 출력단자, OSC는 X-Tal의 발진 출력단자, PLCK는 주변클럭(peripheral clock)출력단자, CPUCLK는 CPU의 클럭단자에 접속되는 CPU클럭 출력단자, RDADY는 레이디 신호 출력단자이다.

상기 제1도에서 도시된 클럭 발생기는 전술한 바와같이 미합중국의 반도체 메이커인 Intel사 제품8284A로서 그 기능 및 동작은 상기 메이커에서 1985년 발생된"Micro system Components Hanbook Volume I" 책자 3-2 37면 내지 3-244면에 게제되어 있다. 또 상기 클럭 발생기 8284A느 국내 도서출판 OHM사에서 1984년 10월 25일 발행된 "16bit Microprocessor"의 156면 내지 158면에 간력히 소개되어 있다.

상기 2개의 책자에 소개된 내용을 살펴보면 하기와 같다.

제1도의 클럭발생기는 CPU에클럭 및 리세트와 레디신호 출력제어클럭을 출력하는데 이는 하기와 같다.

클럭발생회로(1)는 수정발진기(X-TAL)와 분주기(DV10-DV20)로 구성되어 수정발진기(X-TAL)에서 발생된 신호가 먼저 1/3로 분주기(DV10)에서 분주되어 "로우"펄스폭과 "하이"펄스폭의 비가 2:1의 클럭으로 분주된 후 버퍼(B20) (B30)를 통하여 도시하지 않은 CPU에 출력된다.

이때 F/C단자는 "로우"가 되어야 수정발진기(X-Tal)에서 발진되는 클럭을 분주하여 CPUCLK단자를 통해 출력하게 된다. 만약, F/C단자가 "하이"가 되면 EFI단자를 통해 입력되는 외부 클럭신호가 입력되어 분주된 후 기준클럭으로 사용된다.

여기서 OSC, PCLK는 주변집적회로용의 범용클럭이며 CSYNC를 "하이"로 하면 CLK, PCLK는 강제적으로 "하이"가 된다(동기 프리세트), 그리고 3분주기(DV10), 분주기(DV20)는 CSYNC가 "하이"에서 "로우"된 다음 오아게이트(OR10)의 출력이 상승부터 카운터를 개시하여 출력한다. 이때 상기CSYNC는 적어도 분주클럭의 2주기분이 "하이"로 유지할 필요가 있도록 되어 있다.

리세트회로(2)는 외부로 부터 리세트신호(RES)가 슈미트 트리거회로(ST)에 입력되면 아무리변화되더라도 히스테리시스 상기 슈미트 트리거회로(ST)의 특성에 의해 잡음에 강하면서 상기 클럭발생회로(1)에서 발생된 버퍼(B20)의 클럭에 의해 디플립플롭(DF30)에서 동기되어 출력되면 CPU의 리세트신호를 제공된다.

그리고 레디제어회로(3)는 3개의 앤드게이트(AN30) (AN40), 오아게이트(OR20, OR30)와 인버터인 버퍼(B40) (B50)와, 디플립플롭(DF10-DF20)의 구성으로 레디신호를 클럭하강에서 동기하여 출력되며 신호가 정상레디에서는 사용할 수 없으며 AEN1, AEN2에는 RDY1과RDY2를 마스킹 또는 인에이블시키는 신호이고 RDY1, RDY2에는 필요한 대기(WAIT)주기 후 "하이"를 입력한다.

ASYNV단자는 동기호를 1단으로 하느냐, 2단으로 하느냐를 선택하는 단자이다. RDY1, RDY2가 클럭에 동기해있고 클럭에 대한 세트업(Set up)시간을 만족시킬때는 동기화는 1단으로 ASYNC단자를 "하이" 또는 개방으로 한다.

이에 대하여 RDY1, RDY2가 클럭과 비동기로 입력되며 세트업(Set up)시간을 만족시키지 않을때는 2단의 동기화가 필요해져 ASYNC를 "로우"로 하여 사용된다. 그리고 RDY1, RDY2의 샘플링 타이밍이 1/3클럭만큼 빨라져 버린다.

따라서 상술함 바와같이 하드웨어(Hardware)적으로 내부에 수정발진회로를 가지지않는 CPU에 공급되어질 클럭을 클럭발생기 내부 발진회로를 선택하느냐 외부클럭을 이용할 것인가 선택하도록 되어 있어 CPU가동작중(Running)일때는 선택의 여지가 없었다. 즉, 제1도의 F/C단자가 접지("로우")나 전원("하이")으로 CPU(도시하지 않았음)가 동작전 고정되어지는 것으로 시스템 온(ON)후에는 이미두 클럭중 어느 하나가 CPU동작클럭으로 고정되었으므로 동작중일때는 변환할 수 없었다.

만약 CPU동작중에서 클럭변경을 할 경우에는 CPU클럭이 스팩(spec)에 벗어날 수 있어 동작이 흐트러지면서 시스템이 다운(Down)을 초래하게 되므로 프로그램 수행중의 처리에서 속도의 변경을 요구할대 CPU의 동작속도를 임의로 변경할 수 없는 문제점이 있었으며 클럭공급을 위해 부가된 주변칩이 효과적으로 이용되지 못하는 결점이 있었다.

따라서 본 고안은 종래의 문제점을 해결하기 위해 CPU동작중 클럭전환시 시스템 다운이 방지되는 회로를 제공하는데 그 목적이 있다.

본 고안의 목적을 수행하기 위한 본고안은 상기한 제1도의 구성을 가지는 클럭발생 구동칩과, 시스템의 동작 속도변환시 지연에 따른 클럭과 클럭발생 구동칩의 외부신호로 공급할 수 있는 클럭이 발생되는 신호발생부와 CPU로 부터 입력되는 명령어신호 및 CPU에 현재 제공되는 클럭신호에 따라 모드(Mode)가 체크되며 시스템 속도에 따른 CPU의 클럭변환신호가 입력래치되는 입력부와, 상기 입력부의 출력을 래치시키는 래치부와, 상기 래치부 출력과 상기 신호 발생부 발진 클럭신호에 의해 클럭변환시 충분한 지연시간을 갖도록 하는 지연회로와, 상기 지연회로 출력에 의해 상기 클럭발생구동칩의 기능핀에 클럭선택신호를 출력하는 선택부와, 상기 래치부, 지연회로 출력논리에 따라 신호발생부의 출력이 클럭발생구동칩의 외부클럭 입력단에 공급되도록 게이팅하는 신호공급부와, 상기 입력부, 래치부, 지연회로에 초기화상태를 위한 리세트신호를 발생하는 리세트부로 구성된 것을 특징으로 한다.

이하 본 고안에 도면을 참조하여 상세히 설명한다.

제2도는 본 고안에 따른 블럭도로서 상기한 제1도의 구성을 가지는 클럭발생구동칩(800)과, 발진기인 신호발생부(100)와, CPU(도시하지 않음)로 부터 입력되는 명령어 및 클럭신호에 따라 모드체크하고 클럭변환신호를 래치출력하는 입력부(200)와, 상기 입력부(200)의 출력을 상기신호발생부(100)의 출력 클럭에 의해 래치(Latch)출력하는 래치부(300)와, 상기 래치부(300)의 출력을 소정시간 지연시켜CPU클럭변환에 따른 오동작을 방지하는 지연회로(400)와, 상기 지연회로(400)의 출력에 의해 클럭발생구동칩(800)에 외부공급클럭을 선택할 수 있도록 하는 신호를 제공하는 선택부(500)와, 상기 래치부(500)와 상기 지연회로(400)에 의해 상기신호발생부(100)의 클럭신호가 클럭발생구동칩(800)에 공급되도록 게이팅하는 신호공급부(600)와, 상기 입력부(200)와 래치부(300) 및 지연회로(400)의 초기화 시키기 위한 신호를 발생하는 부분이 리세트부(700)이다.

지금 상기의 회로에 전원이 인가되면 신호발생부(100)은 소정주기의 클럭을 발생한다.

입력단(21)을 통해 상기와 같은 상태에서 입력부(200)로 시스템 동작중 클럭변환에 따른 클럭변환제어신호가 인가되면 클럭변환모드를 체크하여 상기단자(21)를 통해 CPU(도시하지 않음)에 알림과 동시에 래치되어 래치부(300)에 입력된다.

이때 CPU클럭단(10)에는 클럭구동 발생칩(800)의 클럭 출력단 CPUCLK에서 출력되어 CPU에 저공되는 클럭이 입력되며, 이로 인해 상기 래치부(300)는 입력부(300)의 출력을 래치하여 출력한다. 즉 클럭변환제어 신호는 현재 CPU에 제공되는 클럭에 동기되어 출력도니다.

상기 래치부(300)의 출력은 신호공급부(600)에 제1게이팅제어 신호로 입력되어지며, 상기 신호 공급부(600)에 입력되는 신호와 반전되는 또 다른 신호는 지연회로(400)에 입력된다. 이때 상기 지연회로(400)는 상기 래치부(300)의 출력을 신호발생부(100)의 발생 클럭에 의해 클럭킹 지연하며 제2게이팅 제어신호를 상기 신호 공급부(600)에 입력시키고, 상기 제2게이팅신호와 반전논리인 외부 클럭 선택신호를 선택부(500)에 입력시킨다.

이때 래치부(300)및 지연회로(400)의 제1게이팅 및 제2게이팅 신호를 입력하는 신호공급부(600)는 신호발생부(100)의 발진클럭을 게이팅하여 외부 클럭공급라인(501)을 통해 클럭 발생구동칩(800)의 단자 EFI로 입력시킨다.

한편, 지연회로(400)로 부터 외부 클럭 신호를 입력하는 선택부(500)는 선택신호라인(502)를 통해 클럭 발생 구동칩(800)의 단자 F/C에 "하이" 신호를 입력시키러 상기 클럭 발생구동칩(800)이 상기 단자 EFI로 입력되는 클럭을 제1도와 같이 분주 출력도록 한다.

상기한 설명중 신호 발생이부(100)의 발생클럭을 클럭 발생구동칩(800)내부 수정발진기(X-Tal)의 발진주파수보다 주파수가 높다.

따라서 클럭변환 제어신호가 입력될 시 이는 현재 CPU에 제공되는 클럭에 동기된 후 소정 지연되어 클럭 발생구동칩(800)의 단자 F/C에 입력됨으로써 CPU에 제공되는 클록의 급작스런 변도을 억제할 수 있다.

제3도는 제2도의 블럭도를 구체적으로 나타내는 회로도로서 발진기(OSC)가 신호발생부(100)에 대응하고, 입,출력(이하 I/O라 칭함) 기입단(30), I/O독출단(50), I/O디코더판(40)의 각단(30,40,50)은 제2도의 명령어입력단(21)에 대응한 것으로 이를 오아게이트(OR1-OR2)의 입력단에 접속하고 오아게이트(OR1)의 출력단을 디플립플롭(DFO)의 클럭단에 연결하며 오아게이트(OR2)의 출력단을 3-스테이트버퍼(BFO)의 버퍼 출력제어단에 연결하고 데이타버스(도시하지 않았음)의 한 데이타 라인단(20)을 디플립플롭(DFO)의 데이타 입력단에 연결하며 디플립플롭(DFO)이 출력단(Q)과 입력단(D)에는 3-스테이트버퍼(BFO)의 입출력단자를 접속하여 구성한 부분이 입력부(200)에 대응하며, 상기 입력부(200)의 디플립플롭(DFO)의출력단과 CPU에 입력되는 클럭을 CPU의 클럭단(10)과 반전버퍼(EFI)을 지나 디플립플롭(DFI)에 연결한 부분이 래치부(300)에 대응하고, 상기 신호발생부(100)의 발진기(OSC)의 출력단을 반전버퍼(BF3)를 지나 디플립플롭(DF2-DF4)의 클럭단에 접속하고 상기 래치부(300)의 디플립플롭(DF1)출력단(Q)을 디플립플롭(DE2)의 데이타 입력단에 연결한 부분이 지연회로(400)에 대응하며, 상기래치부(300)의 디플립플롭(DF1)의 출력단(Q)과 지연회로(400)의 디플립플롭(DF4)의 출력단(Q)을 입력 게이팅하는 앤드게이트(AN2)의 출력과 상기 신호발생부(100)의 출력단을 앤드게이트(AN1)의 입력에 연결하여 이게이트의 출력단 (501)이 클럭발생구동칩(제1도)의 외부클럭공급단 EFI단에 접속되도록 구성한 부분이 신호공급부(600)에 대응하며, 상기 디플립플롭(DF0-DF4)의 클리어 단과 반전게이트( BF2)의 출력단을 구성한 부분이리세트부(700)에 대응된다.

제4도는 CPU가 저속에서 고속으로 전환시 파형도로서, (a)파형은 제1도 클럭발생구동칩(800)내의 수정발진기(X-TAL)에서 발생된 저속클럭(14.3Hz)이고, (b)는 상기 클럭발생구동칩(800)의 클럭단자 C/UCLK로 부터 출력되는 CPU클럭단(10)으로 클럭파형히며, (C)는 제3도의 낸그게이트(NA1)에서 출력되는 선택파형이고, (d)는 제3도의 앤드게이트 (AN1)에서 출력되는 파형이며, (e)는 본 고안 회로도(제3도의)의 발진기(OSC)에서 발생되는 고속클럭(예 24MHZ)파형이다.

제5도는 CPU가 고속에서 저속으로 전환시 파형도로서 (a)파형은 본 고안 회로도(제3도)의 발진기(OSC)에서 발생되는 고속클럭(24MHZ)파형이고, (b)파형은 제3도의 CPU클럭단(10)으로 입력되는 파형이며, (c)파형은 제3도의 앤드게이트(AN1)에서 출력되는 파형이고, (d)파형은 제3도의 낸드게이트(NA1)에서 출력되는 선택파형이며, (e)파형은 제1도의 수정발진기(X-TAL)에서 발생된 저속클럭(14.3MHZ)파형이다.

따라서 본 고안 실시에를 제3도,제4도, 제5도 도면에 의거 구체적으로 설명한다.

지금 클럭발생구동칩(800)으로 부터 출력되는 클럭이 저속으로 출력되어 CPU가 저속(4.77MHZ)으로 동작중(Running)CPU클럭을 고속 즉 8MHZ로 전환시, 이때는 CPU가 저속동작중이므로 제4도의 (a)파형과 같이 내부 수정발진기(X-TAL)클럭이 공급되어 클럭발생구동칩(800)이 동작중이므로 공급된 CPU클럭 (b)은 (a)파형, 즉 클럭발생구 칩(800)의 수정발진기(X-Tal)의 발생클럭(14.318MHZ)이3분주되어 4.77MHZ가 된다. 이 신호가 제3도 클럭입력단(10)으로 입력되며 또한 시스템이 명령어 즉 입, 출력 기입과 독출(I/O Writer, I/O Read) 및 I/O디코더(Decoder)신호가 명령어 입력단(30,40,50)으로 M1사이클(Mzching Cycle)명령어 주기(T1-T4)에서 "하이"되고 주변칩에 번지를 넣기위한 래치신호가 있으면 T2-T3에서 "로우"되어 입력되므로 이 신호의 "로우"에서 "하이"로 될때 데이타버스 한 라인단(20)을 통한 "하이"가 디플립플롭(DFO)의 데이타 입력단(D)에 입력되어 입력클럭의 상승에지(Edge)에서 출력(Q)이 "하이"로 래치된다.

이때 3-스테이트버퍼(BFO)에 의해 모드체크를 하여 CPU가 클럭속도모드를 인지한다. 또 상기 디플립플롭(DFO)의 출력신호는 신호가 디플롭플롭(DF1)의 데이타 입력단(D)에 입력되며 CPU클럭은 4.77MHZ로 반전 버퍼(BF1)를 지나 디플립플롭(DF1)의 클럭단에 입력된다.

즉 제4(b)도 파형이 클럭단으로 입력되므로 상기 디플립플롭(DF1)은 입력데이타 "하이"를 가 CPU클럭 파형(b)의 하강에지(Falling Edge)에서 클럭킹함으로 디플립플롭(DF1)의 출력(Q)은 "하이", (Q)는 "로우"로 래치되어 앤드게이트(AN2)의 일단과 낸드게이트(NA1)일단에 입력되므로 상기 낸드게이트(NA1)출력은 제4(C)도와 같이 "하이"로 출력된다. 이때 클럭발생 구동칩(800)은 외부 클럭 입력모드로 전환되어진다.

한편 디플립플롭(DF1)의 출력(Q)의 "로우"신호는 디플립플롭(DF2)의 데이타입력단(D)에 입력되며, 발진기(OSC)의 클럭 즉 제4(e)도의 파형처럼 반전버퍼(BF3)에 반주기 지연되어 각 디플립플롭(DF2-DF4)의 클럭으로 공급된다. 따라서 상기 디플립플롭(DF2-DF4)의 출력은 발진기(OSC)의 출력클럭에 동기되어 제4(e)도의 파형의 3주기분에 대한 만큼 지연된 신호가 "로우"신호로 되면서 낸드게이트(NA1)로 입력되며 또한 디플립플롭(DF4)의 출력(Q)이 "하이"로 변환되므로 앤드게이트(AN2)는 "하이"가 되어 앤드게이트(AN1)에 입력된다.

그러므로 앤드게이트(AN1)이 출력단(501)에는 발진기(OSC)의 발진클럭인 24MHZ신호가 출력된다. 이 고속클럭이 클럭발생주변칩의 외부신호공급단(제1도의 EF1)에 공급되어 3분주되어 상기 클럭 발생구동칩(800)의 CPU클럭단자 C/UCLK의 출력이 8MHZ로 CPU클럭이 전환된다. 따라서 CPU처리속도가 몇배로 증가된다.

제4도의 T1-T4는 각 머신스테이트(Mzchine State)로 T1-T4가 한머신사이클(M1)이 될때 T1은 새로운 명령어(Instruction)의 시작사이클(start Cycle)이며, T4는 한 명령어 실행을 위해 필요로 하는 최종사이클을 의미한다.

한편 CPU가 고속으로 동작중 저속으로 전환시키려할시 제5(a)도의 파형과 같이 24MHZ의 외부클럭이 클럭발생 구동칩(800)에 공급되어 3분주되므로 제5(b)도의 파형과 같이 상기 클럭발생구동칩(800)으로 부터 CPU클럭이 발생되어 CPU의 클럭소스로 입력되는 동시 클럭입력단(10)으로 입력된다. 이대 데이타바스 한라인(20)으로 "로우"가 입력되고 시스템명령어 즉 입,출력 기입과 독출(I/O WR, WD)및 I/O디코드신호가 명령어 입력단(30,40,50)으로 T2-t3주기에서 "로우"가인가되면, 이 입력클럭의 상승에지에서 데이타버스라인(10)의 입력신호 "로우"가 크래치되어 CPU에 클럭변환 모드변환을 알리게 된다. 또 상기 디플립플롭(DFO)의 출력 "로우"는 디플립플롭(DFO)에 입력되어 CPU출력입력단(10)의 입력파형인 제5(b)도의 파형의 하강에지(Falling Edge)에서 래치되어 상기 디플립플롭(DF1)의 출력(Q) "로우", 출력(Q) "하이"로 래치출력된다. 이때 디플립플롭(DF1)의 출력(Q)의 "로우"가 앤드게이트(AN2)에 입력되므로 이 게이트 출력은 "로우"가 되어 앤드게이트(AN1)에 입력된다.

따라서 클럭발생 구동칩(800)의 외부 클럭공급단자(FI)의 고속클럭(24MHZ)의 공급은 제5(c)도의 파형과 같이 중단된다.

한편 디플립플롭(DF1) 출력(Q)의 "하이"가 디플립플롭(DF2)의 데이타입력단(D)에 입력되고 발진기(OSC)의 클럭이 디플립플롭(DF2-DF4)의 클럭단에 입력되어 3개의 디플립플롭(DF2-DF4)에서 3주기 지연된다.

따라서 디플립플롭(DF4)의 출력(Q)으로 지연된 "하이"가 출력되므로 내드게이트(NA1)의 출력은 제5(d)도의 파형과 같이 "로우"로 변환되어 클럭발생구동칩(800)의 내부 수정발진기(X-TAL)의 발생클럭(14.318MHZ)인 제5(e)도 신호가 선택되어 3분주되어 CPU클럭주파수가 저속의 4.77MHZ로 전환되어 공급된다.

초기화될시 리세트 입력단(60) "하이"가 인가되어 반전버퍼(DB2)에서 "로우"가 되고 이어서 각 디플립플롭(DF0-DF4)의 클리어(RS)단에 인가되어 리세트되는데 리세트되면 일단 초기화된 상태가 되어 일단 시작상태는 4.77MHZ의 CPU클럭이 CPU에 공급된다.

따라서 상술한 바와같이 충분한 지연주기에 의해 무작정 클럭변화에 따른 동작이 흐트러짐이 시스템다운 및 오동작이 방지되며 시스템 동작중 CPU저속 또는 고속변환이 자유자재로 가능하므로 고기능의 시스템을 구현할 수 있는 이점과 처리속도 또한 몇배로 증가시킬수 있어 작업에 효율성을 가질 수 있고 프로그램 샐렉터블 이중클럭발행기로 사용할 수 있는 장점이 있다.

Claims (1)

1. 클럭모드 선택신호 입력에 따라 내부 발진클럭 혹은 외부클럭 입력을 선택하여 소정 분주하여 소정주기를 가지는 클럭을 CPU클럭으로 출력하는 클럭발생구동칩(800)를 구비한 CPU시스템에 있어서, 상기 클럭발생구동칩(800)의 외부 클럭공급원으로 CPU가 고속으로 동작시 공급되는 신호발생부(100)와, CPU명령어신호 및 데이타 신호입력을 받아 CPU저, 고속변화에 따른 신호를 모드변환 신호로 래치 출력하고, 상기 변환모드를 체크하여 출력하는 입력부(200)와, 상기 클럭 발생구동칩(800)으로 출력되어 CPU클럭신호단(10)으로 입력되는 신호에 의해 상기 입력부(200)의 모드 변환신호 출력을 래치하는 래치부(300)와, 상기 신호 발생부(100)의 발생클럭에 따라 상기 래치부(300)의 모든변환신호 출력을 소정주기 지연시켜 동작중인 CPU클럭의 속도전환을 프로그램어블하게 하는 지연회로(400)와, 상기 래치부(300)의 출력과 상기 지연회로(400)의 출력에 의해 상기 클록발생구동칩(800)의 클럭 모드 선택신호를 결정하는 선택부(500)와, 상기 래치부(300), 지연회로(400)의 신호에 의해 소정시간후 상기 신호발생부(100)의 발생신호가 상기 클럭발생구동칩(800)의 외부클럭 공급단(500)으로 공급되도록 게이팅 동작하는 신호공급부(600)와, 초기화시인 리세트신호에 의해 상기 입력부(200)와 래치부(300)및 지연회로(400)에 리세트신호를 인가하는 리세투부(700)으로 구성된 것을 특징으로 하는 프로그램어블 듀얼 클럭 발생변환회로.