KR0155602B1

KR0155602B1 - 중앙처리장치의 주변장치 통합제어회로

Info

Publication number: KR0155602B1
Application number: KR1019940015575A
Authority: KR
Inventors: 오동한; 이동수
Original assignee: 이해규; 삼성중공업주식회사
Priority date: 1994-06-30
Filing date: 1994-06-30
Publication date: 1998-11-16
Also published as: KR960002020A

Abstract

본 발명은 접속사양이 다양한 주변장치를 자유롭게 수용하면서도 범용 PLD를사용하여 하드웨어의 규모를 줄일 수 있도록 한 중앙처리장치의 주변장치 통합제어회로에 관한 것이다. 이러한 본 발명은 분할된 메모리영역을 선택하기 위한 신호를 발생시키는 어드레스디코더를 구비한다. 주변장치선택부와 다수개의 플립플럽과 타이밍조절부로 이루어진 비동기사이클 종료 처리기를 구비하여 중앙처리장치의 비동기사이클의 종료시점을 제어하였다. 또한 제1 및 제2 주변장치선택부와 논리회로로 이루어진 동기사이클 및 자동벡터 요구 신호발생기를 구비하여 중앙처리장치에 동기사이클 및 자동인터럽트벡터 요구신호를 공급하였다. 이 어드레스디코더와 비동기사이클 종료처리기와 동기사이클 및 자동벡터 요구신호발생기의 설계에 범용 PLD를 사용하여 제작비용을 절감하고, 하드웨어에 대한 신뢰성을 향상시켰다.

Description

중앙처리장치의 주변장치 통합제어회로

제1도는 본 발명의 주변장치 통합제어회로의 블록구성도.

제2도는 비동기사이클 종료처리기의 상세회로도.

제3도는 동기사이클 및 자동벡터 요구신호발생기의 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 어드레스디코더 2 : 비동기사이클 종료처리기

3 : 동기사이클 및 자동벡터 요구신호발생기

4 : 주변장치 선택신호발생기 FF1-FF8 : 플립플럽

5 : 인터럽트 인식신호발생기 28 : 타이밍조절부

6 : 인터럽트 요구신호발생기 32 : 논리회로

27,29,30 : 주변장치선택부

[발명의 상세한 설명]

본 발명은 중앙처리장치의 주변장치를 접속 및 제어할 수 있는 제어회로의 설계 및 제작에 관한 것으로, 특히 전용 주변 장치외에도 접속사양이 다양한 주변장치를 자유롭게 수용하면서도 범용 PLD(Programmable Logic Device)를 사용하여 하드웨어의 규모를 줄일 수 있도록 한 중앙처리장치의 주변장치 통합제어회로에 관한 것이다.

일반적으로 모토롤라사에서 개발한 68000 중앙처리장치(M68K CPU)는 비동기사이클을 기본동작으로 하고 있으나, 필요에 따라서는 동기사이클도 구동할 수 있도록 되어 있다. 그러므로 이 중앙처리장치전용의 주변장치외에도 다양한 사양의 주변장치를 접속하여 제어할 수 있다. 그러나 이 주변장치들을 접속하여 제어하는 회로에는 어드레스디코더, 인터럽트처리기, 사이클종료처리기 등의 기본적인 회로가 꼭 필요하게 된다. 따라서, 이 회로들을 모두 포함하는 제어회로를 설계하는데 있어서, PLD가 일반화되지 않았던 종래에는 다수의 로직게이트가 소요되므로 회로가 복잡하게 됨은 물론, 회로의 규모도 커지게 되는 문제점이 있었다. 또한, 이와 같이 회로구성이 복잡함으로 인해 제어회로의 신뢰성이 저하되고, 다양한 주변장치의 접속사양을 모두 자유롭게 사용할 수도 없었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 주변장치를 접속 및 제어하는데 필수적인 어드레스디코더, 인터럽트처리기, 사이클종료처리기 등의 설계에 범용 PLD를 사용하여 로직게이트의 갯 수를 줄이고 제어회로의 신뢰성을 향상시킬 수 있도록 한 중앙처리장치의 주변장치통합 제어회로를 제공하는데 있다.

본 발명의 다른 목적은 제어회로를 하드웨어적으로 수정할 필요없이 전용 주변장치외에도 접속사양이 다양한 주변장치를 자유롭게 접속하여 제어할 수 있도록 한 중앙처리장치의 주변장치통합 제어회로를 제공하는데 있다.

상기와 같은 목적들을 달성하기 위한 본 발명의 중앙처리장치의 주변장치통합 제어회로는 중앙처리장치로부터 인가된 어드레스신호와 어드레스유효신호를 해독하여 롬, 램, 입출력영역등으로 분할된 메모리영역을 선택하기 위한 메모리선택신호와 마스타주변장치 선택신호를 발생시키는 어드레스디코더를 구비한다. 어드레스디코더의 출력단에 연결된 비동기사이클 종료처리기는 어드레스디코더와 중앙처리장치와 동기사이클 및 자동벡터 요구신호발생기의 출력신호들을 입력받아 비동기사이클을 사용하는 주변장치의 타이밍을 고려하여 중앙처리장치의 사이클 종료시점을 제어하기 위한 신호를 출력한다.

중앙처리장치와 어드레스디코더와 인터럽트 요구신호발생기의 출력신호들이 입력되는 동기사이클 및 자동벡터 요구신호발생기는 특정주변장치를 위한 동기사이클 및 자동인터럽트벡터 요구신호를 발생시킨다. 주변장치 선택신호발생기는어드레스 신호와 마스타주변장치 선택신호를 해독하여 구체적인 주변장치 선택신호를 발생시키고, 인터럽트 인식신호발생기는 어드레스신호와 마스타인터럽트 인식신호를 해독하여 인터럽트를 요구한 주변장치에 대한 구체적인 인터럽트인식신호를 출력한다. 인터럽트 요구신호발생기는 주변장치로부터 인터럽트요구신호를 입력받아 이들중 우선순위가 가장 높은 신호를 부호화한 인터럽트 요구신호와 인터럽트 요구중신호를 출력한다.

아하, 첨부된 제1도 내지 제3도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제1도는 본 발명의 주변장치 통합제어회로의 전체구성을 나타낸 블록도이다.도시된 바와 같이 본 발명의 제어회로는 중앙처리장치(도시되지 않음)에서 출력된 어드레스신호(7)와 어드레스유효신호(10)를 입력받아 롬(ROM), 램(RAM), 입출력(I/O) 영역등으로 분할된 메모리공간을 선택하기 이한 메모리선택신호(26)와 마스타주변장치 선택신호(25)를 발생시키는 어드레스디코더(1)를 구비한다. 이 어드레스디코더(1)에는 또한 중앙처리장치 처리기능신호(8)와 강제롬기동신호(9)가 입력되고 마스타 인터럽트 인식신호(19)가 출력된다.

어드레스디코더(1)의 출력단에 연결된 비동기사이클 종료처리기(2)에는 상기메모리선택신호(26) 및 마스타주변장치 선택신호(25)와 중앙처리장치에서 출력된 어드레스신호(7) 및 클럭신호(24)와 동기사이클 및 자동벡터 요구신호발생기(3)에서 출력된 사이클스타트신호(22)가 입력된다. 이 비동기사이클 종료처리기(2)는 비동기사이클을 사용하는 주변장치의 타이밍을 고려하여 중앙처리장치의 사이클의 종료시점을 제어하기 위한 비동기사이클 종료요구신호(23)를 출력한다. 비동기사이클 종료요구신호(23)는 중앙처리장치와 동기사이클 및 자동벡터 요구 신호발생기(3)로 각각 인가된다.

동기사이클 및 자동벡터 요구신호발생기(3)는 동기사이클을 사용하는 주변장치를 위하여 동기사이클을 요구하고, 스스로 인터럽트벡터를 출력할 수 없는 주변장치에 대하여 중앙처리장치 내부적으로 인터럽트벡터를 발생하도록 요구한다. 이를 위해 동기사이클 및 자동벡터 요구신호발생기(3)에는 어드레스신호(7)와 어드레스디코더(1)에서 출력된 마스타주변장치 선택신호(25) 및 마스타인터럽트 인식신호(15)와 인터럽트 요구신호발생기(6)에서 출력된 인터럽트 요구중신호(15)등이 입력된다. 아울러 중앙처리장치에서 출력된 어드레스유효신호(10), 하위데이터 유효신호(12), 상위데이터 유효신호(13), 판독/기록신호(14)도 입력된다. 동기사이클 및 자동벡터 요구신호발생기(3)에서는 동기사이클 및 자동인터럽트벡터 요구신호(11)와 메모리 판독/기록신호(21)와 사이클스타트신호(22)가 출력되고, 동기사이클 및 자동인터럽트벡터 요구신호(11)는 중앙처리장치로, 사이클스타트신호(22)는 비동기사이클 종료처리기(2)로 각각 인가된다.

어드레스신호(7)와 마스타주변장치 선택신호(25)가 입력되는 주변장치 선택신호발생기(4)는 입력신호들을 이용하여 구체적인 주변장치선택신호(20)를 발생시킨다. 어드레스신호(7)와 마스타인터럽트 인식신호(19)가 입력되는 인터럽트 인식신호 발생기(5)는 인터럽트를 요구한 주변장치에 대하여 구체적인 인터럽트인식신호(18)를 출력한다. 주변장치로부터 인가된 인터럽트요구신호(17)는 인터럽트 요구신호발생기(6)로 입력되고, 인터럽트 요구신호발생기(6)는입력신호중 우선순위가 높은 것을 부논리로 부호화하여(신호 16) 중앙처리장치로 출력한다. 또한 주변장치로부터 인터럽트 요구중임을 나타내는 인터럽트 요구중임을 나타내는 인터럽트 요구중신호(15)를 동기사이클 및 자동벡터 요구신호발생기(3)로 출력한다.

상기와 같이 구성된 중앙처리장치의 주변장치 통합제어회로의 동작을 제2도 및 제3도의 상세회로도에 의거하여 설명하면 다음과 같다.

중앙처리장치가 명령실행중에 출력하는 어드레스신호(7)와 어드레스유효신호(10)는 어드레스디코더(1)로 인가된다. 어드레스디코더(1)는 어드레스신호(7)를 해독하여 분할된 메모리 영역을 선택하기 위한 신호(25, 26)를 발생시킨다. 여기서, M68K 중앙처리장치의 메모리영역은 하위어드레스에 램영역이 위치하고, 다음에는 롬영역이 위치하며, 상위어드레스에는 입출력 영역이 위치하고 있다. 메모리선택신호(26)는 램영역과 롬영역을 선택하기 위한 신호이고, 마스타주변장치 선택신호(25)는 입출력(주변장치) 영역을 선택하기 위한 신호이다.

강제롬기동신호(9)는 시스템기동시 처음 4사이클동안 롬영역의 데이터를 판독하도록 하는 신호로서, 어드레스유효신호(10)와 리세트신호에 의해 만들어져 어드레스디코더(1)로 입력된다. M68K 중앙처리장치는 파워온시 메모리공간내 최하위어드레스부터 데이터를 읽도록 되어 있다. 전술된 바와 같이, 램영역을 메모리공간내 최하위에 설계하게 되면 롬영역보다 램영역의 데이터를 먼저 읽게 되므로 처음 4사이클동안에는 반드시 롬영역을 선택하여 부팅에 필요한 데이터를 읽도록 해야 한다. 중앙처리장치 처리기능신호(8)는 현재 중앙처리장치가 실행중인 사이클의 성격을규정하는 신호이다. 어드레스디코더(1)는 중앙처리장치 처리기능신호98)와 반전된 어드레스유효신호(10)를 부정논리곱하여 중앙처리장치 처리기능신호(8)가 “111”인 경우 인터럽트 인식중임을 표시하는 마스타인터럽트 인식신호(19)를 출력한다.

제2도는 상기 비동기사이클 종료처리기(2)의 상세구성을 나타낸 회로도이다. 동기사이클 및 자동벡터 요구신호발생기(3)로부터 사이클스타트신호(22)가 입력되면, 이 신호(22)는 인버터(31)를 통해 플립플럽(FF1-FF8)으로 인가되어 플립플럽(FF1-FF8)을 리세트상태로부터 해제시킨다. 주변장치선택부(27)는 입력된 어드레스신호(7)와 마스타주변장치 선택신호(25)와 메모리선택신호(26)를 이용하여 비동기사이클을 사용하는 주변장치를 선택하여 출력한다. 주변장치선택부(27)의 출력신호 플립플럽(FF1)과 타이밍조절부(28)로 각각 인가되고, 플립플럽(FF1)에 입력된 신호는 순차적으로 플립플럽(FF8)까지 전달된다. 이때 각 플립플럽(FF1-FF8)에는 중앙처리장치로부터 클럭신호(24)가 인가되므로 플립플럽(FF1-FF8)들은 이 클럭신호(24)에 동기되어 구동하게 된다.

즉, 플립플럽(FF1)의 반전출력신호(/Q1)는 버퍼(BUF1)에 의해 다시 반전된 후 플립플럽(FF2)으로 입력되고, 플립플럽(FF2)의 반전출력신호(/Q2)는 전술된 것과 동일한 과정을 거쳐 플립플럽(FF8)까지 전달되며, 이때 각 버퍼(BUF-BUF8)의 출력신호는 모두 타이밍조절부(28)에도 인가되는 것이다. 타이밍조절부(28)는 주변장치선택부(27)로부터 인가된 주변장치선택신호를 버퍼(BUF1-BUF8)의 출력신호, 즉 플립플럽(FF1-FF8)에서 순차적으로 출력된 신호(Q1, Q2 …, Q8)중 적당한 위치의 신호와 조합하여 출력한다. 예를들어, 주변장치선택부(27)의 출력신호를 버퍼(BUF1)의 출력신호(Q1)와 논리곱하여 출력하면 중앙처리 장치의 사이클은 빨리 끝나게 되고, 주변장치선택부(27)의 출력신호를 버퍼(BUF8)의 출력신호(Q8)와 논리곱하여 출력하면 중앙처리장치의 사이클은 늦게 끝나게 된다.

이와 같이 앤드게이트나 오아게이트등으로 이루어진 타이밍조절부(28)를 이용하면 중앙처리장치의 사이클타이밍을 주변장치의 타이밍에 자유롭게 맞출 수 있다. 타이밍조절부(28)에서 출력된 신호는 플립플럽(FF1)의 출력신호(Q9)를 제어신호로 하는 3상태버퍼(BUF9)를 통해 중앙처리장치와 동기사이클 및 자동벡터 요구신호발생기(3)로 출력된다. 중앙처리장치는 이 비동기사이클 종료요구신호(23)에 따라 판독/기록사이클을 종료하게 되고, 매사이클마다 비동기사이클 종료요구신호(23)가 구동되지 않으면 중앙처리장치는 사이클을 종료하지 못하므로 무한정 기다리게 된다.

제3도는 상기 동기사이클 및 자동벡터 요구신호발생기(3)의 상세구성을 나타낸 회로도이다. 어드레스디코더(1)에서 출력된 마스타주변장치 선택신호(25)와 어드레스신호(7)가 입력되면, 제1주변장치선택부(29)는 어드레스신호(7)를 분석하여 동기사이클을 사용하는 주변장치를 제어하기 위해 동기사이클을 실행하도록 요구하는 신호를 발생시킨다. 제2주변장치선택부(30)는 입력된 어드레스신호(7)와 인터럽트 요구신호발생기(6)로부터의 인터럽트 요구중신호(15)와 어드레스디코더(1)로부터의 마스타인터럽트 인식신호(19)를이용하여 자동인터럽트벡터 요구신호를 발생시킨다. 이 신호에 의해 중앙처리장치는 인터럽트 인식사이클을 수행할 때 인터럽트를 요구한 주변장치가 인터럽트벡터를 제공할 수 없으면 자체적으로 벡터를 발생시킨다. 제1 및 제2주변장치선택부(29)(30)의 출력신호들은 논리회로(32)를 거침으로써 논리적으로 합해진 후 인버터(33)로 인가되고, 인버터(33)의 출력신호는 동기사이클 및 자동인터럽트벡터 요구신호(11)로서 중앙처리장치로 인가된다.

동기사이클 및 자동벡터 요구신호발생기(3)는 부수적인 기능으로서 메모리 판독/기록신호(21)와 사이클스타트신호(22)를 발생시킨다. M68K 중앙처리장치는 16비트의 데이터버스를 가지고 있으나, 8비트의 주변장치를 제어할대는 상위 8비트 또는 하위 8비트만을 구동할 수도 있다. 이 경우 상위 또는 하위 데이터버스에 유효한 데이터가 출력되고 있음을 표시하는 제어신호를 출력하는데, 이 제어신호가 상위데이터 유효신호(13), 하위데이터 유효신호(12)이다. 판독/기록신호(14)는 판독사이클의 경우 논리1로, 기록사이클의 경우에는 논리0으로 표시된다.

중앙처리장치에서 출력되는 상기 신호(12,13,14)들과 비동기사이클 종료처리기(2)에서 출력된 비동기사이클 종료요구신호(23)를 이용하면 메모리 판독/기록신호(21)를 발생시킬 수 있다. 그 과정을설명하면, 하위데이터 유효신호(12)와 판독/기록신호(14)와 반전된 비동기사이클 종료요구신호(23)를 오아게이트(34)를 이용해 논리합하면 하위데이터 기록신호를 얻을 수 있고, 상위데이터 유효신호(13)와 판독/기록신호(14)와 반전된 비동기사이클 종료요구신호(23)를 오아게이트(35)를 이용해 논리합하면 상위데이터 기록신호를 얻을 수 있다. 판독/기록신호(14)를 인버터(36)를 통해 반전한 후 다시 반전하여 이 신호와 하위데이터 유효신호(12)를 앤드게이트(37)와 인버터(38)를 이용하여 논리곱한 후 반전시키면 하위데이터 판독신호를 얻을 수 있다. 이와 마찬가지로 상기 인버터(36)의 출력신호를 반전한 신호와 상위데이터 유효신호(13)를 앤드게이트(39) 및 인버터(40)에서 논리곱하여 반전시키면 상위데이터 판독신호를 얻을 수 있다.

사이클스타트신호(22)는 중앙처리장치에서 출력된 어드레스유효신호(10)와 상기 제어신호(12,13,14)들을 이용하여 발생시킬 수 있다. 즉, 반전된 어드레스유효신호(10) 및 반전된 판독/기록 신호(14)를 논리곱하는 앤드게이트(41)의 출력신호는 오아게이트(42)로 입력되고, 오아게이트(42)는 이 신호와 반전된 하위데이터 유효신호(12), 반전된 상위데이터 유효신호(13)를 논리합하여 사이클스타트신호(22)를 출력하는 것이다. 여기서, 사이클스타트신호(22)는 중앙처리장치의 판독 또는 기록사이클이 시작된 것을 표시하는 신호로서, M68K 중앙처리장치는 판독 사이클과 기록사이클의 시작시점이 약간 다르게 되어 있으므로 이러한 시작시점의 차이를 없애주기 위한 것이다.

제1도에서 주변장치 선택신호발생기(4)는 범용디코더를 사용하여 구성한다. 이 주변장치 선택신호발생기(4)는 어드레스신호(7)와 마스타주변장치 선택신호(25)를 해독하여 구체적인 주변장치선택신호(20)를 출력한다. 인터럽트 인식신호발생기(5)도 역시 범용디코더를 사용하여 구성할 수 있다. 중앙처리장치는 인터럽트 인식사이클중 어드레스신호(A1,A2,A3)에 인터럽트레벨을 표시하므로 인터럽트 인식신호발생기(5)는 어드레스신호(7)와 마스타인터럽트 인식신호(19)를 해독하여 인터럽트를 요구한 주변장치에 대한 구체적인 인터럽트 인식신호(18)를 출력한다. 인터럽트 요구신호발생기(6)는 범용 우선순위인코더를 사용하여 구성할 수 있으며, 주변장치로부터 인터럽트요구신호(17)가 입력되면 이들중 우선순위(인터럽트레벨)가 가장 높은 신호를 부논리로 부호화하여 부호화된 인터럽트요구신호(16)를 출력한다. 또한 주변장치로부터 인터럽트 요구가 있을 경우에는 인터럽트레벨에 관계없이 무조건 논리0상태인 인터럽트 요구중신호(15)를 출력한다.

이상에서와 같이 본 발명은 어드레스디코더, 인터럽트처리기, 사이클종료처리기 등의 설계에 범용 PLD를 사용하므로 사용되는 논리게이트의 갯수를 줄일 수 있어 하드웨어에 대한 신뢰성 및 정비성을 향상시킬 수 있다. 아울러 M68K 중앙처리장치를 이용한 제어회로의 개발 및 제작비용을 절감할 수 있다. 특히 제어회로를 하드웨어적으로 수정할 필요없이 전용 주변장치외에도 다양한 접속 및 제어사양을 가지는 주변장치를 자유롭게 접속 및 제어할 수 있는 효과가 있다.

Claims

중앙처리장치를 사용하여 주변장치를 접속 및 제어하기 우한 제어회로를 설계하는데 있어서, 상기 중앙처리장치로부터 인가된 어드레스신호와 어드레스유효신호를 해독하여 롬, 램, 입출력영역등으로 분할된 메모리영역을 선택하기 위한 메모리선택신호와 마스타주변장치 선택신호를 발생시키는 어드레스디코더와; 상기 어드레스디코더와 중앙처리장치와 동기사이클 및 자동벡터 요구신호발생기의 출력신호들을 입력받아 비동기사이클을 사용하는 주변장치의 타이밍을 고려하여 중앙처리장치의 사이클의 종료시점을 제어하기 위한 비동기사이클 종료요구신호를 출력하는 비동기사이클 종료처리기와; 상기 중앙처리장치와 어드레스디코더와 인터럽트 요구신호발생기의 출력신호들을 입력받아 특정주변장치를 위한 동기사이클 및 자동인터럽트벡터 요구신호를 발생시키는 동기사이클 및 자동벡터 요구신호발생기와; 상기 어드레스신호와 마스타주변장치 선택신호를 해독하여 구체적인 주변장치선택신호를 발생시키는 주변장치 선택신호발생기와; 상기 어드레스신호와 마스타인터럽트 인식신호를 해독하여 인터럽트를 요구한 주변장치에 대한 구체적인 인터럽트인식신호를 출력하는 인터럽트 인식신호발생기와; 주변장치로부터 인터럽트요구신호를 입력받아 이들중 우선순위가 가장 높은 신호를 부호화한 인터럽트요구신호와 인터럽트 요구중신호를 출력하는 인터럽트 요구신호발생기를 포함하는 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 어드레스디코더는 중앙처리장치의 어드레스유효신호와 리세트신호에 의해 만들어진 강제롬기동신호를 입력받아 시스템기동시 소정사이클동안 롬영역의 데이터를 판독하도록 한 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 어드레스디코더는 중앙처리장치로부터 인가된 중앙처리장치 처리기능신호를 반전된 어드레스유효신호와 부정논리곱하여 마스타인터럽트 인식신호를 출력하도록 한 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 비동기사이클 종료처리기는 어드레스신호와 어드레스디코더의 마스타주변장치 선택신호 및 메모리선택신호를 입력받아 비동기사이클을 사용하는 주변장치를 선택하여 출력하는 주변장치선택부와; 주변장치선택부의 출력신호를 중앙처리장치의 클럭신호에 동기시켜 순차적으로 전달하면서 이 시간지연을 갖는 신호를 출력하는 다수개의 플립플럽과; 주변장치선택부의 출력신호를 다수개의 플립플럽에서 순차적으로 출력된 신호중 적당한 위치의 신호와 조합하여 중앙처리 장치의 사이클기간을 제어하기 위한 비동기사이클 종료요구신호를 출력하는 타이밍조절부로 구성하는 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제4항에 있어서, 상기 다수개의 플립플럽은 동기사이클 및 자동벡터 요구신호발생기의 사이클스타트신호에 의해 리세트상태에서 해제되도록 한 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 동기사이클 및 자동벡터 요구신호발생기는 어드레스신호와 어드레스디코더의 마스타주변장치 선택신호를 분석하여 동기사이클을 사용하는 주변장치를 제어하기 위한 동기사이클 요구신호를 발생시키는 제1주변장치선택부와; 상기 어드레스신호와 인터럽트 요구신호발생기의 인터럽트 요구중신호와 어드레스디코더의 마스타인터럽트 인식신호를 입력받아 자동인터럽트벡터 요구신호를 발생시키는 제2주변장치 선택부와; 제1 및 제2주변장치선택부의 출력신호들을 논리조합하여 동기사이클 및 자동인터럽트벡터 요구신호를 중앙처리장치로 출력하는 논리회로로 구성하는 것을 특징으로 하는중앙처리장치의 주변장치 통합제어회로.
제6항에 있어서, 상기 동기사이클 및 자동벡터 요구 신호발생기에, 중앙처리장치의 하위데이터 유효신호 및 판독/기록신호와 비동기사이클 종료처리기의 반전된 비동기사이클 종료요구신호를 논리합하여 하위데이터 기록신호를 출력하는 제1오아게이트와; 중앙처리장치의 상위데이터 유효신호 및 판독/기록신호와 반전된 비동기사이클 종료요구신호를 논리합하여 상위 데이터 기록신호를 출력하는 제2오아게이트와; 상기 판독/기록신호와 하위데이터 유효신호를 논리곱한 후 반전시켜 하위데이터 판독신호를 출력하는 제1앤드게이트 및 제1 인버터와; 상기 판독/기록신호와 상위데이터 유효신호를 논리곱한 후 반전시켜 상위데이터 판독신호를 출력하는 제2 앤드게이트 및 제2 인버터와; 반전된 어드레스유효신호 및 판독/기록신호를 논리곱하는 제3 앤드게이트와; 제3 앤드게이트의 출력신호와 반전된 하위데이터 유효신호 및 상위데이터 유효신호를 논리합하여 사이클스타트신호를 출력하는 제3 오아게이트를 더 포함하여 구성하는 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 주변장치 선택신호발생기는 범용디코더인 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 인터럽트 인식신호발생기는 범용디코더인 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.
제1항에 있어서, 상기 인터럽트 요구신호발생기는 범용 우선순위인코더인 것을 특징으로 하는 중앙처리장치의 주변장치 통합제어회로.