CN212112457U - 一种总线控制器 - Google Patents

Abstract

本实用新型公开了一种总线控制器，包括总线接口和分别电连接所述总线接口的SDA数据控制器、SCL时钟控制器和状态机控制器，所述SDA数据控制器的数据端口连接在通信总线的串行数据线SDA上，所述串行数据线SDA通过一上拉电阻R1连接电源VCC；所述SLC时钟控制器的时钟信号端口连接在所述通信总线的串行时钟线SCL上，所述串行时钟线SCL通过一上拉电阻R2连接电源VCC；所述状态机控制器电连接所述SDA数据控制器和所述SCL时钟控制器；所述总线控制器通过所述总线接口实现与SoC片上系统的电连接。本实用新型基于APB总线，采用模块化设计，可通过APB总线嵌入到SoC芯片中，极大地节省了硬件资源。

Description

一种总线控制器

技术领域

本实用新型涉及通信技术领域，具体涉及一种总线控制器。

背景技术

12C总线是由Philips公司开发的一种简单、双向二线制同步串行总线。它通过串行时钟线SCL和串行数据线SDA两根线即可在连接于总线上的器件之间传送信息。目前实现I2C总线协议时普遍采用的方法是利用SoC(System On Chip)芯片的两个引脚去模拟SDA和SCL，并利用软件模拟总线控制器的接口功能，这种方法无法保证I2C的功能和时序，而且可移植性差、占用资源多、软件规模大、不易于维护。另外一种使用较为普遍的方法是在SoC芯片中嵌入I2C总线接口，利用硬件设计I2C总线控制器，然后将I2C总线控制器集成到SoC系统中，但现有的I2C总线控制器功能不够完善而且需要占用较多的硬件资源。

实用新型内容

本实用新型的目的在于提供一种总线控制器，解决了软件模拟总线控制器的接口功能存在的可移植性差、占用资源多、不易于维护的技术问题。

为达此目的，本实用新型采用以下技术方案：

提供一种总线控制器，包括总线接口和分别电连接所述总线接口的SDA数据控制器、SCL时钟控制器和状态机控制器，所述SDA数据控制器的数据端口连接在通信总线的串行数据线SDA上，所述串行数据线SDA通过一上拉电阻R1连接电源VCC；

所述SLC时钟控制器的时钟信号端口连接在所述通信总线的串行时钟线SCL上，所述串行时钟线SCL通过一上拉电阻R2连接电源VCC；

所述状态机控制器电连接所述SDA数据控制器和所述SCL时钟控制器；所述总线控制器通过所述总线接口实现与SoC片上系统的电连接。

作为本实用新型的一种优选方案，所述总线接口为APB总线接口。

作为本实用新型的一种优选方案，所述通信总线包括I2C总线和SMBus总线。

作为本实用新型的一种优选方案，所述SDA数据控制器中包括数据逻辑控制器和电连接所述数据逻辑控制器的移位寄存器，以及电连接所述移位寄存器的数据寄存器DR，以及电连接所述移位寄存器的Slave地址比较器和电连接所述Slave地址比较器的地址寄存器AR。

作为本实用新型的一种优选方案，所述SDA数据控制器中还包括SMBus PEC校验器和电连接所述SMBus PEC校验器的PEC寄存器，所述SMBus PEC校验器电连接所述移位寄存器。

作为本实用新型的一种优选方案，所述SCL时钟控制器中包括时钟逻辑控制器和电连接所述时钟逻辑控制器的时钟控制寄存器CCR，以及分别电连接所述时钟逻辑控制器的主机时钟产生器和从机时钟拉伸器。

作为本实用新型的一种优选方案，所述SCL时钟控制器中还包括SMBus超时检测器和电连接所述SMBus超时检测器的超时控制寄存器，所述SMBus超时检测器电连接所述时钟逻辑控制器。

作为本实用新型的一种优选方案，所述数据逻辑控制器或所述时钟逻辑控制器为MCU微控制单元或FPGA现场可编程门阵列。

作为本实用新型的一种优选方案，所述状态机控制器中包括状态控制器和电连接所述状态控制器的控制寄存器CR和状态寄存器SR。

作为本实用新型的一种优选方案，所述状态控制器为FPGA现场可编程门阵列。

本实用新型基于APB总线，采用模块化设计，可通过APB总线嵌入到SoC芯片中，极大地节省了硬件资源，同时解决了软件模拟总线控制器的接口功能存在的可移植性差、占用资源多、不易于维护的技术问题

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例一提供的总线控制器的结构示意图；

图2是本实用新型实施例二提供的总线控制器的结构示意图；

图3是实施例一提供的总线控制器连接在通信总线上的示意图。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。

其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本实用新型的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

本实用新型实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

在本实用新型的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例一

实施例一提供的总线控制器为I2C总线控制器，该控制器连接串行I2C总线，该控制器连接串行I2C总线的示意图请参照图3。I2C总线包含2根信号线：串行数据线SDA和串行时钟线SCL，这两根线都是双向通信的。串行数据线SDA通过一上拉电阻R1连接电源VCC；串行时钟线SCL通过上拉电阻R2连接电源VCC。当I2C总线处于空闲状态时，串行数据线SDA和串行时钟线SCL都处于高电平状态。每个连接到I2C总线的设备(总线控制器)都有一个唯一的设备地址，而且都可作为主机或从机用于发送或接收数据。

在I2C总线上，执行数据传输时主机和从机的关系不是恒定的。主机用于启动总线传输数据，产生START起始条件和STOP结束条件，发送设备地址并产生时钟信号，此时任何被寻址的设备均被认为是从机。数据传送方向决定了I2C总线控制器是发送器还是接收器。

实施例一提供的I2C总线控制器支持主机或从机模式，能够控制I2C总线特定的时序、协议、仲裁，支持7位或10位地址模式，标准模式下通信速率可达100kHz，快速模式下通信速率可达400kHz。

图1示出了本实用新型实施例一提供的总线控制器的结构示意图。请参照图1，实施例一提供的I2C总线控制器包括总线接口1和分别通信连接该总线接口1的SDA数据控制器2、SCL时钟控制器3和状态机控制器4，SDA数据控制器2的数据端口21连接在I2C总线的串行数据线SDA上，SLC时钟控制器的时钟信号端口31连接在I2C总线的串行时钟线SCL上；状态机控制器4通信连接SDA数据控制器2和SCL时钟控制器3；I2C总线控制器通过总线接口1实现与SoC片上系统的通信连接。

SDA数据控制器2中包括数据逻辑控制器22和通信连接数据逻辑控制器22的移位寄存器23，以及通信连接移位寄存器23的数据寄存器DR，以及通信连接移位寄存器23的Slave地址比较器24和通信连接Slave地址比较器24的地址寄存器AR。数据寄存器DR的功能作用是存储发送或接收的数据。地址寄存器AR的作用主要是配置7位或10位设备地址。Slave地址比较器24的作用是比较Slave设备(从设备)的地址。

SCL时钟控制器3中包括时钟逻辑控制器32和通信连接时钟逻辑控制器32的时钟控制寄存器CCR，以及分别通信连接时钟逻辑控制器32的主机时钟产生器33和从机时钟拉伸器34。SCL时钟控制器3的作用主要是通过主机时钟产生器33、从机时钟拉伸器34结合时钟逻辑控制器32，产生串行时钟线SCL的时序。

主机时钟产生器33可以是一种主机时钟产生电路，从机时钟拉伸器34同样可以是一种从机时钟拉伸电路，现有的主机时钟产生电路以及从机时钟拉伸电路有许多，而且主机时钟产生电路和从机时钟拉伸电路的具体电路结构并非本实用新型要求权利保护的范围，所以关于主机时钟产生器和从机时钟产生器内部的具体电路结构在此不做说明。

上述技术方案中，SDA数据控制器2中的数据逻辑控制器22和SCL时钟控制器3中的时钟逻辑控制器32优选为MCU微控制单元或FPGA现场可编程门阵列。

由于本实用新型实施例提供的总线控制器可以作为主机也可以作为从机，可以作为发送器也可以作为接收器，为了兼容工作模式的多样性，本实用新型提供的总线控制器中增加了状态机控制器4。状态机控制器4是总线控制器的核心控制部分，主要负责实现I2C的总线协议，控制I2C工作模式选择和工作流程，产生读写时序及各状态标志。该状态机控制器4中具体包括状态控制器41和通信连接该状态控制器41的控制寄存器CR和状态寄存器SR。控制寄存器CR主要配置总线控制器的工作模式、通信格式、通信时序等；状态寄存器SR用于存储发送、接收等状态标志及校验、超时等传输错误状态标志。

状态控制器41优选为FPGA现场可编程门阵列。状态机控制器4共有15个状态，比如表示总线控制器空闲的空闲状态、发送数据状态、发送数据响应状态、发送校验状态、接收数据状态等。

I2C总线控制器的总线接口优选为APB总线接口。APB总线接口负责实现与SoC片上系统的APB总线的互联及数据交换。I2C总线控制器中的各类寄存器包括数据寄存器DR、地址寄存器AR、状态寄存器SR、控制寄存器CR、PEC寄存器、时钟控制寄存器CCR等基于APB总线设计，MCU(包括SoC片上系统)可通过APB总线对I2C总线控制器的寄存器进行配置、数据读写和中断处理等操作，从而控制I2C总线控制器的工作模式以及工作流程，实现I2C总线的数据通信。

实施例二

SMBus协议是在I2C协议基础上研发的一种系统管理总线协议，它基于I2C操作原理，继承了I2C总线的特点与优点，起初是为智能电池、充电电池盒与其他系统通信的微控制器之间的通信链路而定义的，后来也被用来连接各种设备。SMBus协议目前己成为在智能电池及低速率管理设备上被广泛采用的协议标准。

SMBus总线也是一种同步串行总线，包括数据线SMBDAT和时钟线SMBCLK，为便于理解，我们将I2C总线中的串行数据线SDA和SMBus总线中的数据线SMBDAT统称为串行数据线SDA，将I2C总线中的串行时钟线SCL和SMBus总线中的时钟线SMBCLK统称为串行时钟线SCL。

SMBus总线虽然基于I2C总线协议规范，与I2C总线的数据有效性是一致的，数据传输格式也相同，但二者之间同样存在一些差异，比如SMBus与I2C时序存在不同点。另外，SMBus为了提高数据传输的可靠性，增加了数据包错误校验(Packet Error Checking，PEC)功能，主要用来检测或校验数据传输中出现的错误。

所以为了使得本实用新型提供的总线控制器兼容SMBus协议，相比于实施例一提供的总线控制器，请参照图2，本实施例二提供的总线控制器中的SDA数据控制器中还包括SMBus PEC校验器25和通信连接SMBus PEC校验器25的PEC寄存器26，SMBus PEC校验器25用于实现数据包错误校验功能，SMBus PEC校验器25可以是FPGA现场可编程门阵列或MCU微控制器。PEC寄存器26的作用是用来存储计算的PEC字节。

另外，主机或从机根据需要可以实时拉伸时钟总线，但SMBus总线规范对在总线传输期间的时钟拉伸的累积值有严格限制，而I2C总线没有这个限制，所以当本实用新型提供的总线控制器兼容SMBus总线工作时，需要增加SMBus超时检测功能，为了实现这个功能，具体地，实施例二提供的总线控制器中的SCL时钟控制器3中还包括SMBus超时检测器35和通信连接SMBus超时检测器35的超时控制寄存器36，SMBus超时检测器35通信连接时钟逻辑控制器32。SMBus超时检测器35可以是一种超时检测电路或者是可烧录超时检测程序的单片机，现有的可实现SMBus超时检测功能的超时检测电路或单片机有许多，而且SMBus超时检测器35内部的具体结构也并非本实用新型要求权利保护的范围，所以关于SMBus超时检测器35内部的具体结构在此不做说明。超时控制寄存器36的作用是配置超时阈值。

综上，本实用新型基于APB总线，采用模块化设计，可通过APB总线嵌入到SoC芯片中，极大地节省了硬件资源。而且该总线控制器具有多种工作模式，同时支持I2C和SMBus的通信格式和通信时序，而且具有较高地通信稳定性。

需要声明的是，上述具体实施方式仅仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本实用新型做各种修改、等同替换、变化等等。但是，这些变换只要未背离本实用新型的精神，都应在本实用新型的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。

Claims (10)

1.一种总线控制器，其特征在于，包括总线接口和分别电连接所述总线接口的SDA数据控制器、SCL时钟控制器和状态机控制器，所述SDA数据控制器的数据端口连接在通信总线的串行数据线SDA上，所述串行数据线SDA通过一上拉电阻R1连接电源VCC；

所述SCL时钟控制器的时钟信号端口连接在所述通信总线的串行时钟线SCL上，所述串行时钟线SCL通过一上拉电阻R2连接电源VCC；

所述状态机控制器电连接所述SDA数据控制器和所述SCL时钟控制器；所述总线控制器通过所述总线接口实现与SoC片上系统的电连接。

2.根据权利要求1所述的总线控制器，其特征在于，所述总线接口为APB总线接口。

3.根据权利要求1所述的总线控制器，其特征在于，所述通信总线包括I2C总线和SMBus总线。

4.根据权利要求1所述的总线控制器，其特征在于，所述SDA数据控制器中包括数据逻辑控制器和电连接所述数据逻辑控制器的移位寄存器，以及电连接所述移位寄存器的数据寄存器DR，以及电连接所述移位寄存器的Slave地址比较器和电连接所述Slave地址比较器的地址寄存器AR。

5.如权利要求4所述的总线控制器，其特征在于，所述SDA数据控制器中还包括SMBusPEC校验器和电连接所述SMBus PEC校验器的PEC寄存器，所述SMBus PEC校验器电连接所述移位寄存器。

6.根据权利要求4所述的总线控制器，其特征在于，所述SCL时钟控制器中包括时钟逻辑控制器和电连接所述时钟逻辑控制器的时钟控制寄存器CCR，以及分别电连接所述时钟逻辑控制器的主机时钟产生器和从机时钟拉伸器。

7.根据权利要求6所述的总线控制器，其特征在于，所述SCL时钟控制器中还包括SMBus超时检测器和电连接所述SMBus超时检测器的超时控制寄存器，所述SMBus超时检测器电连接所述时钟逻辑控制器。

8.根据权利要求6所述的总线控制器，其特征在于，所述数据逻辑控制器或所述时钟逻辑控制器为MCU微控制单元或FPGA现场可编程门阵列。

9.根据权利要求1所述的总线控制器，其特征在于，所述状态机控制器中包括状态控制器和电连接所述状态控制器的控制寄存器CR和状态寄存器SR。

10.根据权利要求9所述的总线控制器，其特征在于，所述状态控制器为FPGA现场可编程门阵列。

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