CN107908589B - I3c验证从设备、主从设备的通信验证系统及方法 - Google Patents

Abstract

本发明涉及IP核测试验证领域，提供一种I3C验证从设备、主从设备的通信验证系统及方法，该从设备包括：寄存器、总线端口和智能响应模块；总线端口包括用于与主设备进行通信的数据端口和时钟端口；智能响应模块包括用于与主设备进行通信验证的分址响应模块、读写响应模块和读取控制模块；分址响应模块用于当所述从设备接收到所述主设备的分址指令时，响应或者不响应所述分址指令；读写响应模块用于当所述从设备接收到所述主设备的读写指令时，响应或者不响应所述读写指令；读取控制模块用于当所述从设备向所述主设备发送数据时，停止或者不停止所述发送数据的过程。本发明可以使I3C主从设备实现有效的通信，提高验证的效率。

Description

I3C验证从设备、主从设备的通信验证系统及方法

技术领域

本发明属于IP核测试验证领域，更具体地说，是涉及一种I3C验证从设备、主从设备的通信验证系统及方法。

背景技术

随着超大规模集成电路工艺的发展，集成电路的集成度不断增加，为了加快产品的研发进度，基于知识产权核(Intellectual Property Core，简称IP核)的设计已成为集成电路发展的必然趋势，IP核在发布之前，必须经过充分的验证。因此，高效、可靠、全面的验证工作是IP核开发成功的重要保证。

随着集成电路芯片的广泛应用，很多应用领域采用的传感器多达十几个，使得系统集成和路由选择更难。移动产业处理器端口(Mobile Industry Processor Interface，简称MIPI)联盟提出了I3C新标准规范，I3C协议是一种全新的协议标准，吸纳了I2C(I2C总线是由Philips公司开发的一种简单、双向二线制同步串行总线)和串行外设接口(英文全称：Serial Peripheral Interface,简称SPI)的关键特性，具有低引线数、可扩展性、低功耗、更高的容量和新的性能，而且兼容I2C,能有效的减少集成电路芯片系统的物理端口、支持低功耗、高数据速率和其他已有端口协议的优点。

依据MIPI联盟的I3C新标准规范，为满足验证I3C主设备通信的需求，需要设计高效的I3C从设备电路，不仅能够验证数据的发送和接收、动态地址分配等新功能，还需要使验证的过程更加高效、可靠，加快产品的研发进度。

发明内容

针对现有技术的不足，本发明提供一种I3C验证从设备、主从设备的通信验证系统及方法，不仅能够验证数据的发送和接收、动态地址分配等新功能，还需要使验证的过程更加高效、可靠，加快产品的研发进度。

本发明是这样实现的：

本发明第一方面提供一种I3C验证从设备，所述从设备包括寄存器、总线端口和智能响应模块；所述总线端口包括用于与主设备进行通信的数据端口和时钟端口；所述智能响应模块包括用于与所述主设备进行通信验证的分址响应模块、读写响应模块和读取控制模块；所述分址响应模块用于当所述从设备接收到所述主设备的分址指令时，响应或者不响应所述分址指令；所述读写响应模块用于当所述从设备接收到所述主设备的读写指令时，响应或者不响应所述读写指令；所述读取控制模块用于当所述从设备向所述主设备发送数据时，停止或者不停止所述发送数据的过程。

具体的，所述分址响应模块具体用于接收到所述主设备的分址指令时，判断所述从设备的动态地址完成标志位数值是否为未分配状态，若是，则发出确认的反馈信号，将所述主设备发送的动态地址设置为所述从设备的动态地址，若否，则不发出确认的反馈信号，维持空闲状态。

具体的，所述读写响应模块具体用于接收到所述主设备的读写指令时，判断所述读写指令中的地址是否为所述从设备的动态地址，若是，则发出确认的反馈信号，等待接收或者发送数据，若否，则不发出确认的反馈信号，维持空闲状态。

具体的，所述读取控制模块用于向所述主设备发送数据时，判断所述从设备继续读取的标志位数值是否为完成读取的状态，若是，则停止发送数据，若否，则继续发送数据或者由所述主设备停止读取的过程。

具体的，所述寄存器具体用于与所述主设备进行数据的读写，所述寄存器设置为N*8比特容量，当所述从设备向所述主设备发送数据时检测数据单元的地址，若所述数据单元地址等于N-1时，则所述继续读取的标志位数值更改为完成读取的状态，若所述数据单元地址小于N-1，则所述继续读取的标志位数值维持为未完成读取的状态。

本发明提供的I3C验证从设备，在实现与主设备通信的基础上，设计了智能响应电路，可以根据主设备的各项指令进行响应，为主设备的设计提供了便捷、高效的验证平台。

本发明第二方面提供一种I3C主从设备的通信验证系统，所述通信验证系统包括主设备、从设备和总线，所述从设备为本发明第一方面提供的I3C从设备；

所述主设备，用于接收外部激励数据通过所述总线向所述从设备发送分址指令或者读写指令，根据所述从设备的反馈信号对所述从设备进行读写；

所述从设备，用于通过所述总线接收所述主设备的分址指令或者读写指令，通过所述智能响应模块发出反馈信号，接收所述主设备的数据读写；

所述总线，用于传输所述主设备发送的指令，所述指令根据I3C总线协议翻译成总线信号，当所述主设备向所述从设备读写数据时，用于传输所述读写的数据。

本发明提供的I3C主从设备的通信验证系统，主从设备之间通过I3C总线进行通信，从设备根据主设备的指令通过智能响应电路发出反馈信号，实现与主设备的通信，能有效地验证主设备的相关功能，确保了主设备能够实现与集成电路之间更高速度、更灵活、更低功耗的信息传输。

本发明第三方面提供I3C主从设备的通信验证方法，所述从设备为本发明第一方面提供的I3C从设备，所述方法包括以下步骤：

主设备接收外部激励数据，通过总线向所述从设备发送分址或者读写指令；

所述从设备获取所述分址或者读写指令，通过所述智能响应模块发出反馈信号；

所述主设备根据所述反馈信号对所述从设备进行读写。

本发明提供的I3C主从设备的通信验证方法，主设备通过总线向从设备发送相关指令，从设备接收相关指令，通过智能响应模块发出反馈信号进行通信，可以有效的验证主从设备间的地址和数据通信功能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的I3C验证从设备的结构示意图；

图2是图1所示实施例的一流程示意图；

图3是图1所示实施例的又一流程示意图；

图4是图1所示实施例的又一流程示意图；

图5是图1所示实施例的又一流程示意图；

图6是本发明又一实施例提供的I3C主从设备的通信验证系统的结构示意图；

图7是本发明又一实施例提供的I3C主从设备的通信验证方法的流程示意图。

其中，图中各附图标记：

10—从设备，20—主设备，30—总线，101—寄存器，102—总线端口，103—智能响应模块，1031—分址响应模块，1032—读写响应模块，1033—读写控制模块。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参考图1，其示出了本发明实施例提供的I3C验证从设备的结构示意图，所述I3C验证从设备10包括：寄存器101、总线端口102和智能响应模块103，其中，智能响应模块103包括：分址响应模块1031、读写响应模块1032和读写控制模块1033。

作为一种实施方式，I3C验证从设备10是用硬件语言描述的电路，例如可以是Verilog或者VHDL语言描述的电路,其中，Verilog或者VHDL语言都是一种硬件描述的语言。I3C协议是一种全新的协议标准，能有效的减少集成系统的物理端口、支持低功耗、高数据速率和其他已有端口协议的优点。I3C规范吸纳了I2C和SPI的关键特性，具有低引线数、可扩展性、低功耗、更高的容量和新的性能，而且兼容I2C，允许I2C从设备在相同端口上与I3C规范的新设备共存。在互联网、移动设备，汽车等诸多应用中，为多种传感器的连接提供了新的通信协议。从设备10用硬件语言描述的原因是由于I3C是一个全新的通信协议，用硬件语言描述从设备电路，可以根据具有I3C端口的主设备通信功能需要进行相应的设计，实现高效的验证，提高主设备以及集成电路的开发速度。

具体的，从设备10设置了寄存器101，当从设备10接收主设备的写操作时，数据写入寄存器101中；当从设备10接收主设备的读操作时，数据从寄存器101读出，使从设备10可以实现与主设备的正常数据通信。

作为一种实施方式，主设备具有I3C接口，可以实现I3C总线的协议。

其中，从设备10与主设备进行数据通信时，是通过总线端口102接收主设备的读写指令和读写操作的。

作为一种实施方式，从设备10是通过I3C总线实现与主设备之间的通信，从设备10通过总线端口102连接到I3C总线，接收主设备发送到总线的相关指令，根据相关指令作出相应的反馈，进行数据通信。

为了使实现主设备相关功能的高效验证，从设备10设置有智能响应模块103，通过智能响应模块103快速对主设备发送的相关指令作出反馈，提高主设备验证的效率。

智能响应模块103包括：分址响应模块1031、读写响应模块1032和读写控制模块1033。

分址响应模块1031，具体用于接收到主设备的分址指令时，判断从设备10的动态地址完成标志位数值是否为未分配状态，若是，则发出确认的反馈信号，将主设备发送的动态地址设置为从设备10的动态地址，若否，则不发出确认的反馈信号，维持空闲状态。

读写响应模块1032，具体用于接收到主设备的读写指令时，判断读写指令中的地址是否为从设备10的动态地址，若是，则发出确认的反馈信号，等待接收或者发送数据，若否，则不发出确认的反馈信号，维持空闲状态。

读取控制模块1033，具体用于向主设备发送数据时，判断从设备10继续读取的标志位数值是否为完成读取的状态，若是，则停止发送数据，若否，则继续发送数据或者由主设备停止读取的过程。

具体的，请参考图2，其示出了本发明实施例提供的I3C从设备的一流程示意图，当从设备10接收到主设备的分址指令时，通过分址响应模块1031判断从设备10的动态地址完成标志位数值是否为未分配的状态。其中，当从设备10的动态地址是已分配的状态时，则动态地址完成标志位数值为1；当从设备10的动态地址是未分配的状态时，则动态地址完成标志位数值为0。当从设备10接收到主设备的动态地址分配时，分址响应模块1031判断动态地址完成标志位数值是否为0，若是，则表示未分配动态地址，从设备10发出响应的反馈信号，若否，则表示已分配动态地址，从设备10不发出响应的反馈信号。

请参考图3，其示出了本发明实施例又一流程示意图，具体的，当从设备10接收到主设备的读写指令时，通过读写响应模块1032判断读写指令中的地址是否为从设备10自身的地址，若是，则从设备10发出确认的反馈信号，等待接收或者发送数据，若否，则从设备10不发出确认的反馈信号，维持空闲状态。

作为一种实施方式，主设备向从设备10发送读写指令时，为8比特的地址格式，由7比特的动态地址和1比特的读写标志组成。其中，读写标志为0时表示主设备向从设备10写入数据，读写标志为1时，表示主设备向从设备10读取数据。当从设备10接收到主设备的读写指令时，通过读写响应模块1032判断读写指令中高7比特的动态地址是否为从设备10自身的地址，若是，则从设备10发出确认的反馈信号，等待接收或者发送数据，若否，则从设备10不发出确认的反馈信号，维持空闲状态。

请参考图4，其示出了本发明实施例又一流程示意图，具体的，当从设备10接收主设备读取指令时，即向主设备发送数据时，通过读取控制模块1033判断从设备10继续读取的标志位数值是否为完成读取的状态。其中，当从设备10为完成读取的状态时，则继续读取的标志位数值为0；当从设备10为未完成读取的状态时，则继续读取的标志位数值为1。当从设备10向主设备发送数据时，控制读取模块1033判断继续读取的标志位数值是否为1，若是，则表示未读取完成，则从设备10继续读取的过程；若否，则表示完成读取，则从设备10停止读取的过程。

作为一种实施方式，从设备10通过读取控制模块1033判断继续读取的标志位数值时，是通过检测寄存器101中的数据单元地址来判断的。具体的，请参考图5，其示出了本发明实施例又一流程示意图，寄存器101中设置为N*8比特容量，当从设备10向主设备发送数据时，寄存器10的数据单元地址不断增加，读取控制模块1033检测数据单元的地址，若数据单元地址等于N-1时，表示读取完成，则将继续读取的标志位数值更改为完成读取的状态，即将数值改为0，若数据单元地址小于N-1时，表示未读取完成，则维持继续读取的标志位数值为未完成读取的状态，即数值为1。

优选地，寄存器101设置为256*8比特容量，当检测到数据单元的地址为255时，将继续读取的标志位数值改为0，当检测数据单元的地址小于255时，则维持继续读取的标志位数值为1。

本发明实施例提供的I3C验证从设备，不仅可以实现主设备和从设备间的正常数据通信，且优化了I3C验证从设备的通信接口，从而可以高效可靠的验证主设备，有效地实现I3C协议规范，同时为主设备的快速实现提供了可靠的保证。

请参考图6，其示出本发明实施例提供的I3C主从设备的通信验证系统的结构示意图。

所述I3C主从设备的通信验证系统包括：从设备10、主设备20和总线30，其中，从设备10为前一实施例提供的I3C验证从设备。

从设备10，用于通过总线30接收主设备20的分址指令或者读写指令，通过智能响应模块103发出反馈信号，接收主设备20的数据读写。

主设备20，用于接收外部的激励数据，其中，外部的激励数据可以由外部的硬件或者软件输入，例如处理器，本申请对此不作限定。当接收到外部激励数据时，主设备20通过总线30向从设备10发送分址指令或者读写指令，根据从设备10的反馈信号对从设备10进行读写。

作为一种实施方式，主设备20具有I3C接口，可以实现I3C总线的协议。

总线30，用于传输主设备20发送的指令，作为一种实施方式，总线30为支持I3C协议的总线，指令根据I3C总线协议翻译成总线信号，当主设备20向从设备10读写数据时，用于传输读写的数据。

具体的，主设备20接收外部激励数据发出分址指令，从设备10根据分址指令通过分址响应模块1031发出或者不发出确认的反馈信号，若发出，则从设备10等待接收主设备20的读写指令，若不发出，则从设备10维持空闲状态。当主设备20收到从设备10根据分址指令发出的反馈信号时，向从设备10发送读写指令，从设备10通过读写响应模块响应或者不响应读写指令，若响应，则发出确认的反馈信号，接收主设备20的数据读写，若否，则不发出确认的反馈信号，维持空闲状态。当主设备20向从设备10发送数据时，由主设备20接收外部数据停止发送数据的过程；当主设备20向从设备10进行读取数据时，可以由主设备20接收外部激励数据，停止读取的过程，也可以由从设备10通过读取控制模块1033停止或者不停止读取的过程。

具体的，从设备10接收到主设备20的分址指令时，通过分址响应模块1031判断从设备10的动态地址完成标志位数值是否为未分配的状态。其中，当从设备10的动态地址是已分配的状态时，则动态地址完成标志位数值为1；当从设备10的动态地址是未分配的状态时，则动态地址完成标志位数值为0。当从设备10接收到主设备20的动态地址分配时，分址响应模块1031判断动态地址完成标志位数值是否为0，若是，则表示未分配动态地址，从设备10发出响应的反馈信号，若否，则表示已分配动态地址，从设备10不发出响应的反馈信号。

当从设备10接收到主设备20的读写指令时，通过读写响应模块1032判断读写指令中的地址是否为从设备10自身的地址，若是，则从设备10发出确认的反馈信号，等待接收或者发送数据，若否，则从设备10不发出确认的反馈信号，维持空闲状态。

作为一种实施方式，主设备20向从设备10发送读写指令时，为8比特的地址格式，由7比特的动态地址和1比特的读写标志组成。其中，读写标志为0时表示主设备20向从设备10写入数据，读写标志为1时，表示主设备20向从设备10读取数据。当从设备10接收到主设备20的读写指令时，通过读写响应模块1032判断读写指令中高7比特的动态地址是否为从设备10自身的地址，若是，则从设备10发出确认的反馈信号，等待接收或者发送数据，若否，则从设备10不发出确认的反馈信号，维持空闲状态。

当从设备10接收主设备20读取时，通过读取控制模块1033判断从设备10继续读取的标志位数值是否为完成读取的状态。其中，当从设备10为完成读取的状态时，则继续读取的标志位数值为0；当从设备10为未完成读取的状态时，则继续读取的标志位数值为1。当从设备10向主设备20发送数据时，控制读取模块1033判断继续读取的标志位数值是否为1，若是，则表示未读取完成，则从设备10继续读取的过程；若否，则表示完成读取，则从设备10停止读取的过程。

作为一种实施方式，从设备10通过读取控制模块1033判断继续读取的标志位数值时，是通过检测寄存器101中的数据单元地址来判断的。具体的，寄存器101中设置为N*8比特容量，当从设备10向主设备20发送数据时，寄存器10的数据单元地址不断增加，读取控制模块1033检测数据单元的地址，若数据单元地址等于N-1时，表示读取完成，则将继续读取的标志位数值更改为完成读取的状态，即将数值改为0，若数据单元地址小于N-1时，表示未读取完成，则维持继续读取的标志位数值为未完成读取的状态，即数值为1。

本发明实施例提供的I3C主从设备的通信验证系统，从设备仅根据主设备通过总线传输的各项指令即能做出智能响应动作，不仅满足了主设备的通信需求，且有效避免了从设备对验证平台的依赖，降低了主设备的验证复杂度，达到优化验证平台、高效验证主设备的目的。

请参考图7，其示出了本发明实施例提供的一种I3C主从设备的通信验证方法的流程示意图，所述方法包括以下步骤：

步骤S301,主设备20接收外部激励数据，通过总线30向从设备10发送分址或者读写指令。

具体的，主设备20接收外部的激励数据，其中，外部的激励数据可以是由外部的硬件或者软件输入，例如处理器，本申请对此不作限定。主设备20接收到外部的激励数据，通过总线30向从设备10发送分址指令，当接收到从设备10根据分址指令发出的确认的反馈信号时或者接收到外部的激励数据时，向从设备10发送读写指令，等待从设备10发出确认的反馈信号。

作为一种实施方式，主设备20具有I3C接口，可以实现I3C总线的协议；总线30为支持I3C协议的总线，主设备20发送的分址或者读写指令根据I3C总线协议翻译成总线信号发送到总线30下的从设备10。

步骤S302,从设备10获取分址或者读写指令，通过智能响应模块103发出反馈信号。

当从设备10获取到主设备20通过总线30发出的分址指令时，通过智能响应模块103中的分址响应模块1031发出或者不发出确认的反馈信号，若发出，则从设备10等待接收主设备20的读写指令，若不发出，则从设备10维持空闲状态。当从设备10获取到主设备20通过总线30发出的读写指令时，通过智能响应模块103中的读写响应模块1032发出或者不发出确认的反馈信号，若发出，则从设备10等待接收主设备20的数据读写，若不发出，则从设备10维持空闲状态。

具体的，从设备10接收到主设备20的分址指令时，通过分址响应模块1031判断从设备10的动态地址完成标志位数值是否为未分配的状态。其中，当从设备10的动态地址是已分配的状态时，则动态地址完成标志位数值为1；当从设备10的动态地址是未分配的状态时，则动态地址完成标志位数值为0。当从设备10接收到主设备20的动态地址分配时，分址响应模块1031判断动态地址完成标志位数值是否为0，若是，则表示未分配动态地址，从设备10发出响应的反馈信号，若否，则表示已分配动态地址，从设备10不发出响应的反馈信号。

当从设备10接收到主设备20的读写指令时，通过读写响应模块1032判断读写指令中的地址是否为从设备10自身的地址，若是，则从设备10发出确认的反馈信号，等待接收或者发送数据，若否，则从设备10不发出确认的反馈信号，维持空闲状态。

作为一种实施方式，主设备20向从设备10发送读写指令时，为8比特的地址格式，由7比特的动态地址和1比特的读写标志组成。其中，读写标志为0时表示主设备20向从设备10写入数据，读写标志为1时，表示主设备20向从设备10读取数据。当从设备10接收到主设备20的读写指令时，通过读写响应模块1032判断读写指令中高7比特的动态地址是否为从设备10自身的地址，若是，则从设备10发出确认的反馈信号，等待接收或者发送数据，若否，则从设备10不发出确认的反馈信号，维持空闲状态。

步骤S303,主设备20根据反馈信号对从设备10进行读写。

具体的，当主设备20通过总线30收到从设备10根据读写指令发出的确认的反馈信号时，向从设备10进行数据的读写。

当主设备20向从设备10发送数据时，由主设备20接收外部激励数据停止发送数据的过程；当主设备20向从设备10读取数据时，可以由主设备20接收外部激励数据停止读取数据的过程，也可以由从设备10通过智能响应模块103中的读取控制模块1033停止或者不停止读取的过程。

具体的，当从设备10接收主设备20读取时，通过读取控制模块1033判断从设备10继续读取的标志位数值是否为完成读取的状态。其中，当从设备10为完成读取的状态时，则继续读取的标志位数值为0；当从设备10为未完成读取的状态时，则继续读取的标志位数值为1。当从设备10向主设备20发送数据时，控制读取模块1033判断继续读取的标志位数值是否为1，若是，则表示未读取完成，则从设备10继续读取的过程，若否，则表示完成读取，则从设备10停止读取的过程。

作为一种实施方式，从设备10通过读取控制模块1033判断继续读取的标志位数值时，是通过检测寄存器101中的数据单元地址来判断的。具体的，寄存器101中设置为N*8比特容量，当从设备10向主设备20发送数据时，寄存器10的数据单元地址不断增加，读取控制模块1033检测数据单元的地址，若数据单元地址等于N-1时，表示读取完成，则将继续读取的标志位数值更改为完成读取的状态，即将数值改为0，若数据单元地址小于N-1时，表示未读取完成，则维持继续读取的标志位数值为未完成读取的状态，即数值为1。

当主设备20与从设备10进行数据通信时，是通过总线30进行读写指令的发送和数据的读写。

本发明实施例提供的I3C主从设备的通信验证方法，不仅可实现主从设备间的数据通信，同时可高效可靠的验证主设备的各项功能，为主设备的设计提供了便捷、高效的验证平台，同时为开辟新的集成电路市场提供了直接的帮助，确保了主设备能够实现集成电路之间更高速度、更灵活、更低功耗的信息传输，达到降低功耗、减少物理接口、高速传输、降低集成电路间互联成本的目的。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种I3C验证从设备，其特征在于，所述从设备包括寄存器、总线端口和智能响应模块；所述总线端口包括用于与主设备进行通信的数据端口和时钟端口；所述智能响应模块包括用于与所述主设备进行通信验证的分址响应模块、读写响应模块和读取控制模块；所述分址响应模块用于接收到所述主设备的分址指令时，判断所述从设备的动态地址完成标志位数值是否为未分配状态，若是，则发出确认的反馈信号，将所述主设备发送的动态地址设置为所述从设备的动态地址，其中，所述分址指令包括动态地址；若所述从设备的动态地址完成标志位数值不是未分配状态，则不发出确认的反馈信号，维持空闲状态；所述读写响应模块用于当所述从设备接收到所述主设备的读写指令时，响应或者不响应所述读写指令；所述读取控制模块用于当所述从设备向所述主设备发送数据时，停止或者不停止所述发送数据的过程。

2.如权利要求1所述的I3C验证从设备，其特征在于，所述读写响应模块具体用于接收到所述主设备的读写指令时，判断所述读写指令中的地址是否为所述从设备的动态地址，若是，则发出确认的反馈信号，等待接收或者发送数据，若否，则不发出确认的反馈信号，维持空闲状态。

3.如权利要求2所述的I3C验证从设备，其特征在于，所述读取控制模块具体用于向所述主设备发送数据时，判断所述从设备继续读取的标志位数值是否为完成读取的状态，若是，则停止发送数据，若否，则继续发送数据或者由所述主设备停止读取的过程。

4.如权利要求3所述的I3C验证从设备，其特征在于，所述寄存器具体用于与所述主设备进行数据的读写，所述寄存器设置为N*8比特容量，当所述从设备向所述主设备发送数据时检测数据单元的地址，若所述数据单元地址等于N-1时，则所述继续读取的标志位数值更改为完成读取的状态，若所述数据单元地址小于N-1，则所述继续读取的标志位数值维持为未完成读取的状态。

5.一种I3C主从设备的通信验证系统，其特征在于，包括主设备、从设备和总线，所述从设备为权利要求1-4中任意一项所述的I3C从设备；

所述主设备，用于接收外部激励数据通过所述总线向所述从设备发送分址指令或者读写指令，根据所述从设备的反馈信号对所述从设备进行读写；

所述从设备，用于通过所述总线接收所述主设备的分址指令或者读写指令，通过所述智能响应模块发出反馈信号，接收所述主设备的数据读写；

所述总线，用于传输所述主设备发送的指令，所述指令根据I3C总线协议翻译成总线信号，当所述主设备向所述从设备读写数据时，用于传输所述读写的数据。

6.如权利要求5所述的I3C主从设备的通信验证系统，其特征在于，

所述主设备，用于接收到所述从设备根据所述分址指令发出确认的反馈信号时，向所述从设备发送读写指令；当接收到所述从设备根据所述读写指令发出确认的反馈信号时，向所述从设备进行读写；当向所述从设备进行读写时，接收所述外部激励数据，停止读写的过程；

所述从设备，用于接收到所述主设备的分址指令时，通过分址响应模块响应或者不响应所述分址指令；当接收到所述主设备的读写指令时，通过读写响应模块响应或者不响应所述读写指令；当向所述主设备发送数据时，通过读取控制模块停止或者不停止所述发送数据的过程。

7.如权利要求6所述的I3C主从设备的通信验证系统，其特征在于，

所述从设备，用于通过所述寄存器与所述主设备进行数据的读写，当所述从设备向所述主设备发送数据时，通过读取控制模块检测数据单元的地址，若所述数据单元地址等于N-1时，则停止发送数据；若所述数据单元地址小于N-1，则继续发送数据。

8.一种I3C主从设备的通信验证方法，其特征在于，所述从设备为权利要求1-4中任意一项所述的I3C从设备，所述方法包括以下步骤：

主设备接收外部激励数据，通过总线向所述从设备发送分址或者读写指令；

所述从设备获取所述分址或者读写指令，通过所述智能响应模块发出反馈信号；

所述主设备根据所述反馈信号对所述从设备进行读写。

9.如权利要求8所述的I3C主从设备的通信验证方法，其特征在于，

当所述从设备接收到所述主设备的分址指令时，分址响应模块判断所述从设备的动态地址完成标志位数值是否为未分配状态，若是，则发出确认的反馈信号，将所述主设备发送的动态地址设置为所述从设备的动态地址，若否，则不发出确认的反馈信号，控制所述从设备维持空闲状态；

当所述从设备接收到所述主设备的读写指令时，读写响应模块判断所述读写指令中的地址是否为所述从设备的动态地址，若是，则发出确认的反馈信号，控制所述从设备等待接收或者发送数据，若否，则不发出确认的反馈信号，控制所述从设备维持空闲状态；

当所述从设备向所述主设备发送数据时，读取控制模块检测所述寄存器数据单元的地址，若所述数据单元地址等于N-1时，则将继续读取的标志位数值更改为完成读取的状态，若所述数据单元地址小于N-1，则将所述继续读取的标志位数值维持为未完成读取的状态；

当所述从设备向所述主设备发送数据时，读取控制模块判断所述从设备继续读取的标志位数值是否为完成读取的状态，若是，则控制所述从设备停止发送数据，若否，则控制所述从设备继续发送数据或者由所述主设备停止读取的过程。

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