JP2007183757A - 記憶制御装置 - Google Patents
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Abstract
【解決手段】 本発明の記憶制御装置1Aは、各構成を制御するためのCPU101と、CPU101が実行するプログラム及びそれに必要なデータを記憶しているROM102と、CPU101がプログラムを実行する際に作業領域として利用されるRAM103と、USB規格に基づくデータ転送を制御する第1ASIC(USB系)2Aと、各スロット61〜64にそれぞれ挿入される各外部メモリ71〜74に対するデータの読出しや書込みに係るデータアクセスを制御する第2ASIC(外部メモリ系)5と、がバス(アドレスバス104,データバス105)を介して接続されている。
【選択図】 図1
Description
Serial Bus)が広く用いられている。これは、PCに接続される複数の周辺機器のうち、通信先(ターゲット)となるものをポーリングにより特定し、データの送受信を行うものである。記憶制御装置をUSB機器として構成しておけば、データの読み書きや消去といったデータアクセスをシリアル通信により実行することができる。USB周辺機器として構成された記憶制御装置に、前述のSCSI方式によるアクセス制御デバイスを組み込む場合、PCは、このアクセス制御デバイスをターゲットとして、ポーリングによるシリアル通信を行うことになる(以下、このようなタイプの記憶制御装置をUSB/SCSI型記憶制御装置とも称する)。
ホスト装置による少なくともデータの読出しに係るデータアクセスが可能とされた記憶媒体が内蔵されるか又は着脱可能に装着され、該記憶媒体に対してデータアクセスを行う複数の記憶デバイスと、
記憶デバイス毎に機能的に独立して設けられ、データアクセスの内容を特定する主制御コマンドをホスト装置から受信して解析する主制御コマンド解析ステップと、該主制御コマンドの解析内容を反映したデータアクセスを記憶デバイスとの間で行うデータアクセスステップと、データアクセス結果を示すステータスをホスト装置に送信するステータス送信ステップとをこの順序で実行する制御ステップユニットを単位として記憶デバイスにおけるデータアクセスの制御を行うとともに、時系列的に先行するデータアクセスに係る制御ステップユニットの実行中は該制御ステップユニットの実行が完了するまで後続のデータアクセスに係る制御ステップユニットの実行を待機させるアクセス制御デバイスと、
ホスト装置と該ホスト装置が指定するアクセス制御デバイスとの間において制御ステップユニットを実行するために、主制御コマンド、データ及びステータスのうち少なくとも主制御コマンドとステータスとを転送要素として含むアクセス関連情報の相互転送を、ホスト装置が複数のアクセス制御デバイスをポーリングする形式にてシリアル通信により実行するとともに、対象となるアクセス制御デバイスが互いに異なる制御ステップユニットのアクセス関連情報を構成する転送要素の組をそれら組間での該転送要素の時系列的な混在を許容した形で転送処理するシリアル通信部と、
を備えることを特徴とする。
記憶デバイスは、ホスト装置によるデータの書き込み、消去及び読出しが可能とされた記憶媒体が着脱可能に装着されるとともに、該記憶媒体として、記憶内容が電気的に書き換え可能であって、外部からのリセット信号を受けても当該記憶内容を保持するとともに、その記憶領域が複数の書き換え単位ブロックに分割され、該書き換え単位ブロックを単位とする形でのみ記憶内容の消去及び書き替えが可能とされた不揮発性メモリを使用するように構成することができる。
転送要素送受信部が記憶デバイスに一対一に対応する形で複数設けられ、
制御実行主体は、同一の記憶デバイスに対応した転送要素送受信部に対しては、時系列的に先行する制御ステップユニットのアクセス関連情報を構成する一連の転送要素の送受信が完了するまで、後続の制御ステップユニットのアクセス関連情報を構成する転送要素の送受信を待機させる一方、互いに異なる記憶デバイスに対応した転送要素送受信部に対しては、一つの記憶デバイスの制御ステップユニットに係る各転送要素の送受信処理期間のインターバルを利用して、他の制御ステップユニットに属する転送要素の送受信処理を行うことにより、各記憶デバイス間でのそれら制御ステップユニットの並列処理を許容するものであるように構成することができる。
<第1実施形態>
図1は、第1実施形態に係る記憶制御装置1Aの電気的構成を表すブロック図である。記憶制御装置1Aは、各構成を制御するためのCPU101と、CPU101が実行するプログラム及びそれに必要なデータを記憶しているROM102と、CPU101がプログラムを実行する際に作業領域として利用されるRAM103と、USB規格に基づくデータ転送を制御する第1ASIC(USB系)2Aと、各スロット61〜64にそれぞれ挿入される各外部メモリ71〜74に対するデータの読出しや書き込みに係るデータアクセスを制御する第2ASIC(外部メモリ系)5と、がバス(アドレスバス104、データバス105)を介して接続されている。
Unit Readyコマンドなら、外部メモリ71〜74が挿入されているか否かを判断する。例えばReadコマンドなら、外部メモリ71〜74からデータを読み出す。例えばWriteコマンドなら、この時点で書き込むべきデータをPCから受け取っているので(上述のS8〜S11)、それを外部メモリ71〜74に書き込む。
第2実施形態に係る記憶制御装置1Bについて説明する。以下、主に第1実施形態に係る記憶制御装置1Aと異なる箇所について述べ、重複する箇所については同番号を付して説明を省略する。
2A、2B 第1ASIC(USB系)
10 USB端子(通信バス接続端子)
20 USBプロトコルエンジン(プロトコルエンジン部)
30 USBコントロール部(制御指令部)
41〜44 SCSIコマンド・データ・ステータス送受信部(転送要素送受信部)
5 第2ASIC(外部メモリ系)
51〜54 外部メモリ入出力制御部(記憶デバイス)
61〜64 スロット
71〜74 外部メモリ(記憶媒体)
81 コントロールレジスタ
82 ステータスレジスタ
83 SCSIコマンドバッファ
84 SCSIステータスバッファ
85 SCSIデータDMAアドレスレジスタ
86 SCSIデータDMAカウントレジスタ
101 CPU(制御実行主体)
102 ROM
103 RAM
104 アドレスバス
105 データバス
Claims (8)
- ホスト装置による少なくともデータの読出しに係るデータアクセスが可能とされた記憶媒体が内蔵されるか又は着脱可能に装着され、該記憶媒体に対してデータアクセスを行う複数の記憶デバイスと、
前記記憶デバイス毎に機能的に独立して設けられ、前記データアクセスの内容を特定する主制御コマンドを前記ホスト装置から受信して解析する主制御コマンド解析ステップと、該主制御コマンドの解析内容を反映したデータアクセスを前記記憶デバイスとの間で行うデータアクセスステップと、データアクセス結果を示すステータスを前記ホスト装置に送信するステータス送信ステップとをこの順序で実行する制御ステップユニットを単位として前記記憶デバイスにおける前記データアクセスの制御を行うとともに、時系列的に先行するデータアクセスに係る制御ステップユニットの実行中は該制御ステップユニットの実行が完了するまで後続のデータアクセスに係る制御ステップユニットの実行を待機させるアクセス制御デバイスと、
前記ホスト装置と該ホスト装置が指定するアクセス制御デバイスとの間において前記制御ステップユニットを実行するために、前記主制御コマンド、前記データ及び前記ステータスのうち少なくとも前記主制御コマンドと前記ステータスとを転送要素として含むアクセス関連情報の相互転送を、前記ホスト装置が複数の前記アクセス制御デバイスをポーリングする形式にてシリアル通信により実行するとともに、対象となるアクセス制御デバイスが互いに異なる制御ステップユニットのアクセス関連情報を構成する前記転送要素の組をそれら組間での該転送要素の時系列的な混在を許容した形で転送処理するシリアル通信部と、
を備えることを特徴とする記憶制御装置。 - 前記記憶デバイスは、前記ホスト装置によるデータの書き込み、消去及び読出しが可能とされた記憶媒体が着脱可能に装着されるとともに、該記憶媒体として、記憶内容が電気的に書き換え可能であって、外部からのリセット信号を受けても当該記憶内容を保持するとともに、その記憶領域が複数の書き換え単位ブロックに分割され、該書き換え単位ブロックを単位とする形で記憶内容の消去及び書き込みが可能とされた不揮発性メモリを使用する請求項1に記載の記憶制御装置。
- 前記アクセス制御デバイスは、前記シリアル通信部との間で前記転送要素を送受信する転送要素送受信部と、該転送要素をなす前記主制御コマンドを解釈してその内容に応じたデータアクセスを前記記憶デバイスに対して行う制御実行主体とからなり、
前記転送要素送受信部が前記記憶デバイスに一対一に対応する形で複数設けられ、
前記制御実行主体は、同一の記憶デバイスに対応した転送要素送受信部に対しては、時系列的に先行する前記制御ステップユニットのアクセス関連情報を構成する一連の転送要素の送受信が完了するまで、後続の制御ステップユニットのアクセス関連情報を構成する転送要素の送受信を待機させる一方、互いに異なる記憶デバイスに対応した転送要素送受信部に対しては、一つの記憶デバイスの制御ステップユニットに係る各転送要素の送受信処理期間のインターバルを利用して、他の記憶デバイスの制御ステップユニットに属する転送要素の送受信処理を行うことにより、各記憶デバイス間でのそれら制御ステップユニットの並列処理を許容するものである請求項1または請求項2に記載の記憶制御装置。 - 複数の前記転送要素送受信部にて単一の前記制御実行主体が共用化されてなる請求項3に記載の記憶制御装置。
- 複数の前記転送要素送受信部と前記シリアル通信部とが専用ICに集積されてなる請求項3または請求項4に記載の記憶制御装置。
- 前記シリアル通信部は、前記ホスト装置からのシリアル通信バスを接続する通信バス接続端子と、前記シリアル通信バスと前記転送要素送受信部との間の前記転送要素の転送通信処理を実行する通信制御部とを備え、該通信制御部は、前記通信バス接続端子に接続される前記通信処理のプロトコルエンジン部と、該プロトコルエンジン部にFIFOメモリからなる制御用の双方向エンドポイントを介して接続され、前記転送通信処理の制御を司る制御指令部とを備え、
複数の前記転送要素送受信部が、それぞれ前記プロトコルエンジン部に対し、FIFOメモリからなる該プロトコルエンジン部への入力用エンドポイントと、FIFOメモリからなる該プロトコルエンジン部からの出力用エンドポイントとを介して入出力経路が分離された形で接続され、
前記通信制御部は、前記ホスト装置側から、前記データアクセスの対象となる転送要素送受信部の特定情報と、該転送要素送受信部に対応するエンドポイントの特定情報とを受信して、各転送要素送受信部をターゲットデバイスとしてポーリングすることにより、データアクセス先となる前記記憶デバイスとデータ送受信の方向とを特定するものである請求項3ないし請求項5のいずれか1項に記載の記憶制御装置。 - 単一の前記通信制御部が複数の前記転送要素送受信部にて共用化され、該通信制御部の1つの前記プロトコルエンジン部に、各々独立した前記入力用エンドポイント及び前記出力用エンドポイントの組を介して各転送要素送受信部が並列接続されてなる請求項6に記載の記憶制御装置。
- 複数の前記転送要素送受信部に対応する形で独立した複数の前記通信制御部が設けられ、各転送要素送受信部が対応する通信制御部に前記入力用エンドポイント及び出力用エンドポイントの組を介して接続される一方、各通信制御部の前記プロトコルエンジン部は、ハブ回路を介して単一の前記通信バス接続端子に集約接続されてなる請求項6に記載の記憶制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006000885A JP4539864B2 (ja) | 2006-01-05 | 2006-01-05 | 記憶制御装置 |
US11/619,890 US7640366B2 (en) | 2006-01-05 | 2007-01-04 | Storage controller to control access to storage device via serial communication unit by executing control step units |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006000885A JP4539864B2 (ja) | 2006-01-05 | 2006-01-05 | 記憶制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007183757A true JP2007183757A (ja) | 2007-07-19 |
JP4539864B2 JP4539864B2 (ja) | 2010-09-08 |
Family
ID=38226020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006000885A Expired - Fee Related JP4539864B2 (ja) | 2006-01-05 | 2006-01-05 | 記憶制御装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7640366B2 (ja) |
JP (1) | JP4539864B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102402699A (zh) * | 2010-09-13 | 2012-04-04 | 同星实业股份有限公司 | 多卡支持的读卡装置 |
US20140164678A1 (en) * | 2012-12-12 | 2014-06-12 | Key Technology Corporation | Intelligent detection device of solid state hard disk combining a plurality of nand flash memory cards and detecting method for the same |
US9385772B1 (en) | 2015-01-09 | 2016-07-05 | Qualcomm Incorporated | Enhanced storage option in multi-slot communications supporting USB UICC SIM cards |
US9658979B2 (en) | 2015-01-09 | 2017-05-23 | Qualcomm Incorporated | Enhanced storage option in multi-slot communications supporting USB UICC SIM cards |
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JP2004164616A (ja) * | 2002-10-08 | 2004-06-10 | Minebea Co Ltd | 並列メモリカード読取装置を備えた情報入力装置 |
JP2005175936A (ja) * | 2003-12-11 | 2005-06-30 | Murata Mach Ltd | Usb対応型デジタル複合機 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7526580B2 (en) | 2003-06-27 | 2009-04-28 | Brother Kogyo Kabushiki Kaisha | Peripheral device |
JP4062227B2 (ja) | 2003-09-30 | 2008-03-19 | ブラザー工業株式会社 | 周辺装置及び画像形成装置 |
-
2006
- 2006-01-05 JP JP2006000885A patent/JP4539864B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-04 US US11/619,890 patent/US7640366B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP4539864B2 (ja) | 2010-09-08 |
US7640366B2 (en) | 2009-12-29 |
US20070156959A1 (en) | 2007-07-05 |
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Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100118 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
R150 | Certificate of patent or registration of utility model |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |