TWI616884B - 自記憶體讀取資料同時將寫入資料傳送至該記憶體之系統及方法 - Google Patents
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Abstract
本發明揭示一種資料儲存裝置,該資料儲存裝置包含一記憶體、一控制器及耦合至該記憶體且耦合至該控制器之一通信匯流排。該控制器經組態以經由該通信匯流排將一讀取-寫入命令及寫入資料傳送至該記憶體。該讀取-寫入命令指示待自該記憶體讀取之所請求資料之一位址。該控制器進一步經組態以接收自該記憶體讀取之該所請求資料。經由該通信匯流排傳遞該所請求資料與將該寫入資料儲存至該記憶體中重疊。
Description
本申請案主張2013年3月12日提出申請之印度申請案第1019/CHE/2013號之優先權,該印度申請案之內容以全文引用方式併入本文中。
本發明一般而言係關於自一資料儲存裝置擷取資料及將資料儲存於該資料儲存裝置中。
諸如通用串列匯流排(USB)快閃記憶體裝置或可抽換式儲存卡之非揮發性資料儲存裝置已允許資料及軟體應用程式之增加之可攜性。快閃記憶體裝置執行一寫入操作比執行一讀取操作可花費更多時間。在正執行一寫入操作之同時請求用於讀取儲存於快閃記憶體裝置中之資料之一讀取操作,快閃記憶體裝置可在完成寫入操作後再執行讀取操作,此可導致讀取所儲存資料之延時。
讀取儲存於一資料儲存裝置之一記憶體中之資料之延時可藉由自該資料儲存裝置之該記憶體讀取資料同時將寫入資料傳送至該資料儲存裝置之該記憶體來改良。一讀取-寫入命令及寫入資料可自該資
料儲存裝置之一控制器傳送。該讀取-寫入命令指示待自該記憶體讀取之所請求資料。自該記憶體讀取該所請求資料,同時自該控制器傳送寫入資料。在來自該控制器之該寫入資料之傳送完成後,可自該控制器傳送該所請求資料,同時將該寫入資料寫入至該記憶體中。
100‧‧‧系統
102‧‧‧資料儲存裝置
103‧‧‧記憶體晶粒
104‧‧‧記憶體/非揮發性記憶體
106‧‧‧緩衝器組/緩衝器
107‧‧‧第一緩衝器
108‧‧‧電路
109‧‧‧第二緩衝器
120‧‧‧控制器
122‧‧‧讀取-寫入命令邏輯
130‧‧‧主機裝置
132‧‧‧使用者資料
140‧‧‧通信匯流排/匯流排
150‧‧‧讀取-寫入命令/寫入命令
152‧‧‧讀取位址/所指定讀取位址/組件
154‧‧‧寫入位址/所指定寫入位址/組件
156‧‧‧寫入資料/組件
160‧‧‧讀取資料/所請求資料
200‧‧‧時序圖
202‧‧‧輸入/輸出跡線/輸入/輸出線
204‧‧‧命令識別符封包/命令指示符/組件
210‧‧‧輸入/輸出部分
211‧‧‧控制發信號
212‧‧‧命令終止封包/組件/終止封包
230‧‧‧就緒/忙碌信號
232‧‧‧讀取操作
234‧‧‧寫入操作
240‧‧‧寫入啟用信號
250‧‧‧讀取啟用信號
A-K‧‧‧匯流排循環
圖1係包含一資料儲存裝置(包含一控制器,其經組態以接收自一記憶體讀取之所請求資料至少部分,同時將寫入資料儲存至該記憶體中)之一系統之一特定說明性實施例之一方塊圖;圖2係圖解說明與圖1之資料儲存裝置之讀取-寫入命令相關聯之信號及資料之一特定實施例之一時序圖;且圖3係接收自一資料儲存裝置內之一記憶體讀取之所請求資料至少部分、同時將寫入資料儲存至該記憶體中之一方法之一特定說明性實施例之一流程圖。
參考圖1,一系統100之一特定實施例包含耦合至一主機裝置130之一資料儲存裝置102。資料儲存裝置102包含經由一通信匯流排140耦合至一控制器120之一記憶體晶粒103。資料儲存裝置102經組態以將來自記憶體晶粒103之所請求資料傳送至控制器120。將所請求資料傳送至控制器120與將寫入資料156寫入至記憶體晶粒103上之一記憶體104重疊。
主機裝置130可經組態以提供待儲存於記憶體104處之資料(諸如使用者資料132)或請求自記憶體104讀取資料。舉例而言,主機裝置130可包含一行動電話、一音樂播放器、一視訊播放器、一遊戲控制台、一電子書閱讀器、一個人數位助理(PDA)、一電腦(諸如一膝上型電腦或筆記型電腦)、任何其他電子裝置或者其任何組合。主機裝置130經由使得能夠自記憶體104讀取且寫入至記憶體104之一記憶體介
面而通信。舉例而言,主機裝置130可遵從一電子裝置工程聯合委員會(JEDEC)行業規格(諸如一通用快閃儲存器(UFS)主機控制器介面規格)而操作。作為其他實例,主機裝置130可遵從諸如一安全數位(SD)主機控制器規格(作為一說明性實例)之一或多個其他規格而操作。主機裝置130可根據任何其他適合通信協定與記憶體104通信。
資料儲存裝置102可係一記憶體卡,諸如一Secure Digital SD®卡、一microSD®卡、一miniSD.TM卡(特拉華州威明頓市之SD-3C公司之商標)、一MultiMediaCard.TM(MMC.TM)卡(弗吉尼亞州阿林頓市之JEDEC固態技術協會之商標)或一CompactFlash®(CF)卡(加利福尼亞州密爾比達市之SanDisk公司之商標)。作為另一實例,資料儲存裝置102可經組態以耦合至主機裝置130作為嵌入式記憶體,諸如eMMC®(弗吉尼亞州阿林頓市之JEDEC固態技術協會之商標)及eSD(作為說明性實例)。為圖解說明,資料儲存裝置102可對應於一eMMC(嵌入式多媒體卡)裝置。資料儲存裝置102可遵從一JEDEC行業規格而操作。舉例而言,資料儲存裝置102可遵從一JEDEC eMMC規格、一JEDEC通用快閃儲存器(UFS)規格、一或多個其他規格或其一組合而操作。
記憶體晶粒103可包含記憶體104、一緩衝器組106及電路108,電路108用以在記憶體晶粒103上之緩衝器組106中緩衝寫入資料,同時自記憶體104讀取所請求資料。記憶體104可係諸如一NAND快閃記憶體之一非揮發性記憶體,且可經組態以儲存待自記憶體晶粒103(例如,一快閃晶粒)讀取之所請求資料。記憶體104可包含諸如字線、頁或區塊之多個儲存元件群組。作為一實例,記憶體104可包含一多位階胞元(MLC)快閃記憶體。
緩衝器組106可包含一第一緩衝器107及一第二緩衝器109。緩衝器組106可經組態以儲存在記憶體晶粒103自控制器120接收寫入資料
156之同時自記憶體104讀取之所請求資料(諸如讀取資料160)。舉例而言,第一緩衝器107可經組態以儲存自記憶體104讀取之所請求資料160之至少一部分,同時寫入資料156之至少一部分經由通信匯流排140接收且儲存至第二緩衝器109。
電路108可經組態以使得在記憶體晶粒103自控制器120接收寫入資料156之同時,緩衝器組106能夠儲存自記憶體104讀取之所請求資料160。舉例而言,電路108可回應於一讀取-寫入命令150之接收而使得在寫入資料156之至少一部分經由通信匯流排140接收並儲存至第二緩衝器109之同時,第一緩衝器107能夠儲存自記憶體104讀取之所請求資料160之至少一部分。
控制器120可經組態以自主機裝置130接收資料及指令且將資料傳送至主機裝置130而資料儲存裝置102可操作性地耦合至主機裝置130。控制器120可進一步經組態以將資料及命令傳送至記憶體104且自記憶體104接收資料。舉例而言,控制器120可經組態以傳送資料及一寫入命令,以指示記憶體104將資料儲存至一所指定位址。作為另一實例,控制器120可經組態以傳送自記憶體104之一所指定位址讀取資料之一讀取命令。
控制器120包含經組態以產生讀取-寫入命令150之讀取-寫入命令邏輯122。讀取-寫入命令150包含一讀取位址152及一寫入位址154。讀取位址152可對應於記憶體104中之一讀取位置且寫入位址154可對應於記憶體104中之一寫入位置。舉例而言,諸如所請求資料160之自記憶體104讀取之資料可自記憶體104中之讀取位置讀取且諸如寫入資料156之傳送至記憶體104之資料可傳送至記憶體104中之寫入位置。
控制器120可經組態以經由通信匯流排140將讀取-寫入命令150及寫入資料156傳送至記憶體晶粒103,以指示記憶體104自記憶體104之所指定讀取位址152讀取所請求資料160,且將寫入資料156儲存至記
憶體104之所指定寫入位址154。舉例而言,控制器120可經組態以藉由將寫入資料156放置至通信匯流排140上而將寫入資料156傳送至記憶體晶粒103,且記憶體晶粒103可經組態以藉由自通信匯流排140擷取寫入資料156且將寫入資料156儲存至第二緩衝器109而接收寫入資料156。控制器120可進一步經組態以接收自記憶體104讀取之所請求資料160,同時將寫入資料156儲存至記憶體104中。舉例而言,記憶體晶粒103可經組態以將儲存於第一緩衝器107中之所請求資料160放置至通信匯流排140上,且控制器120可經組態以藉由自通信匯流排140擷取所請求資料160而接收所請求資料160,同時將寫入資料156自第二緩衝器109傳送至記憶體104。
在操作期間,在一寫入操作正在進行之同時,回應於自主機裝置130接收到對所請求資料160之一讀取請求,控制器120可在記憶體104處起始一資料讀取操作。可在經由通信匯流排140將寫入資料156資料傳送至記憶體晶粒103期間由控制器120起始資料讀取操作。舉例而言,回應於接收到讀取請求,控制器120可經由通信匯流排140將讀取-寫入命令150及寫入資料156傳送至記憶體晶粒103。可自記憶體104之讀取位址152讀取所請求資料160,同時將寫入資料156傳送至記憶體晶粒103。可將自記憶體104讀取之所請求資料160之至少一部分儲存至第一緩衝器107,同時並行地儲存寫入資料156之至少一部分至第二緩衝器109。在一項實施方案中,自記憶體104讀取之所請求資料160可保持在第一緩衝器107中直至經由通信匯流排140將寫入資料156傳輸至記憶體晶粒103完成為止。在完成在通信匯流排140上將寫入資料156資料傳送至記憶體晶粒103後,控制器120旋即可經由通信匯流排140自記憶體晶粒103接收讀取資料160。
作為另一實例,在資料儲存裝置102執行一循序寫入操作(諸如在將多組資料儲存至記憶體104中之循序位址時)及自主機裝置130接收
到一讀取請求時,可用一讀取-寫入操作來替換循序寫入操作中之一或多個寫入操作。控制器120可經由通信匯流排140將讀取-寫入命令150及寫入資料156傳送至記憶體晶粒103,如上文所闡述。舉例而言,來自主機裝置130之一讀取請求可具有比來自主機裝置130之一寫入請求高之優先級。在正執行一循序寫入操作之同時,由主機裝置130請求用於讀取儲存於記憶體104中之讀取資料160之一讀取操作時,控制器120可用讀取-寫入命令150來替換循序寫入操作中之一或多個寫入操作。作為一結果,主機裝置130可經歷減少之讀取延時。
藉由接收自記憶體104讀取之所請求資料160至少部分,同時將寫入資料156儲存至記憶體104中,且藉由自記憶體104讀取所請求資料160,同時將寫入資料160傳送至記憶體晶粒103,主機裝置130與不具有讀取-寫入命令150之系統相比可經歷減少之讀取延時。
參考圖2,展示圖解說明與圖1之讀取-寫入命令150相關聯之信號及資料之一特定實施例之一時序圖200。時序圖200參考在圖1之通信匯流排140上發信號而圖解說明資料傳送。然而,應理解,圖2中所圖解說明之讀取-寫入命令150及通信匯流排發信號可在除圖1之資料儲存裝置102之外的裝置或系統中實施。
通信匯流排140可包含以邏輯方式分組成一輸入/輸出(I/O)部分210之多個線及控制發信號211。經由I/O部分210傳送之資料經圖解說明為一I/O跡線202。控制發信號211包含一就緒/忙碌信號230、一寫入啟用信號240及一讀取啟用信號250。
就緒/忙碌信號230可由圖1之記憶體晶粒103確證,以指示記憶體晶粒103何時忙於一抹除、程式化或讀取操作。舉例而言,在記憶體晶粒103忙於一抹除、程式化或讀取操作時就緒/忙碌信號230可確證為低(例如,「忙碌」)且否則可確證為高(例如,「就緒」)。
寫入啟用信號240可負責對至記憶體晶粒103中之資料、位址或
命令資訊進行計時。為圖解說明,在一寫入操作中,可在寫入啟用信號240之上升邊緣上自通信匯流排140之I/O線至緩衝器106中(例如,作為循序資料字組同步傳送)對諸如寫入資料156之待程式化之資料進行「計時」。
讀取啟用信號250可啟用諸如一或多個緩衝器106之輸出資料緩衝器。舉例而言,可在讀取啟用信號250之上升邊緣上自緩衝器106至通信匯流排140之I/O線上對已自記憶體104讀取且儲存於緩衝器106中之資料進行計時。
I/O跡線202圖解說明資料傳送至記憶體晶粒103及自記憶體晶粒103傳送資料。I/O跡線202包含複數個資料傳送單元。舉例而言,該複數個資料傳送單元可係資料封包。每一資料封包可包含在一匯流排循環期間經由通信匯流排140之輸入/輸出部分210之多個線並行傳送之多個位元。資料封包可包含一命令識別符封包204及一命令終止封包212。命令識別符封包204可包含一組位元以識別讀取-寫入命令150。命令終止封包212可指示已完成寫入資料傳送。
參考通信匯流排140之線上之各種信號而圖解說明讀取-寫入命令150且讀取-寫入命令150包含一標頭(例如,一命令識別符封包204)、讀取位址152及寫入位址154。讀取-寫入命令150及相關聯資料經圖解說明為在多個匯流排循環(經圖解說明為匯流排循環A、匯流排循環B、匯流排循環C...匯流排循環K)期間傳送。
在匯流排循環A期間,指示讀取-寫入命令150之命令指示符204可經由一通信匯流排在一控制器與一記憶體晶粒之間傳送。為圖解說明,控制器120可將命令指示符204寫入至通信匯流排140之I/O部分210上且可驅動寫入啟用信號240之一上升邊緣。記憶體晶粒103可藉由自通信匯流排140讀取命令指示符204而接收命令指示符204,諸如藉由在寫入啟用信號240之一上升邊緣上自I/O線202至緩衝器106中對
資料進行計時。
在匯流排循環B及匯流排循環C期間,一或多個讀取位址及寫入位址可經由通信匯流排在控制器與記憶體晶粒之間傳送。舉例而言,控制器120可分別在匯流排循環B及匯流排循環C期間將讀取位址152及寫入位址154置於通信匯流排140上。記憶體晶粒103可藉由自圖1之通信匯流排140讀取讀取位址152及寫入位址154而接收讀取位址152及寫入位址154,諸如藉由在匯流排循環B及匯流排循環C期間在寫入啟用信號240之一上升邊緣上對至緩衝器106中之讀取位址152及寫入位址154進行計時。
寫入資料156經圖解說明為在匯流排循環D至G期間傳送。舉例而言,控制器120可在循序匯流排循環期間將寫入資料156之循序部分寫入至I/O部分210上且可使寫入啟用信號240上升以發信號至記憶體晶粒103以讀取來自I/O線202之每一部分。記憶體晶粒103可藉由自通信匯流排140讀取寫入資料156而接收寫入資料156,諸如藉由在寫入啟用信號240之一上升邊緣上對至緩衝器106中之寫入資料156之循序部分進行計時。
在匯流排循環D至G期間,在控制器120傳送寫入資料156且記憶體晶粒103接收寫入資料156之同時,記憶體晶粒103可執行一讀取操作232以自對應於讀取位址152之記憶體104中之一位置讀取資料。自記憶體104讀取之資料可儲存至緩衝器106中用於在傳送寫入資料156之後經由通信匯流排140稍後傳送至控制器120。在讀取操作232正在進行時,可由記憶體晶粒103確證就緒/忙碌信號230,從而指示讀取操作232正在記憶體晶粒103中執行。可保持確證就緒/忙碌信號230直至完成讀取操作232為止。然而,在其他實施方案中,在正執行讀取操作232時,可能不會確證就緒/忙碌信號230。
在匯流排循環H期間,已完成寫入資料傳送之一指示可經由通信
匯流排在控制器與記憶體晶粒之間傳送。舉例而言,控制器120可在匯流排循環H期間將命令終止封包212置於通信匯流排140上。記憶體晶粒103可藉由自通信匯流排140讀取命令終止封包212而接收命令終止封包212。可在寫入啟用信號240之一上升邊緣上對至緩衝器106中之命令終止封包212進行計時。
在匯流排循環I至K期間(例如,在傳送命令終止封包212,從而指示寫入資料156傳送已完成之後),可執行一寫入操作234。舉例而言,寫入資料156可自緩衝器106傳送至記憶體104。在寫入操作234期間,可由記憶體晶粒103確證就緒/忙碌信號230(從而指示記憶體晶粒103係忙碌的),可能不會由控制器120雙態切換寫入啟用信號240,且讀取啟用信號250可由控制器120確證且經雙態切換以自緩衝器106至通信匯流排140上對讀取資料160進行計時。讀取啟用信號250在寫入操作234期間之確證可使得所請求資料160能夠在匯流排循環I至K期間經由匯流排140自記憶體晶粒103傳送至圖1之控制器120且使得寫入資料156能夠在匯流排循環I至K期間自緩衝器106傳送至記憶體104。舉例而言,記憶體晶粒103可將儲存於緩衝器106中之所請求資料160置於通信匯流排140上。控制器120可在匯流排循環I至K期間藉由自通信匯流排140讀取所請求資料160而接收所請求資料160。
讀取-寫入命令150使得多個操作能夠重疊。如本文中所使用,「重疊」可意指完全重疊或部分重疊。完全重疊之一實例係經由I/O線202傳送寫入資料156且執行讀取操作232,兩個操作皆在匯流排循環D處開始且在匯流排循環G處結束。部分重疊之一實例係在匯流排循環E期間傳送指定為「資料1」之寫入資料156之部分同時正在進行讀取操作232。儘管「資料1」部分之傳送在與讀取操作232開始及結束不同之時間處開始及結束,但兩個操作皆在匯流排循環E期間正在進行,且因此該等操作部分重疊。兩個以上操作可重疊。舉例而
言,在匯流排循環F期間,控制器120將寫入資料156之一部分寫入至I/O線202上,讀取操作232(至少部分)在記憶體104處執行,記憶體晶粒103自I/O線202讀取寫入資料156之部分(「資料2」)且讀取至緩衝器106中,且記憶體晶粒103可將讀取資料160之一部分自記憶體104傳送至緩衝器106。作為另一實例,在匯流排循環J期間,記憶體晶粒103將讀取資料160之一部分自緩衝器106寫入至I/O線202上,控制器120自I/O線202讀取讀取資料160之一部分,且寫入操作234在記憶體104處(至少部分)執行。藉由執行讀取操作232同時將寫入資料156傳送至記憶體晶粒103,且藉由執行寫入操作234同時將讀取資料160傳送至控制器120,主機裝置130與不具有讀取-寫入命令150之系統相比可經歷減少之讀取延時。
儘管讀取操作232經圖解說明為具有與寫入資料156之傳送相等之一持續時間,但在其他實施方案中,與傳送寫入資料156之一時間量相比讀取操作232可在一更短或更長時間量中完成。若讀取操作232超過寫入資料156之傳送時間,則一或多個匯流排循環可逝去,在此情況下無資料經由I/O線傳送直至讀取資料160準備好開始傳送至控制器120為止。另一選擇係或另外,讀取資料160經由I/O線202之傳送可在讀取操作232正在進行時開始。舉例而言,圖1之第二緩衝器109可用作使得經緩衝讀取資料能夠寫入至通信匯流排140上同時自記憶體104接收其他讀取資料之一先進先出(FIFO)緩衝器。
儘管讀取-寫入命令150在圖2中圖解說明為包含命令識別符封包204、讀取位址152及寫入位址154,但應理解,在其他實施例中讀取-寫入命令150之一指令設定定義可將寫入命令150定義為包含或排除組件204、152、154、156及212中之一或多者。舉例而言,命令識別符封包204可能不經由I/O線202傳輸且相反讀取-寫入命令150之一指示符可經由一或多個其他線(諸如經由一專用命令線)傳送。作為另一實
例,讀取-寫入命令150可定義為包含命令識別符封包204或定義為包含命令識別符封包204及命令終止封包212,且可能不包含指令設定定義中之讀取位址152、寫入位址154及寫入資料156中之一或多者。
儘管讀取位址152及寫入位址154各自圖解說明為佔用一單個匯流排循環,但在其他實施例中,讀取位址152、寫入位址154或兩者可佔用多個匯流排循環或可組合於一單個匯流排循環中。舉例而言,一32位元位址可使用一8位元匯流排在四個匯流排循環中、使用一32位元匯流排在一單個匯流排循環中傳輸或可使用一64位元匯流排在一單個匯流排循環中與另一32位元位址組合。儘管命令終止封包212經圖解說明為經由I/O線202傳送,但在其他實施例中,一命令終止信號可相反經由一或多個其他線來傳送或可能不提供任何命令終止信號。舉例而言,在使用一經定義寫入資料區塊大小之一實施方案中,可省略終止封包212且可判定在經由通信匯流排140傳輸對應於經定義寫入資料區塊大小之一寫入資料量後(或匯流排循環之一對應計數逝去後)已結束寫入資料156之傳送。
參考圖3,圖解說明接收自一資料儲存裝置內之一記憶體讀取之所請求資料至少部分同時將寫入資料儲存至記憶體中之一方法300之一說明性實施例之一流程圖。可藉由圖1之資料儲存裝置102來執行方法300。
在302處,可經由一資料儲存裝置內之一通信匯流排將一讀取-寫入命令及寫入資料自該資料儲存裝置內之一控制器傳送至該資料儲存裝置內之一記憶體。讀取-寫入命令可指示待自記憶體讀取之所請求資料。舉例而言,在一寫入操作正在進行時,回應於自主機裝置130接收到對所請求資料160之一讀取請求,控制器120可經由通信匯流排140將讀取-寫入命令150及寫入資料156傳送至記憶體晶粒103。
在304處,可在控制器處接收自記憶體讀取之所請求資料,其中
經由通信匯流排傳遞所請求資料與將寫入資料儲存至記憶體中重疊。舉例而言,可藉由控制器120經由通信匯流排140自記憶體晶粒103接收所請求資料160至少部分同時將寫入資料156自緩衝器106傳送至非揮發性記憶體104。可將自記憶體104讀取之所請求資料160之至少一部分儲存至第一緩衝器107同時將寫入資料156之至少一部分同時儲存至第二緩衝器109。自記憶體104讀取之所請求資料160可保持於第一緩衝器107中直至經由通信匯流排140將寫入資料156傳輸至記憶體晶粒103完成為止。在完成寫入資料156在通信匯流排140上之資料傳送後,控制器120可自第一緩衝器107接收所請求資料160。接收所請求資料160與將寫入資料156自第二緩衝器109傳送至記憶體104重疊。
藉由在控制器120處接收自記憶體104讀取之所請求資料160同時將寫入資料156寫入至記憶體104中,主機裝置130與不具有讀取-寫入命令150之系統相比可經歷減少之讀取延時。
儘管將本文中所繪示之各種組件圖解說明為區塊組件且以一般術語闡述,但此等組件可包含經組態以使得一資料儲存裝置(諸如圖1之資料儲存裝置102)能夠執行歸因於此等組件之特定功能之一或多個微處理器、狀態機或其他電路。舉例而言,圖1之讀取-寫入命令邏輯122、電路108或其一組合可表示用以接收自圖1之資料儲存裝置102內之一記憶體晶粒讀取之所請求資料之實體組件(諸如控制器、處理器、狀態機、邏輯電路)或其他結構,其中接收所請求資料與將寫入資料傳送至圖1之記憶體晶粒103重疊。
在一特定實施例中,可在經組態以選擇性地耦合至一或多個外部裝置之一可攜式裝置中實施資料儲存裝置102。然而,在其他實施例中,資料儲存裝置102可嵌入於一或多個主機裝置內,諸如一主機通信裝置之一外殼內。舉例而言,資料儲存裝置102可在諸如一無線電話、一個人數位助理(PDA)、一遊戲裝置或控制台、一可攜式導航
裝置或使用內部非揮發性記憶體之其他裝置之一經封裝設備內。在一特定實施例中,資料儲存裝置102可耦合至一非揮發性記憶體,諸如一個三維(3D)記憶體、一快閃記憶體(例如,NAND、NOR、多位階胞元(MLC)、一分開式位元線NOR(DINOR)記憶體、一AND記憶體、一高電容性耦合比(HiCR)、非對稱性非接觸式電晶體(ACT)或其他快閃記憶體)、一可抹除可程式化唯讀記憶體(EPROM)、一電可抹除可程式化唯讀記憶體(EEPROM)、一唯讀記憶體(ROM)、一可單次程式化記憶體(OTP)或任何其他類型之記憶體。
本文中所闡述之實施例之圖解說明意欲提供對各種實施例之一大體理解。可利用其他實施例並自本發明導出該等其他實施例,使得可在不背離本發明之範疇之情況下做出結構及邏輯替代及改變。本發明意欲涵蓋各種實施例之任何及所有後續變更或變化。
上文所揭示之標的物應視為說明性而非限制性,且隨附申請專利範圍意欲涵蓋所有此等修改、改善及屬於本發明之範疇內之其他實施例。因此,在法律允許之最大限度內,本發明之範疇將由對以下申請專利範圍及其等效範圍之最寬廣可允許解釋來判定,且不應受以上詳細說明限定或限制。
100‧‧‧系統
102‧‧‧資料儲存裝置
103‧‧‧記憶體晶粒
104‧‧‧記憶體/非揮發性記憶體
106‧‧‧緩衝器組/緩衝器
107‧‧‧第一緩衝器
108‧‧‧電路
109‧‧‧第二緩衝器
120‧‧‧控制器
122‧‧‧讀取-寫入命令邏輯
130‧‧‧主機裝置
132‧‧‧使用者資料
140‧‧‧通信匯流排/匯流排
150‧‧‧讀取-寫入命令/寫入命令
152‧‧‧讀取位址/所指定讀取位址/組件
154‧‧‧寫入位址/所指定寫入位址/組件
156‧‧‧寫入資料/組件
160‧‧‧讀取資料/所請求資料
Claims (22)
- 一種用於一資料儲存裝置之方法,該資料儲存裝置包含一記憶體、一控制器及耦合至該記憶體且耦合至該控制器之一通信匯流排,該方法包括:經由該通信匯流排將一讀取-寫入命令及寫入資料自該控制器傳送至記憶體,其中該讀取-寫入命令:包含一命令識別符資料傳送單元(command identifier data transfer unit),其識別該讀取-寫入命令;及指示待自該記憶體讀取之所請求資料;及在該控制器處接收自該記憶體讀取之該所請求資料,其中經由該通信匯流排將該所請求資料傳遞至該控制器重疊於將該寫入資料儲存至該記憶體中。
- 如請求項1之方法,其中自該記憶體中之一讀取位置感測該所請求資料重疊於經由該通信匯流排自該記憶體接收該寫入資料。
- 如請求項2之方法,其中一記憶體晶粒包含該記憶體及一緩衝器組,且其中將自該記憶體讀取之該所請求資料之至少一部分儲存至該緩衝器組之一第一緩衝器,同時將該寫入資料之至少一部分儲存至該緩衝器組之一第二緩衝器。
- 如請求項1之方法,其中在該寫入資料經由該通信匯流排之資料傳送期間在該記憶體處起始一資料讀取操作。
- 如請求項1之方法,其中該讀取-寫入命令包含對應於該記憶體中之一讀取位置之一第一位址及對應於該記憶體中之一寫入位置之一第二位址。
- 如請求項5之方法,其中:一記憶體晶粒,其包含該記憶體, 該所請求資料係在至少一匯流排循環期間讀取自該讀取位置,且待寫入至該寫入位置之該寫入資料在至少一匯流排循環期間在該記憶體晶粒處被接收。
- 如請求項1之方法,其中:該讀取-寫入命令指示該寫入資料係待寫入至該記憶體,且包含與該讀取-寫入命令之一標頭相關聯之一命令識別符封包,且該記憶體包含一快閃記憶體。
- 如請求項1之方法,其中該記憶體包含一個三維(3D)記憶體。
- 一種資料儲存裝置,其包括:一記憶體;一控制器,其耦合至該記憶體;及一通信匯流排,其耦合至該記憶體且耦合至該控制器,其中該控制器經組態以:經由該通信匯流排將一讀取-寫入命令及寫入資料傳送至該記憶體,其中該讀取-寫入命令:包含一命令識別符資料傳送單元,其識別該讀取-寫入命令;及指示待自該記憶體讀取之所請求資料之一位址;及接收自該記憶體讀取之該所請求資料,其中經由該通信匯流排將該所請求資料傳遞至該控制器重疊於將該寫入資料儲存至該記憶體中。
- 如請求項9之資料儲存裝置,其中該控制器包含經組態以產生該讀取-寫入命令之讀取-寫入命令邏輯。
- 如請求項9之資料儲存裝置,其進一步包括一記憶體晶粒,該記憶體晶粒包含該記憶體及用以在讀取該所請求資料時在該記憶體晶粒上緩衝該寫入資料之電路。
- 如請求項9之資料儲存裝置,其中該讀取-寫入命令係在一寫入操作期間回應於自一主機裝置接收到一讀取請求而傳送。
- 如請求項9之資料儲存裝置,其中:該讀取-寫入命令經組態以指示該寫入資料係待寫入至該記憶體且包含經組態以識別該讀取-寫入命令之相關聯之一或多個位元,且該記憶體包含經組態以儲存待自該記憶體讀取之該所請求資料之一非揮發性記憶體。
- 如請求項9之資料儲存裝置,其進一步包括一記憶體晶粒,該記憶體晶粒包含該記憶體,其中該記憶體晶粒經組態以自該記憶體讀取該所請求資料同時經由該通信匯流排接收該寫入資料。
- 如請求項9之資料儲存裝置,其進一步包括一緩衝器組,該緩衝器組經組態以儲存:自該記憶體讀取之該所請求資料,及傳送至該記憶體之該寫入資料。
- 如請求項9之資料儲存裝置,其中該控制器進一步經組態以將自該記憶體讀取之該所請求資料之至少一部分儲存至一第一緩衝器,同時將該寫入資料之至少一部分儲存至一第二緩衝器。
- 如請求項9之資料儲存裝置,其進一步包括一緩衝器組,該緩衝器組經組態以儲存該所請求資料直至完成該寫入資料經由該通信匯流排之傳輸為止。
- 如請求項9之資料儲存裝置,其進一步包括一記憶體晶粒,該記憶體晶粒包含該記憶體,其中該記憶體晶粒經組態以回應於判定該寫入資料之傳輸已完成而確證(assert)一讀取傳送信號,該讀取傳送信號經組態以防止該控制器傳送下一循序寫入命令直至該所請求資料已傳送至該控制器為止。
- 如請求項9之資料儲存裝置,其中該讀取-寫入命令包含對應於該記憶體中之一讀取位置之一第一位址及對應於該記憶體中之一寫入位置之一第二位址。
- 如請求項19之資料儲存裝置,其進一步包括一記憶體晶粒,該記憶體晶粒包含該記憶體,其中該記憶體晶粒經組態以在至少一匯流排循環期間自該讀取位置讀取該所請求資料且在該至少一匯流排循環期間接收待寫入至該寫入位置之該寫入資料。
- 如請求項9之資料儲存裝置,其中該控制器進一步經組態以在該寫入資料經由該通信匯流排之資料傳送期間在該記憶體處起始一資料讀取操作。
- 如請求項9之資料儲存裝置,其中該記憶體包含一個三維(3D)記憶體。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IN1019CH2013 | 2013-03-12 | ||
IN1019/CHE/2013 | 2013-03-12 | ||
US13/875,477 | 2013-05-02 | ||
US13/875,477 US9741442B2 (en) | 2013-03-12 | 2013-05-02 | System and method of reading data from memory concurrently with sending write data to the memory |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201447897A TW201447897A (zh) | 2014-12-16 |
TWI616884B true TWI616884B (zh) | 2018-03-01 |
Family
ID=54277093
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107101723A TW201828303A (zh) | 2013-03-12 | 2014-03-10 | 自記憶體讀取資料同時將寫入資料傳送至該記憶體之系統及方法 |
TW103108234A TWI616884B (zh) | 2013-03-12 | 2014-03-10 | 自記憶體讀取資料同時將寫入資料傳送至該記憶體之系統及方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107101723A TW201828303A (zh) | 2013-03-12 | 2014-03-10 | 自記憶體讀取資料同時將寫入資料傳送至該記憶體之系統及方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9741442B2 (zh) |
EP (1) | EP2973572B1 (zh) |
KR (1) | KR20150128668A (zh) |
CN (1) | CN104981873B (zh) |
TW (2) | TW201828303A (zh) |
WO (1) | WO2014164227A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US10380022B2 (en) | 2011-07-28 | 2019-08-13 | Netlist, Inc. | Hybrid memory module and system and method of operating the same |
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- 2014-03-06 WO PCT/US2014/021362 patent/WO2014164227A1/en active Application Filing
- 2014-03-06 CN CN201480008486.1A patent/CN104981873B/zh not_active Expired - Fee Related
- 2014-03-06 EP EP14712517.3A patent/EP2973572B1/en not_active Not-in-force
- 2014-03-10 TW TW107101723A patent/TW201828303A/zh unknown
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Also Published As
Publication number | Publication date |
---|---|
TW201447897A (zh) | 2014-12-16 |
WO2014164227A1 (en) | 2014-10-09 |
KR20150128668A (ko) | 2015-11-18 |
EP2973572B1 (en) | 2018-05-30 |
CN104981873A (zh) | 2015-10-14 |
TW201828303A (zh) | 2018-08-01 |
US20140269088A1 (en) | 2014-09-18 |
CN104981873B (zh) | 2018-01-02 |
US9741442B2 (en) | 2017-08-22 |
EP2973572A1 (en) | 2016-01-20 |
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