KR20150085977A - 실리콘 관통 비아를 갖는 반도체 장치 - Google Patents

실리콘 관통 비아를 갖는 반도체 장치 Download PDF

Info

Publication number
KR20150085977A
KR20150085977A KR1020140006024A KR20140006024A KR20150085977A KR 20150085977 A KR20150085977 A KR 20150085977A KR 1020140006024 A KR1020140006024 A KR 1020140006024A KR 20140006024 A KR20140006024 A KR 20140006024A KR 20150085977 A KR20150085977 A KR 20150085977A
Authority
KR
South Korea
Prior art keywords
data
signal
unit
output
data signal
Prior art date
Application number
KR1020140006024A
Other languages
English (en)
Other versions
KR102146470B1 (ko
Inventor
박햇빛
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140006024A priority Critical patent/KR102146470B1/ko
Priority to US14/303,286 priority patent/US9263371B2/en
Publication of KR20150085977A publication Critical patent/KR20150085977A/ko
Application granted granted Critical
Publication of KR102146470B1 publication Critical patent/KR102146470B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내부를 수직으로 관통하여 형성되는 관통 전극; 상기 관통 전극과 외부 사이에 접속되어 형성되는 메탈 패드; 라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부; 상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및 리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 상기 데이터 신호를 전달받아 외부로 출력하기 위한 데이터 출력부를 포함하는 반도체 장치가 제공되며, 마스터 칩의 테스트 시에 래치된 데이터가 관통 전극의 커패시턴스 성분에 영향을 받지 않고 출력됨으로써 추가적인 레이아웃 면적 증가 없이 높은 구동력을 확보할 수 있다.

Description

실리콘 관통 비아를 갖는 반도체 장치{SEMICONDUCTOR APPRATUS HAVING THROUGH SILICON VIA}
본 특허 문헌은 반도체 장치에 관한 것으로, 다른 칩과 적층될 수 있도록 실리콘 관통 비아를 포함하는 반도체 장치에 관한 것이다.
일반적으로 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(Stack) 패키지에 대한 다양한 기술들이 개발되고 있다. 반도체 장치의 집적도를 높이기 위해 단일 패키지 내에 복수 개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D(3 Dimensional) 반도체 장치가 개발되었다. 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 실리콘 관통 비아(Through Silicon Via;TSV) 방식이 사용되어오고 있다.
반도체 칩 내에서 실리콘 관통 비아는 반도체 칩을 관통하여 형성된다. 먼저, 반도체 칩에 관통 홀을 뚫고, 관통 홀 둘레에는 실리콘 절연막이 형성된다. 이후에 실리콘 절연막 내부에 전도 물질을 채움으로써 전기적 신호를 전달할 수 있는 관통 전극이 형성될 수 있다. 관통 전극을 구비하는 반도체 장치는 최하위에 위치하는 마스터 칩과 마스터 칩에 적층된 형태로 다수의 슬레이브 칩을 구비한다. 마스터 칩은 외부 컨트롤러와 각종 신호를 인터페이스 하기 위한 칩으로 다수의 슬레이브 칩을 제어하며, 이러한 제어는 관통 전극을 통해 이루어진다. 마스터 칩은 관통 전극을 통해 예컨대, 슬레이브 칩의 로우/컬럼 및 뱅크를 액세스하기 위한 어드레스 신호와, 데이터 신호와, 각종 커맨드 신호, 및 내부/외부 전원 등을 전달한다.
이렇게 마스터 칩 및 슬레이브 칩 각각 하나당 외부에서 데이터를 인가하여 인가된 데이터를 라이트(Write)하고, 리드(Read)하여 칩의 불량 여부를 체크하기 위한 테스트를 진행한다. 이때, 다수의 슬레이브 칩은 각각 다수의 메모리 셀들로 구성되는 코어 영역을 포함한다. 하지만 마스터 칩의 경우에 슬레이브 칩의 데이터 입출력 및 제어 동작을 수행하기 때문에 메모리 코어 영역이 아닌 래치(latch) 회로를 이용하여 데이터를 래치하고, 래치된 데이터를 출력함으로써 테스트를 수행한다. 다시 말해, 라이트 커맨드가 인가되면 외부에서 데이터 신호가 인가되어 관통 전극을 통해 전달되어 마스터 칩의 래치 회로에 저장한다. 이후, 리드 커맨드가 인가되어 래치 회로에 저장된 데이터 신호는 다시 관통 전극의 통과하여 외부로 출력하게 된다. 이때, 리드 시점에서 관통 전극을 통과하여 데이터가 출력되기 때문에 저전압 혹은 고속인 상황에서 관통 전극의 높은 캐패시턴스 성분으로 데이터가 풀스윙(full swing)하지 못하는 문제점이 발생하게 된다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제는 반도체 장치의 불량 여부를 판단하기 위한 테스트 모드에서 마스터 칩에 래치된 데이터가 관통 전극의 높은 캐패시턴스 성분의 영향을 받지 않고 출력하기 위한 반도체 장치를 제공하기 위한 것이다.
본 발명의 제1 실시예에 따른 반도체 장치는, 내부를 수직으로 관통하여 형성되는 관통 전극; 상기 관통 전극과 외부 사이에 접속되어 형성되는 메탈 패드; 라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부; 상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및 리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 상기 데이터 신호를 전달받아 외부로 출력하기 위한 데이터 출력부를 포함할 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치는, 마스터 칩과, 상기 마스터 칩에 적층된 다수의 슬레이브 칩; 상기 마스터 칩 및 다수의 슬레이브 칩 각각을 수직으로 관통하여 형성되는 다수의 관통 전극; 및 상기 다수의 관통 전극과 외부 사이에 각각 접속되어 형성된 다수의 메탈 패드를 구비하며, 상기 마스터 칩은, 라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부; 상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및 리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 데이터 신호인 제1 데이터를 전달받아 외부로 출력하기 위한 데이터 출력부를 포함할 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치는, 마스터 칩과, 상기 마스터 칩에 적층된 다수의 슬레이브 칩; 상기 마스터 칩 및 다수의 슬레이브 칩 각각을 수직으로 관통하여 형성되는 다수의 관통 전극; 및 상기 다수의 관통 전극과 외부 사이에 각각 접속되어 형성된 다수의 메탈 패드를 구비하며, 상기 마스터 칩은, 라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부; 상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및 리드 커맨드에 의해 생성되는 데이터 출력 신호에 응답하여 상기 데이터 출력 신호가 활성화된 경우에 상기 관통 전극 저장부에 저장된 데이터 신호인 제1 데이터를 외부로 출력하고, 상기 데이터 출력 신호가 비활성화된 경우에는 상기 다수의 슬레이브 칩의 코어부에 저장된 데이터 신호인 제2 데이터를 상기 다수의 관통 전극을 통해 전달받아 외부로 출력하기 위한 데이터 출력부를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치의 동작 방법은, 마스터 칩과, 상기 마스터 칩에 적층되어 형성되는 다수의 슬레이브 칩을 더 포함하며, 상기 마스터 칩과 다수의 슬레이브 칩을 수직으로 관통하여 형성되는 관통 전극과, 상기 다수의 관통 전극과 외부 사이에 각각 접속되어 형성된 다수의 메탈 패드와, 상기 마스터 칩에 구비되는 관통 전극 저장부 및 상기 다수의 슬레이브 칩에 구비되는 코어부를 포함하는 반도체 장치에 있어서, 라이트 커맨드에 응답하여 라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 단계; 상기 메탈 패드를 통해 전달된 상기 데이터 신호를 상기 관통 전극 저장부로 전달하여 저장하는 단계;및 리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 데이터 신호인 제1 데이터를 외부로 출력하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는 마스터 칩에서 래치된 데이터를 관통 전극의 캐패시터 성분의 영향을 받지 않고 출력함으로써 저전압이나 고속에서도 데이터 출력을 안정적으로 수행하며, 추가적인 레이아웃 면적 증가 없이 높은 구동력을 확보할 수 있다.
도1은 본 발명의 제1 실시예에 따른 반도체 장치의 블록 구성도.
도2는 본 발명의 제2 실시예에 따른 반도체 장치의 블록 구성도.
도3은 본 발명에 따른 반도체 장치의 효과를 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 블록도이다.
참고로, 본 발명은 설명의 원활함을 위해 각각의 반도체 칩의 평면도 형태로 도시되어 있으나, 실질적으로 마스터 칩에 적층된 다수의 슬레이브 칩의 구조를 갖는다.
도1을 참조하면, 반도체 장치는 마스터 칩(1100)과, 마스터 칩(1100)에 적층되어 형성되는 다수의 슬레이브 칩(1200)으로 구성된다. 마스터 칩(1100) 및 다수의 슬레이브 칩(1200)은 각각 수직으로 관통하여 형성되는 다수의 관통 전극(1100A,1200A)을 포함한다. 또한, 다수의 관통 전극(1100A,1200A)과 외부 사이에 접속되어 형성된 다수의 메탈 패드(1100B,1200B)를 포함한다. 마스터 칩(1100)은 관통 전극(1100A)과, 메탈 패드(1100B)와, 데이터 입력부(1110)와, 관통 전극 저장부(1130) 및 데이터 출력부(1150)를 포함한다. 여기서 관통 전극 저장부(1130)는 데이터 신호 전달부(1131)와, TSV 래치부(1133) 및 제1 데이터 전달부(1135)로 구성된다. 또한, 데이터 출력부(1150)는 출력 제어부(1151) 및 출력 래치부(1153)로 구성된다. 출력 제어부(1151)는 출력 제어 신호 생성부(1151_1) 및 제2 데이터 전달부(1151_3)로 구성된다. 다수의 슬레이브 칩(1200)은 각각 관통 전극(1200A)과, 메탈 패드(1200B) 및 코어부(1210)를 각각 구비한다. 여기서 본 발명은 각각 반도체 칩(1100,1200)의 관통 전극(1100A,1200A)의 상에 메탈 패드를 형성한다. 메탈 패드는 관통 전극의 상부를 덮도록 형성될 수 있고, 반도체 칩의 내부 회로들과 전기적으로 연결된다. 따라서, 반도체 칩의 내부 회로들은 메탈 패드을 통해 관통 전극으로 전송되는 신호를 수신하거나 관통 전극으로 신호를 전송할 수 있다. 또한, 본 발명은 마스터 칩과 하나의 슬레이브 칩으로 구비되어 있으나, 다수의 슬레이브 칩의 세부적인 구성 요소는 모두 동일하기 때문에 마스터 칩에 적층된 하나의 슬레이브 칩으로 설명하기로 한다.
구체적으로 설명하면, 마스터 칩(1100)의 구성 요소 중 데이터 입력부(1110)는 라이트 커맨드에 의해 생성되는 라이트 인에이블 신호(WR_EN)에 응답하여 데이터 신호(DATA_SIG)를 메탈 패드(1100B,1200B)로 전달한다. 여기서 데이터 신호(DATA_SIG)는 외부에서 인가되거나 내부에서 생성되는 신호이다. 데이터 신호(DATA_SIG)는 마스터 칩(1100)의 관통 전극 저장부(1130) 및 슬레이브 칩(1200)의 코어부(1210)로 전달된다. 참고로, 마스터 칩 및 다수의 슬레이브 칩이 적층된 패키지(package) 상태가 아닌 웨이퍼(wafer) 레벨의 테스트라면 데이터 신호(DATA_SIG)는 마스터 칩(1100)의 관통 전극 저장부(1130)로만 전달된다. 마스터 칩(1100)의 경우 슬레이브 칩(1200)의 데이터 입출력을 제어하기 위한 칩으로써, 슬레이브 칩과 같이 데이터 신호(DATA_SIG)를 저장하기 위한 코어부 대신하여 TSV 래치부(1133)을 구비한다.
다음으로 데이터 입력부(1110)의 세부 회로를 설명하면, 라이트 인에이블 신호(WR_EN)에 응답하여 데이터 신호(DATA_SIG)가 '하이' 레벨이면 풀업부(1111)를 통해 '하이' 레벨의 신호를 메탈 패드과 연결된 노드(N1)에 출력하고, 데이터 신호(DATA_SIG)가 '로우' 레벨이면 풀다운부(1113)를 통해 '로우' 레벨의 신호를 노드(N1)에 출력한다. 참고로, 패키지 상태의 테스트인 경우 데이터 입력부(1110)는 다수의 슬레이브 칩에 구빈된 다수의 메탈 패드와 연결된 노드로 데이터 신호(DATA_SIG)를 전달한다.
관통 전극 저장부(1130)는 라이트 인에이블 신호(WR_EN)가 소정 시간 지연되어 활성화되는 데이터 저장 신호(WR_CTRL)에 응답하여 메탈 패드(1100B)을 통해 전달된 데이터 신호(DATA_SIG)를 저장한다.
관통 전극 저장부(1130)의 구성 요소 중 데이터 신호 전달부(1131)는 데이터 저장 신호(WR_CTRL)에 응답하여 메탈 패드(1100B)와 TSV 래치부(1133)를 전기적으로 연결하여 데이터 신호(DATA_SIG)를 TSV 래치부(1133)로 전달한다. 참고로, 데이터 저장 신호(WR_CTRL)가 활성화된 구간 동안에 TSV 래치부(1133)에 데이터 신호(DATA_SIG)가 래치된다. 즉, 다음 데이터 저장 신호(WR_CTRL)가 인가되기 전까지는 TSV 래치부(1133)에 계속 래치하게 된다. 데이터 신호 전달부(1131)는 패스 게이트(Pass Gate) 형태로, 데이터 저장 신호(WR_CTRL) 및 데이터 저장 신호(WR_CTRL)의 반전 신호에 응답하여 턴-온(turn-on) 될 수 있다. 데이터 신호 전달부(1131)는 데이터 저장 신호(WR_CTRL)가 인에이블되면 메탈 패드(1100B)와 TSV 래치부(1133)를 연결시키고, 데이터 저장 신호(WR_CTRL)가 디스에이블되면 메탈 패드(1100B)와 TSV 래치부(1133) 사이의 연결을 차단할 수 있다. 따라서, TSV 래치부(1133)는 데이터 저장 신호(WR_CTRL)가 인에이블된 경우에 메탈 패드(1100B)를 통해 전송된 신호를 수신하여 저장하고, 저장된 신호의 레벨을 유지시킬 수 있다. TSV 래치부(1133)는 전달된 데이터 신호(DATA_SIG)를 래치한다. 여기서 래치된 데이터 신호(DATA_SIG)를 제1 데이터(RD_DATA1)라 한다.
관통 전극 저장부(1130)의 제1 데이터 전달부(1135)는 리드 커맨드에 의해 생성되는 데이터 출력 신호(RD_CTRL)에 응답하여 제1 데이터(RD_DATA1)를 데이터 출력부(1150)의 출력 래치부(1153)로 전송한다. 제1 데이터 전달부(1135)는 삼상태 인버터(Tri-State INV) 형태로써, 입력 단이 TSV 래치부(1133)의 출력을 수신하고 출력 단이 출력 래치부(1153)와 연결된다. 제1 데이터 전달부(1135)는 데이터 출력 신호(RD_CTRL)에 응답하여 활성화된다. 데이터 출력 신호(RD_CTRL)가 인에이블되었을 때, TSV 래치부(1133)의 출력을 구동하여 출력 래치부(1153)로 출력된다.
데이터 출력부(1150)는 리드 커맨드에 의해 생성되는 데이터 출력 신호(RD_CTRL)에 응답하여 관통 전극 저장부(1130)에 저장된 데이터 신호(DATA_SIG)인 제1 데이터(RD_DATA1)를 전달받아 외부로 출력한다. 데이터 출력부(1150)는 제1 데이터(RD_DATA1)를 메탈 패드(1100B)를 통해 전달받지 않고, 관통 전극 저장부(1130)로부터 직접 전달받아 외부로 출력한다. 다시 말해, 여기서 외부로 출력한다는 의미는 일반적으로 데이터 신호를 입력받아 내부 회로로 전달하는 메탈 패드를 통해 출력되는 것이 아닌, 데이터 신호를 입력받는 관통 전극(TSV) 상에 형성된 메탈 패드와는 별개의 패드를 통해 출력하는 것을 의미한다.
데이터 출력부(1150)의 출력 래치부(1153)는 관통 전극 저장부(1130)에서 전달된 제1 데이터(RD_DATA1)를 래치한다. 또한, 코어부(1210)에 저장된 데이터 신호(DATA_SIG)인 제2 데이터(RD_DATA2)를 관통 전극(1200A)를 통해 전송받아 래치한다.
출력 제어부(1151)는 제1 데이터(RD_DATA1)가 출력 래치부(1153)로 전달되는 구간 동안 슬레이브 칩(1200)의 코어부(1210)에서 출력된 제2 데이터(RD_DATA2)가 출력 래치부(1153)로 전달되는 것을 제어한다. 슬레이브 칩(1200)은 데이터 입력부(1110)에서 입력된 데이터 신호(DATA_SIG)를 메탈 패드(1200B)와 관통 전극(1200A)을 통해서 전달받아 코어부(1210)에 저장한다. 따라서 출력 제어부(1151)는 입력한 데이터를 출력하기 위한 리드 시점에 마스터 칩(1100)에서 전송된 제1 데이터(RD_DATA1)와 코어부(1210)에서 전송된 제2 데이터(RD_DATA2)들의 출력에 충돌을 방지하는 역할이다.
출력 제어부(1151)의 출력 제어 신호 생성부(1151_1)는 데이터 출력 신호(RD_CTRL)가 소정 시간 지연되어 활성화되는 리드 소스 신호(RD_SC) 및 스택 신호(STACK_SIG)를 인가받아 출력 제어 신호(OUT_CTRL)를 생성한다. 여기서 스택 신호(STACK_SIG)는 패키지(package) 정보를 갖는 신호이다. 다시 말해, 마스터 칩(1100)에 다수의 슬레이브 칩이 적층되어 리드 시점에 출력되는 데이터 간의 충돌이 발생할 수 있는 경우인 적층된 상태에는 '하이' 레벨인 스택 신호(STACK_SIG)를 출력하고, 적층되지 않은 경우에는 '로우' 레벨의 스택 신호(STACK_SIG)를 출력한다. 따라서, 스택 신호(STACK_SIG)는 다수의 슬레이브 칩의 테스트 동작을 수행하기 위한 신호로써, 다수의 슬레이브 칩이 적층된 경우에 활성화되어 마스터 칩(1100)의 리드 동작을 제어하기 위한 제어 신호이다.
구체적으로 출력 제어 신호 생성부(1151_1)의 세부 회로는 리드 소스 신호(RD_SC) 및 스택 신호(STACK_SIG)가 난드 게이트(NAND)로 입력된다. 난드 게이트(NAND)에서 출력된 신호는 인버터(INV)를 지나 제2 데이터 전달부(1151_3)로 입력된다. 제1 및 제2 NMOS 트랜지스터(MN1,MN2)는 스택 신호에 연결된 노드(N2)와 접지 전원(VSS) 사이에 구비된다. 제1 및 제2 NMOS 트랜지스터(MN1,MN2)의 게이트는 전원 전압(VDD)과 연결된다. 즉, 스택 신호(STACK_SIG)는 적층된 상태인 경우 '하이' 레벨의 신호가, 적층이 아닌 상태인 경우에는 플로팅 노드가 되어 접지 전압 레벨인 '로우' 레벨의 신호가 인가된다. 출력 제어 신호 생성부(1151_1)는 '로우' 레벨을 갖는 스택 신호(STACK_SIG)를 이용하여 리드 소스 신호(RD_SC)를 제어하여 제2 데이터 전달부(1151_3)를 제어한다.
제2 데이터 전달부(1151_3)는 출력 제어 신호(OUT_CTRL)에 응답하여 제2 데이터(RD_DATA2)를 출력 래치부(1153)로 전달한다. 제2 데이터 전달부(1151_3)는 삼상태 인버터(Tri-State INV) 형태로써, 입력 단이 데이터 입력부(1110)와 연결된 노드(N1)와 연결되고, 출력 단이 출력 래치부(1153)와 연결된다. 제2 데이터 전달부(1151_3)는 출력 제어 신호(OUT_CTRL)에 응답하여 활성화된다. 제2 데이터 전달부(1151_3)는 출력 제어 신호(OUT_CTRL)가 인에이블되었을 때 코어부(1210)의 출력을 구동하여 제2 데이터(RD_DATA2)를 출력 래치부(1153)로 출력한다.
즉, 출력 래치부(1153)는 리드 커맨드가 인가된 리드 시점에 마스터 칩(1100)의 리드 동작으로 관통 전극 저장부(1130)로부터 제1 데이터(RD_DATA1)를 전달받고, '로우' 레벨의 출력 제어 신호(OUT_CTRL)에 의해 슬레이브 칩(1200)의 코어부(1210)에 저장된 제2 데이터(RD_DATA2)의 출력을 차단한다. 이후, 출력 제어 신호(OUT_CTRL)가 활성화되면 슬레이브 칩(1200)의 코어부(1210)에서 전달된 제2 데이터(RD_DATA2)를 순차적으로 래치하여 외부로 출력한다. 외부로 출력된 데이터를 반도체 칩에 입력한 데이터 신호와 비교함으로써 반도체 칩의 불량 여부를 검출할 수 있다.
다음으로 반도체 장치의 동작에 대해 설명하면, 데이터 입력부(1110)는 라이트 커맨드에 의해 생성되는 라이트 인에이블 신호(WR_EN)에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호(DATA_SIG)를 메탈 패드(1100B,1200B)로 전달한다. 마스터 칩(1100)의 메탈 패드(1100B)로 전달된 데이터 신호(DATA_SIG)는 마스터 칩(1100)의 관통 전극 저장부(1130)로 인가된다. 슬레이브 칩(1200)의 메탈 패드(1200B)로 전달된 데이터 신호(DATA_SIG)는 관통 전극(1200A)을 통해 슬레이브 칩(1200)의 코어부(1210)로 전송된다. 관통 전극 저장부(1130)는 라이트 인에이블 신호(WR_EN)가 소정 시간 지연되어 생성된 데이터 저장 신호(WR_CTRL)에 응답하여 데이터 신호 전달부(1131)를 거친 데이터 신호(DATA_SIG)가 TSV 래치부(1133)로 전달되어 래치된다. 또한, 코어부(1210)는 데이터 신호(DATA_SIG)를 관통 전극(1200A)을 통해 전송받아 저장한다.
이후 리드 커맨드에 의해 생성되는 데이터 출력 신호(RD_CTRL)에 응답하여 TSV 래치부(1133)에 래치된 데이터 신호(DATA_SIG)인 제1 데이터(RD_DATA1)는 출력 래치부(1153)로 출력한다. 이때 리드 시점이기 때문에 슬레이브 칩(1200)의 코어부(1210)에서 저장된 데이터 신호(DATA_SIG)인 제2 데이터(RD_DATA2)도 관통 전극(1200A)을 통해 출력될 수 있다. 이를 제어하기 위해 출력 제어부(1151)에서 출력 제어 신호(OUT_CTRL)에 의해 제1 데이터(RD_DATA1)가 출력되는 동안 제2 데이터(RD_DATA2)가 출력되는 것을 제어한다. 따라서 마스터 칩(1100)의 관통 전극 저장부(1130)에 래치된 제1 데이터(RD_DATA1)가 메탈 패드(1100B)을 통해 외부로 출력되지 않고, 직접적으로 데이터 출력부(1150)와 연결됨으로써 외부로 출력된다. 다시 말해, 관통 전극 저장부(1130)의 제1 데이터(RD_DATA1)가 출력 시에 관통 전극 상에 형성된 메탈 패드(1100B)을 통과하지 않기 때문에 관통 전극의 높은 캐패시턴스 성분의 영향을 받지 않는다.
도2는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 블록도이다.
전술하였듯이 본 발명은 설명의 원활함을 위해 각각의 반도체 칩의 평면도 형태로 도시되어 있으나, 실질적으로 마스터 칩에 적층된 다수의 슬레이브 칩의 구조를 갖는다.
도2를 참조하면, 반도체 장치는 마스터 칩(2100)과, 마스터 칩(2100)에 적층되어 형성되는 다수의 슬레이브 칩(2200)으로 구성된다. 마스터 칩(2100) 및 다수의 슬레이브 칩(2200)은 각각 수직으로 관통하여 형성되는 다수의 관통 전극(2100A,2200A)을 포함한다. 또한, 다수의 관통 전극(2100A,2200A)과 외부 사이에 접속되어 형성된 다수의 메탈 패드(2100B,2200B)를 포함한다.
마스터 칩(2100)은 관통 전극(2100A)과, 메탈 패드(2100B)와, 데이터 입력부(2110)와, 관통 전극 저장부(2130) 및 데이터 출력부(2150)를 포함한다. 여기서 관통 전극 저장부(2130)는 데이터 신호 전달부(2131)와, TSV 래치부(2133) 및 제1 데이터 전달부(2135)로 구성된다. 또한, 데이터 출력부(2150)는 제2 데이터 전달부(2151) 및 출력 래치부(2153)로 구성된다. 다수의 슬레이브 칩(2200)은 각각 관통 전극(2200A)과 메탈 패드(2200B) 및 코어부(2210)를 구비한다. 전술하였듯이 반도체 칩(2100,2200)의 관통 전극(2100A,2200A) 상에 메탈 패드을 형성한다. 반도체 칩의 내부 회로들은 메탈 패드을 통해 관통 전극으로 전송되는 신호를 수신하거나 관통 전극으로 신호를 전송할 수 있다. 또한, 본 발명은 마스터 칩과 하나의 슬레이브 칩으로 구비되어 있으나, 다수의 슬레이브 칩의 세부적인 구성 요소는 모두 동일하기 때문에 마스터 칩에 적층된 하나의 슬레이브 칩으로 설명하기로 한다.
구체적으로 설명하면, 마스터 칩(2100)의 구성 요소 중 데이터 입력부(2110)는 라이트 커맨드에 의해 생성되는 라이트 인에이블 신호(WR_EN)에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호(DATA_SIG)를 메탈 패드(2100B)로 전달한다. 데이터 신호(DATA_SIG)는 마스터 칩(2100)의 관통 전극 저장부(2130) 및 슬레이브 칩(2200)의 코어부(2210)로 전달된다. 참고로, 마스터 칩 및 다수의 슬레이브 칩이 적층된 패키지(package) 상태가 아닌 웨이퍼(wafer) 레벨의 테스트라면 데이터 신호(DATA_SIG)는 마스터 칩(2100)의 관통 전극 저장부(2130)로만 전달된다. 마스터 칩(2100)의 경우 슬레이브 칩(2200)의 데이터 입출력을 제어하기 위한 칩으로써, 슬레이브 칩과 같이 데이터 신호(DATA_SIG)를 저장하기 위한 코어부(2210) 대신하여 TSV 래치부(2133)을 구비한다. 데이터 입력부(2110)는 풀업부(2111)와 풀다운부(2113)를 포함한다. 데이터 입력부(2110)는 앞서 설명한 도1의 데이터 입력부와 세부 구성 요소 및 동작이 동일하다.
관통 전극 저장부(2130)는 라이트 인에이블 신호(WR_EN)가 소정 시간 지연되어 활성화되는 데이터 저장 신호(WR_CTRL)에 응답하여 메탈 패드(2100B)를 통해 전달된 데이터 신호(DATA_SIG)를 저장한다.
관통 전극 저장부(2130)의 구성 요소 중 데이터 신호 전달부(2131)는 데이터 저장 신호(WR_CTRL)에 응답하여 메탈 패드(2100B)와 TSV 래치부(2133)를 전기적으로 연결하여 데이터 신호(DATA_SIG)를 TSV 래치부(2133)로 전달한다. 데이터 신호 전달부(2131)의 세부 구성 요소 및 동작은 앞서 설명한 도1의 데이터 신호 전달부와 동일하다. TSV 래치부(2133)는 전달된 데이터 신호(DATA_SIG)를 래치하고, 래치된 데이터 신호(DATA_SIG)를 제1 데이터(RD_DATA1)라 한다.
관통 전극 저장부(2130)의 제1 데이터 전달부(2135)는 리드 커맨드에 의해 생성되는 데이터 출력 신호(RD_CTRL)에 응답하여 제1 데이터(RD_DATA1)를 데이터 출력부(2150)의 출력 래치부(2153)로 전송한다. 제1 데이터 전달부(2135)의 세부 구성 요소 및 동작은 앞서 설명한 도1의 제1 데이터 전달부와 동일하다.
데이터 출력부(2150)는 리드 커맨드에 의해 생성되는 데이터 출력 신호(RD_CTRL)에 응답하여 데이터 출력 신호(RD_CTRL)가 활성화된 경우에 관통 전극 저장부(2130)에 저장된 데이터 신호인 제1 데이터(RD_DATA1)를 전달받아 외부로 출력하며, 데이터 출력 신호(RD_CTRL)가 비활성화된 경우에는 슬레이브 칩(2200)의 코어부(2210)에 저장된 데이터 신호(DATA_SIG)인 제2 데이터(RD_DATA2)를 외부로 출력한다. 데이터 출력부(2150)의 출력 래치부(2153)는 관통 전극 저장부(2130)에서 전달된 제1 데이터(RD_DATA1)를 래치한다. 또한, 출력 래치부(2153)는 슬레이브 칩(2200)의 제2 데이터(RD_DATA2)를 전송받아 래치한다.
제2 데이터 전달부(2151)는 데이터 출력 신호(RD_CTRL)가 비활성화된 경우에 제2 데이터(RD_DATA2)를 출력 래치부(2153)로 전달한다. 제2 데이터 전달부(2151)는 삼상태 인버터(Tri-State INV) 형태로써, 입력 단이 데이터 입력부(2110)와 연결된 노드(N2)와 연결되고, 출력 단이 출력 래치부(2153)와 연결된다. 제2 데이터 전달부(2151)는 데이터 출력 신호(RD_CTRL)에 응답하여 비활성화된다. 즉, 데이터 출력 신호(RD_CTRL)가 디스에이블되었을 경우에 코어부(2210)의 출력을 구동하여 출력 래치부(2153)로 출력된다. 즉, 데이터 출력 신호(RD_CTRL)가 인에이블된 경우 관통 전극 저장부(2130)의 제1 데이터 전달부(2135)가 구동하며, 출력 제어부(2151)가 구동하지 않고, 제1 데이터 전달부(2135)가 제1 데이터(RD_DATA1)를 출력 래치부(2153)로 전달한다. 데이터 출력 신호(RD_CTRL)가 디스에이블된 경우 관통 전극 저장부(2130)의 제1 데이터 전달부(2135)가 구동되지 않고, 제2 데이터 전달부(2151)가 구동되며, 제2 데이터 전달부(2151)가 제2 데이터(RD_DATA2)를 출력 래치부(2153)로 전달한다. 출력 래치부(2153)는 래치된 데이터를 외부로 출력한다. 외부로 출력된 데이터를 반도체 칩에 입력한 데이터 신호와 비교함으로써 반도체 칩의 불량 여부를 검출할 수 있다.
다음으로 반도체 장치의 동작에 대해 설명하면, 데이터 입력부(2110)는 라이트 커맨드 이후 생성되는 라이트 인에이블 신호(WR_EN)에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호(DATA_SIG)를 메탈 패드(2100B,2200B)로 전달한다. 마스터 칩(2100)의 메탈 패드(2100B)로 전달된 데이터 신호(DATA_SIG)는 마스터 칩(2100)의 관통 전극 저장부(1130)로 인가된다. 슬레이브 칩(1200)의 메탈 패드(2200B)로 전달된 데이터 신호(DATA_SIG)는 관통 전극(2200A)을 통해 슬레이브 칩(2200)의 코어부(1210)로 전송된다. 관통 전극 저장부(2130)는 라이트 인에이블 신호(WR_EN)가 소정 시간 지연되어 생성된 데이터 저장 신호(WR_CTRL)에 응답하여 데이터 신호 전달부(2131)를 거친 데이터 신호(DATA_SIG)가 TSV 래치부(2133)로 전달되어 래치된다. 또한, 코어부(2210)는 데이터 신호(DATA_SIG)를 관통 전극(2200A)을 통해 전송받아 저장한다.
이후 리드 커맨드에 의해 생성되는 데이터 출력 신호(RD_CTRL)에 응답하여 TSV 래치부(2133)에 래치된 데이터 신호(DATA_SIG)인 제1 데이터(RD_DATA1)는 출력 래치부(2153)로 출력한다. 이때 리드 시점이기 때문에 슬레이브 칩(2200)의 코어부(2210)에서 저장된 데이터 신호(DATA_SIG)인 제2 데이터(RD_DATA2)도 관통 전극(2200A)을 통해 출력될 수 있다. 하지만 데이터 출력 신호(RD_CTRL)가 활성화된 경우에 제2 데이터 전달부(2151)는 구동되지 않기 때문에 제2 데이터(RD_DATA2)가 출력 래치부(2153)로 출력되지 않는다. 데이터 출력 신호(RD_CTRL)가 활성화된 구간 동안에 제1 데이터(RD_DATA1)는 출력 래치부(2153)으로 전송되어 외부로 출력된다. 본 발명에 따른 반도체 장치는 마스터 칩(2100)의 관통 전극 저장부(2130)에 래치된 제1 데이터(RD_DATA1)가 메탈 패드(2100B)을 통해 외부로 출력되지 않고, 직접적으로 데이터 출력부(2150)와 연결됨으로써 외부로 출력된다. 따라서, 관통 전극 저장부(2130)의 제1 데이터(RD_DATA1)가 출력 시에 관통 전극(2100A) 상에 형성된 메탈 패드(2100B)를 통과하지 않기 때문에 관통 전극의 높은 캐패시턴스의 영향을 받지 않는다.
종래에 따르면 반도체 장치는 테스트 시에 마스터 칩의 데이터 리드(read) 동작에 구동 능력을 향상시키기 위해 데이터 출력을 위한 반도체 소자의 사이즈를 증가시키게 되면, 레이아웃 면적이 증가한다는 문제가 발생한다. 본 발명의 실시예들에 따른 반도체 장치는 마스터 칩에서 래치된 데이터를 저전압이나 고속에서도 영향을 받지 않고 데이터가 풀 스윙할 수 있어 데이터 출력 동작을 안정적으로 수행하고, 추가적인 레이아웃 면적 증가 없이 높은 구동력을 확보할 수 있다.
도3은 본 발명에 따른 반도체 장치의 효과를 설명하기 위한 파형도이다.
도3을 참조하면, TSV 래치부에서 래치된 데이터를 전달하는 데이터 전달부에서 출력되는 출력 신호의 파형을 나타낸 것이다.
(A)는 종래 기술에 따른 반도체 장치의 출력 신호의 파형으로써 저전압 상황에서 관통 전극의 높은 캐패시턴스 성분으로 인해 구동력이 높은 반도체 소자를 사용하더라도 신호 슬로프(slope)의 개선 효과가 낮고, 면적 측면 상 반도체 소자의 사이즈를 원하는 만큼 증가시킬 수 없었다.
(B)는 본 발명에 따른 반도체 장치의 출력 신호의 파형으로써 관통 전극의 캐패시턴스 성분의 영향을 받지 않기 때문에 저전압 상황에서도 출력 신호가 풀 스윙하는 것을 확인할 수 있다. 따라서, 데이터 전달을 위한 반도체 소자의 추가적인 레이아웃 면적 증가가 없이 저전압 상황에서도 출력 신호의 구동력을 높일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
1100:마스터 칩 1110:데이터 입력부
1111:풀업부 1113:풀다운부
1130:관통 전극 저장부 1131:데이터 신호 전달부
1133:TSV 래치부 1135:제1 데이터 전달부
1150:데이터 출력부 1151:출력 제어부
1153:출력 래치부 1151_1:출력 제어 신호 생성부
1151_3:제2 데이터 전달부 1200:슬레이브 칩
1210:코어부 1100A,1200A:관통 전극
1100B,1200B:메탈 패드

Claims (19)

  1. 내부를 수직으로 관통하여 형성되는 관통 전극;
    상기 관통 전극과 외부 사이에 접속되어 형성되는 메탈 패드;
    라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부;
    상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및
    리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 상기 데이터 신호를 전달받아 외부로 출력하기 위한 데이터 출력부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 데이터 출력부는,
    상기 관통 전극 저장부에 저장된 상기 데이터 신호를 상기 메탈 패드를 통해 전달받지 않고, 상기 관통 전극 저장부로부터 직접 전달받아 외부로 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 관통 전극 저장부는,
    상기 데이터 신호를 래치하는 TSV 래치부;
    상기 라이트 커맨드에 의해 생성되는 데이터 저장 신호에 응답하여 상기 메탈 패드와 상기 TSV 래치부를 전기적으로 연결하여 상기 데이터 신호를 상기 TSV 래치부에 전달하는 데이터 신호 전달부;및
    상기 리드 커맨드에 의해 생성되는 데이터 출력 신호에 응답하여 상기 TSV 래치부에 래치된 데이터 신호를 상기 출력 래치부로 전송하기 위한 제1 데이터 전달부를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 데이터 저장 신호는,
    상기 라이트 커맨드에 의해 생성되는 라이트 인에이블 신호를 소정 시간 지연시켜 활성화되는 신호로써, 상기 데이터 저장 신호가 활성화된 구간 동안에 상기 TSV 래치부에 상기 데이터 신호가 래치되는 반도체 장치.
  5. 마스터 칩과, 상기 마스터 칩에 적층된 다수의 슬레이브 칩;
    상기 마스터 칩 및 다수의 슬레이브 칩 각각을 수직으로 관통하여 형성되는 다수의 관통 전극; 및
    상기 다수의 관통 전극과 외부 사이에 각각 접속되어 형성된 다수의 메탈 패드를 구비하며,
    상기 마스터 칩은,
    라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부;
    상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및
    리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 데이터 신호인 제1 데이터를 전달받아 외부로 출력하기 위한 데이터 출력부
    를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 다수의 슬레이브 칩 각각은
    상기 마스터 칩의 데이터 입력부로부터 전달된 상기 데이터 신호를 상기 다수의 관통 전극을 통해 각각 전달받아 저장하기 위한 코어부
    를 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 관통 전극 저장부는,
    상기 데이터 신호를 래치하는 TSV 래치부;
    상기 라이트 커맨드에 의해 생성되는 데이터 저장 신호에 응답하여 상기 메탈 패드와 상기 TSV 래치부를 전기적으로 연결하여 상기 데이터 신호를 상기 TSV 래치부에 전달하는 데이터 신호 전달부;및
    상기 리드 커맨드에 의해 생성되는 데이터 출력 신호에 응답하여 상기 TSV 래치부에 래치된 데이터 신호인 상기 제1 데이터를 상기 출력 래치부로 전송하기 위한 제1 데이터 전달부를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 데이터 저장 신호는,
    상기 라이트 커맨드에 의해 생성되는 라이트 인에이블 신호를 소정 시간 지연시켜 활성화되는 신호로써, 상기 데이터 저장 신호가 활성화된 구간 동안에 상기 TSV 래치부에 상기 데이터 신호가 래치되는 반도체 장치.
  9. 제5항에 있어서,
    상기 데이터 출력부는,
    상기 제1 데이터 전달부를 통해서 전달된 상기 제1 데이터 및 상기 코어부에서 전달된 상기 제2 데이터를 래치하기 위한 출력 래치부;및
    상기 제1 데이터가 상기 출력 래치부로 전달되는 동안 상기 코어부에 출력된 제2 데이터가 상기 출력 래치부로 전달되는 것을 제어하는 출력 제어부
    를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 출력 제어부는
    상기 데이터 출력 신호가 소정 시간 지연되어 활성화되는 리드 소스 신호 및 스택 신호를 인가받아 출력 제어 신호를 생성하는 출력 제어 신호 생성부; 및
    상기 출력 제어 신호에 응답하여 상기 제2 데이터를 상기 출력 래치부로 전달하는 제2 데이터 전달부를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 스택 신호는 상기 다수의 슬레이브 칩의 테스트 동작을 수행하기 위한 신호로써, 상기 다수의 슬레이브 칩이 적층된 경우에 활성화되는 것을 특징으로 하는 반도체 장치.
  12. 마스터 칩과, 상기 마스터 칩에 적층된 다수의 슬레이브 칩;
    상기 마스터 칩 및 다수의 슬레이브 칩 각각을 수직으로 관통하여 형성되는 다수의 관통 전극; 및
    상기 다수의 관통 전극과 외부 사이에 각각 접속되어 형성된 다수의 메탈 패드를 구비하며,
    상기 마스터 칩은,
    라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 데이터 입력부;
    상기 메탈 패드를 통해 전달된 상기 데이터 신호를 저장하기 위한 관통 전극 저장부; 및
    리드 커맨드에 의해 생성되는 데이터 출력 신호에 응답하여 상기 데이터 출력 신호가 활성화된 경우에 상기 관통 전극 저장부에 저장된 데이터 신호인 제1 데이터를 외부로 출력하고,
    상기 데이터 출력 신호가 비활성화된 경우에는 상기 다수의 슬레이브 칩의 코어부에 저장된 데이터 신호인 제2 데이터를 상기 다수의 관통 전극을 통해 전달받아 외부로 출력하기 위한 데이터 출력부를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 관통 전극 저장부는,
    상기 데이터 신호를 래치하는 TSV 래치부;
    상기 라이트 커맨드에 의해 생성되는 데이터 저장 신호에 응답하여 상기 메탈 패드와 상기 TSV 래치부를 전기적으로 연결하여 상기 데이터 신호를 상기 TSV 래치부에 전달하는 데이터 신호 전달부;및
    상기 데이터 출력 신호에 응답하여 상기 제1 데이터를 상기 출력 래치부로 전송하기 위한 제1 데이터 전달부를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 데이터 저장 신호는,
    상기 라이트 커맨드에 의해 생성되는 라이트 인에이블 신호를 소정 시간 지연시켜 활성화되는 신호로써, 상기 데이터 저장 신호가 활성화된 구간 동안에 상기 TSV 래치부에 상기 데이터 신호가 래치되는 반도체 장치.
  15. 제12항에 있어서,
    상기 데이터 출력부는,
    상기 제1 데이터 전달부를 통해서 전달된 상기 제1 데이터 및 상기 코어부에서 전달된 상기 제2 데이터를 래치하기 위한 출력 래치부;및
    상기 제2 제어 신호가 비활성화된 경우에 상기 제2 데이터를 상기 출력 래치부로 전달하는 제2 데이터 전달부
    를 포함하는 반도체 장치.
  16. 마스터 칩과, 상기 마스터 칩에 적층되어 형성되는 다수의 슬레이브 칩을 더 포함하며, 상기 마스터 칩과 다수의 슬레이브 칩을 수직으로 관통하여 형성되는 관통 전극과, 상기 다수의 관통 전극과 외부 사이에 각각 접속되어 형성된 다수의 메탈 패드와, 상기 마스터 칩에 구비되는 관통 전극 저장부 및 상기 다수의 슬레이브 칩에 구비되는 코어부를 포함하는 반도체 장치에 있어서,
    라이트 커맨드에 응답하여 라이트 커맨드에 응답하여 외부에서 인가되거나 내부에서 생성된 데이터 신호를 상기 메탈 패드로 전달하는 단계;
    상기 메탈 패드를 통해 전달된 상기 데이터 신호를 상기 관통 전극 저장부로 전달하여 저장하는 단계;및
    리드 커맨드에 응답하여 상기 관통 전극 저장부에 저장된 데이터 신호인 제1 데이터를 외부로 출력하는 단계를 포함하는 반도체 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 데이터를 외부로 출력하는 단계는,
    상기 관통 전극 저장부에 저장된 상기 데이터 신호를 상기 메탈 패드를 통해 전달받지 않고, 상기 관통 전극 저장부로부터 직접 전달받아 외부로 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 메탈 패드로 전달하는 단계는,
    상기 메탈 패드에 인가된 상기 데이터 신호를 상기 관통 전극을 통해 상기 다수의 슬레이브 칩의 코어부에 저장하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 데이터를 외부로 출력하는 단계는,
    상기 제1 데이터가 출력하는 구간 동안 상기 코어부에 저장된 데이터 신호인 제2 데이터가 출력되는 것을 제어하는 단계를 포함하는 반도체 장치의 동작 방법.
KR1020140006024A 2014-01-17 2014-01-17 실리콘 관통 비아를 갖는 반도체 장치 KR102146470B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140006024A KR102146470B1 (ko) 2014-01-17 2014-01-17 실리콘 관통 비아를 갖는 반도체 장치
US14/303,286 US9263371B2 (en) 2014-01-17 2014-06-12 Semiconductor device having through-silicon via

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140006024A KR102146470B1 (ko) 2014-01-17 2014-01-17 실리콘 관통 비아를 갖는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20150085977A true KR20150085977A (ko) 2015-07-27
KR102146470B1 KR102146470B1 (ko) 2020-08-21

Family

ID=53545466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140006024A KR102146470B1 (ko) 2014-01-17 2014-01-17 실리콘 관통 비아를 갖는 반도체 장치

Country Status (2)

Country Link
US (1) US9263371B2 (ko)
KR (1) KR102146470B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009043B2 (en) 2019-01-03 2024-06-11 SK Hynix Inc. Integrated circuit chip and die test without cell array

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102048254B1 (ko) * 2013-04-11 2020-01-08 에스케이하이닉스 주식회사 데이터 출력 회로 및 그의 구동 방법
KR102339780B1 (ko) 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
JP6979630B2 (ja) * 2018-01-17 2021-12-15 パナソニックＩｐマネジメント株式会社 監視装置、監視方法及びプログラム
US11164856B2 (en) 2019-09-19 2021-11-02 Micron Technology, Inc. TSV check circuit with replica path
US10930363B1 (en) * 2019-10-02 2021-02-23 Micron Technology, Inc. TSV auto repair scheme on stacked die
US10916489B1 (en) 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120062281A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
KR20120096297A (ko) * 2011-02-22 2012-08-30 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4094614B2 (ja) * 2005-02-10 2008-06-04 エルピーダメモリ株式会社 半導体記憶装置及びその負荷試験方法
US8400781B2 (en) * 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
KR101710658B1 (ko) 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법
KR101145312B1 (ko) * 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 집적회로
KR20130025985A (ko) * 2011-01-31 2013-03-13 에스케이하이닉스 주식회사 반도체 장치
KR20130042076A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치
KR101903520B1 (ko) 2012-01-06 2018-10-04 에스케이하이닉스 주식회사 반도체 장치
US8902680B2 (en) * 2013-01-23 2014-12-02 Micron Technology, Inc. Identifying stacked dice

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120062281A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
KR20120096297A (ko) * 2011-02-22 2012-08-30 에스케이하이닉스 주식회사 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009043B2 (en) 2019-01-03 2024-06-11 SK Hynix Inc. Integrated circuit chip and die test without cell array

Also Published As

Publication number Publication date
US20150206825A1 (en) 2015-07-23
KR102146470B1 (ko) 2020-08-21
US9263371B2 (en) 2016-02-16

Similar Documents

Publication Publication Date Title
JP5735350B2 (ja) 半導体メモリチップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法
KR102146470B1 (ko) 실리콘 관통 비아를 갖는 반도체 장치
US8837191B2 (en) Semiconductor apparatus
KR101145312B1 (ko) 반도체 집적회로
US10615126B2 (en) Semiconductor apparatus and memory system
KR102579174B1 (ko) 적층형 메모리 장치 및 이를 포함하는 메모리 시스템
US9368167B2 (en) Semiconductor apparatus and testing method thereof
US9607925B2 (en) Semiconductor device for verifying operation of through silicon vias
US9576936B2 (en) Semiconductor system having semiconductor apparatus and method of determining delay amount using the semiconductor apparatus
US9140743B2 (en) Semiconductor system that tests the connectivity between a metal and a bump that are formed in the upper portion of a penetrating electrode
KR20160105101A (ko) 가변 전압을 이용하는 스택 패키지 및 반도체 집적 회로 장치
US10332829B2 (en) Stacked semiconductor apparatus and semiconductor system
US9379701B2 (en) Semiconductor device having through chip via
TWI621227B (zh) 具有通孔的半導體裝置
KR20130007120A (ko) 반도체 장치 및 그의 테스트 방법
KR101143398B1 (ko) 반도체 집적회로
US11201149B2 (en) Semiconductor devices
KR20120054232A (ko) 반도체 메모리 장치
KR101747191B1 (ko) 반도체 장치
KR20130072095A (ko) 반도체 장치 및 그 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right