KR20130104148A - 반도체 장치 - Google Patents

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Abstract

본 발명의 기술에 따른 반도체 장치는 칩 선택신호에 응답하여 입력신호의 전달여부를 결정하는 신호 전달부를 포함하는 슬레이브 칩; 상기 신호 전달부와 동일한 구성을 갖는 복제 회로부 및 상기 신호 전달부의 출력 신호와 상기 복제 회로부의 출력 신호를 입력받고 상기 제어신호에 응답하여 출력신호를 생성하는 신호 출력부를 포함하는 마스터 칩; 상기 슬레이브 칩을 수직으로 관통하며, 그 일단으로 상기 마스터 칩과 연결되어 입력신호을 입력받고 그 타단이 상기 신호 전달부와 연결되는 제 1 반도체 칩 관통라인; 및 상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 전달부와 연결되고 그 타단이 상기 신호 출력부와 연결되는 제 2 반도체 칩 관통라인을 포함한다.

Description

반도체 장치 {Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 구체적으로 3D 적층 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수 개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D(3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수 개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
특히, 다수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 다수의 반도체 칩에 신호를 공통적으로 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 TSV(Through Silicon Via)이라고 지칭하기도 한다.
상기 TSV를 이용하는 반도체 장치는, 일반적으로, 마스터 칩(Master Chip)과 TSV를 통해 상기 마스터 칩과 전기적으로 연결되는 복수 개의 슬레이브 칩(Slave Chip)으로 구성될 수 있다. 예를 들어, 메모리 장치의 경우, 상기 마스터 칩은 메모리 장치의 동작을 위해 주변 회로 영역에 포함되는 모든 로직 회로를 구비하고, 상기 슬레이브 칩들은 데이터가 저장될 수 있는 메모리 코어 및 코어 동작을 위한 회로들을 구비하여 하나의 반도체 장치로 동작한다.
상기 3D 반도체 장치들은 복수 개의 칩이 적층되지만, 단일 반도체 장치로 동작하므로 데이터 입출력을 공유한다. 와이어 연결을 통한 반도체 장치는 각각의 적층된 칩에서 출력된 데이터는 하나의 입출력 라인을 통해 컨트롤러로 전달될 수 있고, TSV를 이용하는 반도체 메모리 장치는 슬레이브 칩들의 데이터가 마스터 칩으로 전송되고, 마스터 칩에 구비된 패드를 통해 외부로 출력될 수 있다. 그러나, TSV를 이용하는 반도체 장치는 TSV의 지름과 길이에 의해 신호 전달 시간과 구동 능력이 달라진다. 즉, 적층된 모든 칩들은 TSV에 의해 신호 전달 시간과 구동 능력이 달라지면, 이상적으로 동일한 성능으로 동작하기 어렵다. 따라서, TSV에 의한 신호 전달 시간을 측정할 필요가 있다.
도 1은 일반적인 3D 적층 반도체 장치(10)의 구성을 개략적으로 보여주는 도면이다.
도 1을 참조하면, 3D 적층 반도체 장치(10)는 복수의 칩(11, 12, 13), 각각의 복수의 칩(11, 12, 13)을 관통하는 복수의 TSV(14, 15, 16, 17), 각각의 TSV(14, 15, 16, 17) 사이에 구비되며 대응하는 TSV를 전기적으로 접속시키기 위한 복수의 접속패드(BP1, BP2), 복수의 칩(11, 12, 13)을 기판(20)과 전기적으로 접속시키기 위한 복수의 외부 접속 단자(BALL1, BALL2) 및 복수의 칩(11, 12, 13)과 전기적으로 연결된 기판(20)를 포함한다.
종래 기술에 따른 3D 적층 반도체 장치(10)의 TSV 지연시간 측정 방법은 특정 외부 접속 단자에 입력신호(IN)를 전송하여 다른 외부 접속 단자로 출력될 때까지의 총 지연시간을 측정한 후에 3D 적층 반도체 장치(10)내의 복수의 TSV(14, 15, 16, 17) 총 수로 나누어 각각의 TSV의 지연시간을 측정한다.
그러나, 종래 기술에 따른 3D 적층 반도체 장치(10)의 TSV 지연시간 측정 방법은 입력신호(IN)가 전송되는 동안 복수의 접속패드(BP1, BP2)에 의한 신호 지연 및 각각의 칩에서 발생하는 공정, 전압, 온도(Process, Voltage, Temperature; 이하 'PVT') 변동에 의한 신호 지연 등 추가적인 지연요소가 있어, 정확하게 TSV에 의한 신호 지연시간을 측정할 수 없는 문제점이 발생하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 3D 적층 반도체 장치의 반도체 칩 관통라인에 의한 신호 지연시간을 정확하게 측정할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 칩 선택신호에 응답하여 입력신호의 전달여부를 결정하는 신호 전달부를 포함하는 슬레이브 칩; 상기 신호 전달부와 동일한 구성을 갖는 복제 회로부 및 상기 신호 전달부의 출력 신호와 상기 복제 회로부의 출력 신호를 입력받고 상기 제어신호에 응답하여 출력신호를 생성하는 신호 출력부를 포함하는 마스터 칩; 상기 슬레이브 칩을 수직으로 관통하며, 그 일단으로 상기 마스터 칩과 연결되어 입력신호을 입력받고 그 타단이 상기 신호 전달부와 연결되는 제 1 반도체 칩 관통라인; 및 상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 전달부와 연결되고 그 타단이 상기 신호 출력부와 연결되는 제 2 반도체 칩 관통라인을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 칩 선택신호에 응답하여 입력신호의 전달여부를 결정하는 신호 전달부를 포함하는 슬레이브 칩; 상기 신호 전달부와 동일한 구성을 갖는 복제 회로부, 제어신호에 응답하여 상기 신호 전달부 또는 상기 복제 회로부로 상기 입력신호를 전송하는 신호 경로 선택부 및 상기 신호 전달부의 출력 신호와 상기 복제 회로부의 출력 신호를 입력받고 상기 제어신호에 응답하여 출력신호를 생성하는 신호 출력부를 포함하는 마스터 칩; 상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 경로 선택부와 연결되고 그 타단이 상기 신호 전달부와 연결되는 제 1 반도체 칩 관통라인; 및 상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 전달부와 연결되고 그 타단이 상기 신호 출력부와 연결되는 제 2 반도체 칩 관통라인을 포함한다.
본 발명에 따른 반도체 장치는 반도체 칩 관통라인에 의한 지연량을 측정할 때, 반도체 칩 내부의 PVT 변동에 의한 추가적인 지연요소를 배제하여 반도체 칩 관통라인의 지연량을 정확하게 측정할 수 있다.
도 1은 일반적인 3D 적층 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 칩 관통라인 지연량 측정회로의 회로도,
도 3은 본 발명의 실시예에 따른 반도체 칩 관통라인 지연량 측정회로의 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 3D 적층 반도체 장치는 마스터 칩 및 복수 개의 슬레이브 칩을 포함하여 구성될 수 있다. 복수 개의 슬레이브 칩은 메모리 저장 장치로서 사용되고, 마스터 칩은 이러한 복수 개의 슬레이브 칩을 제어한다. 원하는 슬레이브 칩을 선택하기 위해 마스터 칩 및 복수 개의 슬레이브 칩에 서로 다른 칩 아이디(Chip ID)를 부여하는 방식이 사용된다. 복수 개의 칩에 각각의 칩 아이디를 부여하고, 반도체 장치를 포함하는 시스템은 컨트롤러를 통해 칩 선택 코드를 반도체 장치로 입력함으로써 반도체 장치에서 원하는 칩을 선택할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 칩 관통라인 지연량 측정회로의 회로도이다. 반도체 칩 관통라인은 TSV(Through Silicon Via)로 구성될 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 칩 관통라인 지연량 측정회로는 복수의 TSV(500A, 500B), 신호 경로 선택부(100), 복수의 신호 전달부(200A, 200B), 복제 회로부(300) 및 신호 출력부(400)를 포함한다.
신호 경로 선택부(100), 제 1 신호 전달부(200A), 복제 회로부(300) 및 신호 출력부(400)는 마스터 칩에 포함된다. 또한, 제 2 신호 전달부(200B)는 슬레이브 칩에 포함된다.
신호 경로 선택부(100)는 제어신호(CTRL)에 응답하여 입력신호(IN)를 제 1 노드(n1) 또는 제 2 노드(n1)에 출력한다. 제 1 노드(n1)는 제 1 신호 전달부(200A) 및 제 1 TSV(500A)에 연결되며, 제 1 TSV(500A)는 제 2 신호 전달부(200A)에 연결된다. 제 2 노드(n2)는 복제 회로부(300)에 연결된다. 제어신호(CTRL)는 테스트 모드(Test Mode) 신호를 이용하여 생성되는 신호로서, 슬레이브 칩 또는 마스터 칩으로 입력신호(IN)를 전송하는 경로를 선택할 수 있다.
신호 경로 선택부(100)는 제 1 제어부(110) 및 제 1 드라이버(120)를 포함한다. 제 1 제어부(110)는 입력신호(IN)와 제어신호(CTRL)를 부정 논리곱 연산을 하는 제 1 낸드게이트(ND1), 제어신호(CTRL)를 반전하여 출력하는 제 1 인버터(IV1), 제 1 인버터(IV1)의 출력 신호와 입력신호(IN)를 부정 논리합 연산을 하는 제 1 노아게이트(NR1), 제어신호(CTRL)를 반전하여 출력하는 제 2 인버터(IV2), 제 2 인버터(IV2)의 출력 신호와 입력신호(IN)를 부정 논리곱 연산을 하는 제 2 낸드게이트(ND2), 제어신호(CTRL)를 반전하여 출력하는 제 3 인버터(IV3) 및 제 3 인버터(IV3)의 출력 신호와 입력신호(IN)를 부정 논리합 연산을 하는 제 2 노아게이트(NR2)를 포함한다.
제 1 드라이버(120)는 구동전압(VDD) 인가단과 제 1 노드(n1) 사이에 연결되며 제 1 낸드게이트(ND1)의 출력 신호를 입력받는 제 1 PMOS 트랜지스터(P1), 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되어 제 1 노아게이트(NR1)의 출력 신호를 입력받는 제 1 NMOS 트랜지스터(N1), 구동전압(VDD) 인가단과 제 2 노드(n2) 사이에 연결되며 제 2 낸드게이트(ND2)의 출력 신호를 입력받는 제 2 PMOS 트랜지스터(P2), 제 2 노드(n2)와 접지전압(VSS) 사이에 연결되며 제 2 노아게이트(NR2)의 출력 신호를 입력받는 제 2 NMOS 트랜지스터(N2)를 포함한다.
신호 경로 선택부(100)는 제어신호(CTRL)가 활성화되면 제 1 노드(n1)에 입력신호(IN)를 출력하고, 제어신호(CTRL)가 비활성화되면 제 2 노드(n2)에 입력신호(IN)를 출력한다.
제 1 신호 전달부(200A)는 제 2 제어부(210A) 및 제 2 드라이버(220A)를 포함한다. 제 1 신호 전달부(200A)는 제 1 칩 선택신호(TOP1)에 응답하여 신호 경로 선택부(100)에서 출력되는 신호를 신호 출력부(400)로 전달할지 여부를 판단한다.
제 2 신호 전달부(200B)는 제 3 제어부(210B)및 제 3 드라이버(220B)를 포함한다. 제 2 신호 전달부(200B)는 제 2 칩 선택신호(TOP2)에 응답하여 제 1 TSV(500A)를 통해 입력되는 신호를 제 2 TSV(500B)로 전달할지 여부를 판단한다.
제 1 내지 2 칩 선택신호(TOP1, TOP2)는 칩 아이디(Chip ID)로부터 생성되는 신호로서, 칩 아이디(Chip ID)는 반도체 장치 내에 포함된 복수의 반도체 칩 각각에 부여된다. 따라서, 칩 선택신호는 반도체 장치 내에 포함된 복수의 반도체 칩의 수만큼 존재할 수 있다. 본 발명에서는 마스터 칩 및 슬레이브 칩을 예시하고 있어 제 1 내지 2 칩 선택신호(TOP1, TOP2)를 사용한다.
복수의 신호 전달부(200A, 200B)에 입력되는 제 1 내지 2 칩 선택신호(TOP1, TOP2)는 각각의 신호 전달부를 포함하는 반도체 칩이 복수의 반도체 칩 중에서 가장 상층에 적층된 칩인 경우 활성화 상태로 입력되어 가장 상층에 적층된 칩에 포함된 신호 전달부를 활성화시키고, 가장 상층에 적층된 칩이 아닌 경우에는 비활성화 상태로 입력되어 가장 상층에 적층된 칩이 아닌 반도체 칩에 포함된 신호 전달부를 비활성화시킨다.
예를 들어, 제 2 신호 전달부(200B)를 포함하는 슬레이브 칩은 적층된 복수 개의 슬레이브 칩 중에서 가장 상층에 적층된 슬레이브 칩일 수 있다.
제 2 칩 선택신호(TOP2)가 활성화 상태로 입력되는 제 2 신호 전달부(200B)는 활성화되고, 제 1 칩 선택신호(TOP1)가 비활성화 상태로 입력되는 제 1 신호 전달부(200A)는 비활성화된다.
또한, 복수의 반도체 칩 중에서 가장 상층에 적층된 반도체 칩에 포함된 제 2 신호 전달부(200B)로 신호를 전달하는 제 1 TSV(500A)는 다른 반도체 칩에 포함된 TSV를 거치므로 복수 개의 TSV가 포함될 수 있다. 또한, 제 2 신호 전달부(200B)에서 출력되는 신호를 전달하는 제 2 TSV(500B)는 다른 반도체 칩에 포함된 TSV를 거치므로 복수 개의 TSV가 포함될 수 있다.
제 2 제어부(210A)는 제 1 노드(n1)의 출력 신호와 제 1 칩 선택신호(TOP1)를 부정 논리곱 연산을 하는 제 3 낸드게이트(ND3), 제 3 낸드게이트(ND3)의 출력 신호를 반전하여 출력하는 제 4 인버터(IV4), 제 4 인버터(IV4)의 출력 신호와 제 1 칩 선택신호(TOP1)를 부정 논리곱 연산을 하는 제 4 낸드게이트(ND4), 제 1 칩 선택신호(TOP1)를 반전하여 출력하는 제 5 인버터(IV5) 및 제 5 인버터(IV5)의 출력 신호와 제 4 인버터(IV4)의 출력 신호를 부정 논리합 연산을 하는 제 3 노아게이트(NR3)를 포함한다.
제 2 드라이버(220A)는 구동전압(VDD) 인가단과 제 3 노드(n3) 사이에 연결되고 제 4 낸드게이트(ND4)의 출력 신호를 입력받는 제 3 PMOS 트랜지스터(P3) 및 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되고 제 3 노아게이트(NR3)의 출력 신호를 입력받는 제 3 NMOS 트랜지스터(N3)를 포함한다.
제 2 신호 전달부(200B)에 제 2 칩 선택신호(TOP2)가 활성화 상태로 입력되면, 신호 경로 선택부(100)에서 제 1 TSV(500A)를 통해 입력된 신호가 제 2 TSV(500B)를 통해 제 3 노드(n3)에 출력된다. 또한, 마스터 칩에 포함된 제 1 신호 전달부(200A)에 입력되는 제 1 칩 선택신호(TOP1)는 비활성화 상태가 된다. 제 1 신호 전달부(200A)에 입력되는 제 1 칩 선택신호(TOP1)가 비활성화 상태가 되면, 제 1 노드(n1)의 출력 신호는 제 1 신호 전달부(200A)를 통해서 제 3 노드(n3)에 출력되지 않는다. 따라서, 제 2 칩 선택신호(TOP2)는 슬레이브 칩의 제 2 신호 전달부(200B)를 활성화 시키고, 제 1 칩 선택신호(TOP1)는 마스터 칩의 제 1 신호 전달부(200A)를 비활성화 시켜 신호 경로 선택부(100)에서 출력되는 신호가 TSV를 통해 전달되게 한다.
제 2 신호 전달부(200B)는 제 3 제어부(210B)및 제 3 드라이버(220B)를 포함한다. 제 3 제어부(210B)는 제 1 TSV(500A)에서 출력되는 신호와 제 2 칩 선택신호(TOP2)를 부정 논리곱 연산하는 제 10 낸드게이트(ND10), 제 10 낸드게이트(ND10)의 출력 신호를 반전하는 제 9 인버터(IV9), 제 9 인버터(IV9)의 출력 신호와 제 2 칩 선택신호(TOP2)를 부정 논리곱 연산하는 제 11 낸드게이트(ND11), 제 2 칩 선택신호(TOP2)를 반전하는 제 10 인버터(IV10) 및 제 10 인버터(IV10)의 출력 신호와 제 9 인버터(IV9)의 출력신호를 부정 논리합 연산하는 제 5 노아게이트(NR5)를 포함한다. 제 3 드라이버(220B)는 구동전압(VDD) 인가단과 제 4 노드(n4) 사이에 연결되고 제 11 낸드게이트(ND11)의 출력 신호를 입력받는 제 5 PMOS 트랜지스터(P5) 및 제 4 노드(n4)와 접지전압(VSS) 사이에 연결되어 제 5 노아게이트(NR5)의 출력 신호를 입력받는 제 5 NMOS 트랜지스터(N5)를 포함한다.
제 2 신호 전달부(200B)는 제 2 칩 선택신호(TOP2)에 응답하여 제 1 TSV(500A)를 통해 입력받은 제 1 노드(n1)의 출력 신호를 제 4 노드(n4)에 출력한다. 제 4 노드(n4)는 제 2 TSV(500B)에 연결되므로, 제 4 노드(n4)의 출력 신호는 제 3 노드(n3)에 전달되어 신호 출력부(400)로 입력된다.
복제 회로부(300)는 제어신호(CTRL)에 응답하여 제 2 노드(n2)의 출력 신호를 제 5 노드(n5)에 출력한다. 복제 회로부(300)는 슬레이브 칩의 제 2 신호 전달부(200B)를 모델링한 회로로서, 제어신호(CTRL)에 응답하여 신호 전달여부를 결정한다. 복제 회로부(300)는 제 2 신호 전달부(200B)를 모델링하여 신호 경로 선택부(100)에서 출력된 신호를 신호 출력부(400)까지 전달한다. 따라서, 제 1 노드(n1)에서 출력되어 제 1 TSV(500A), 제 2 신호 전달부(200B) 및 제 2 TSV(500B)의 경로를 통해 출력된 신호와 제 2 노드(n2)에서 출력되어 복제 회로부(300)를 거쳐 출력되는 신호를 비교하면 제 1 TSV(500A) 및 제 2 TSV(500B)의 지연량을 측정할 수 있다.
복제 회로부(300)는 제 4 제어부(310) 및 제 4 드라이버(320)를 포함한다. 제 4 제어부(310)는 제어신호(CTRL)를 반전하는 제 11 인버터(IV11), 제 2 노드(n2)의 출력 신호와 제 11 인버터(IV11)의 출력 신호를 부정 논리곱 연산하는 제 5 낸드게이트(ND5), 제 5 낸드게이트(ND5)를 반전하는 제 6 인버터(IV6), 제 6 인버터(IV6)의 출력 신호와 제어신호(CTRL)를 부정 논리합 연산하는 제 4 노아게이트(NR4), 제어신호(CTRL)를 반전하는 제 7 인버터(IV7), 제 7 인버터(IV7)의 출력 신호 및 제 6 인버터(IV6)의 출력 신호를 부정 논리곱 연산하는 제 6 낸드게이트(ND6)를 포함한다. 제 4 드라이버(320)는 구동전압(VDD) 인가단과 제 5 노드(n5) 사이에 연결되어 제 6 낸드게이트(ND6)의 출력 신호를 입력받는 제 4 PMOS 트랜지스터(P4) 및 제 5 노드(n5)와 접지전압(VSS) 사이에 연결되어 제 4 노아게이트(NR4)의 출력 신호를 입력받는 제 4 NMOS 트랜지스터(N4)를 포함한다.
복제 회로부(300)는 제어신호(CTRL)가 활성화 상태일 때, 신호 경로 선택부(100)의 출력 신호를 신호 출력부(400)로 전달하지 않지만, 제어신호(CTRL)가 비활성화 상태가 되면 신호 경로 선택부(100)의 출력 신호를 신호 출력부(400)로 전달한다.
신호 출력부(400)는 제 3 노드(n3) 또는 제 5 노드(n5)의 출력 신호를 입력받고 제어신호(CTRL)에 응답하여 출력신호(OUT)를 출력한다. 신호 출력부(400)는 제어신호(CTRL)가 활성화되면 제 3 노드(n3)의 출력 신호를 입력받고, 제어신호(CTRL)가 비활성화되면 제 5 노드(n5)의 출력 신호를 입력받아 출력신호(OUT)를 출력한다. 따라서, 신호 출력부(400)는 제어신호(CTRL)에 응답하여 제 1 노드(n1)에서 출력되어 제 1 TSV(500A), 제 2 신호 전달부(200B) 및 제 2 TSV(500B)의 경로를 통해 출력된 신호 또는 제 2 노드(n2)에서 출력되어 복제 회로부(300)를 거쳐 출력되는 신호를 선택적으로 출력한다.
도 3은 본 발명의 실시예에 따른 반도체 칩 관통라인 지연량 측정회로의 타이밍도이다.
도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 칩 관통라인 지연량 측정회로의 동작을 설명하면 다음과 같다.
입력신호(IN)는 소정 주기를 갖는 펄스 신호이다. 우선, 신호 경로 선택부(100)에 입력신호(IN) 및 제어신호(CTRL)가 하이레벨로 입력되는 경우 반도체 칩 관통라인 지연량 측정회로의 동작은 다음과 같다.
제 1 제어부(110)는 하이레벨의 입력신호(IN) 및 제어신호(CTRL)를 입력받아 제 1 낸드게이트(ND1)는 로우레벨, 제 1 노아게이트(NR1)는 로우레벨, 제 2 낸드게이트(ND2)는 하이레벨, 제 2 노아게이트(NR2)는 로우레벨의 신호를 출력한다. 이때, 제 1 드라이버(120)의 제 1 PMOS 트랜지스터(P1)가 턴온되어 제 1 노드(n1)를 구동전압(VDD) 레벨로 구동한다. 또한, 제 1 드라이버(120)의 제 2 PMOS 트랜지스터(P2) 및 제 1 내지 2 NMOS 트랜지스터(N1, N2)는 턴오프된다. 따라서, 제 1 드라이버(120)의 제 1 PMOS 트랜지스터(P1)는 턴온되고 제 1 드라이버(120)의 제 1 NMOS 트랜지스터(N1)는 턴오프되므로, 제 1 노드(n1)는 하이레벨로 구동된다. 또한, 제 2 노드(n2)에는 신호가 출력되지 않는다.
다음으로, 제 1 신호 전달부(200A)는 제 1 칩 선택신호(TOP1)에 응답하여 하이레벨 상태의 제 1 노드(n1) 출력신호를 제 3 노드(n3)에 출력할지 여부를 결정한다.
이때, 복수의 칩 선택신호 중에서 적층된 복수 개의 반도체 칩 중에서 가장 상층에 적층된 반도체 칩에 입력되는 칩 선택신호만 하이레벨을 갖고, 나머지 반도체 칩에 입력되는 칩 선택신호는 로우레벨이 된다. 본 발명에서는 제 1 칩 선택신호(TOP1)의 논리레벨은 로우레벨이 되고, 제 2 칩 선택신호(TOP2)의 논리레벨은 하이레벨이 된다.
마스터 칩에 포함되는 제 1 신호 전달부(200A)는 로우레벨의 제 1 칩 선택신호(TOP1)에 응답하여 하이레벨의 제 1 노드(n1) 출력 신호를 제 3 노드(n3)에 출력할지 여부를 결정한다.
제 2 제어부(210A)는 하이레벨의 제 1 노드(n1) 출력 신호와 로우레벨의 제 1 칩 선택신호(TOP1)를 입력받아 제 4 낸드게이트(ND4)에서 하이레벨, 제 3 노아게이트(NR3)에서 로우레벨의 신호를 출력하도록 한다.
제 2 드라이버(220A)의 제 3 PMOS 트랜지스터(P3)는 하이레벨의 제 4 낸드게이트(ND4) 출력 신호를 입력받아 턴오프된다. 또한, 제 2 드라이버(220A)의 제 3 NMOS 트랜지스터(N3)는 로우레벨의 제 3 노아게이트(NR3) 출력 신호를 입력받아 턴오프된다. 따라서, 제 1 신호 전달부(200A)는 제 1 노드(n1)의 출력 신호를 제 3 노드(n3)에 전달하지 못한다.
다음으로, 제 2 신호 전달부(200B)는 제 2 칩 선택신호(TOP2)에 응답하여 제 1 TSV(500A)를 통해 입력되는 제 1 노드(n1)의 출력 신호를 제 4 노드(n4)에 출력할지 여부를 결정한다. 제 4 노드(n4)에서 출력 신호는 제 2 TSV(500B)를 통해 제 3 노드(n3)로 입력된다.
제 2 신호 전달부(200B)의 제 3 제어부(210B)는 제 1 TSV(500A)를 통해 입력되는 하이레벨의 제 1 노드(n1) 출력 신호와 하이레벨의 제 2 칩 선택신호(TOP2)를 입력받는다. 제 3 제어부(210B)는 하이레벨의 제 1 노드(n1) 출력 신호와 하이레벨의 제 2 칩 선택신호(TOP2)를 논리연산하여 제 11 낸드게이트(ND11)에 로우레벨, 제 5 노아게이트(NR5)에 로우레벨의 신호를 출력한다. 이때, 제 3 드라이버(220B)의 제 5 PMOS 트랜지스터(P5)가 턴온되어 제 4 노드(n4)를 구동전압(VDD) 레벨로 구동한다. 또한, 제 5 NMOS 트랜지스터(N5)는 턴오프된다. 따라서, 제 3 드라이버(220B)의 제 5 PMOS 트랜지스터(P5)는 턴온되고 제 3 드라이버(220B)의 제 5 NMOS 트랜지스터(N5)는 턴오프되므로, 제 4 노드(n4)는 하이레벨로 구동된다.
신호 출력부(400)는 제 3 노드(n3) 또는 제 5 노드(n5)의 출력 신호를 입력받고 제어신호(CTRL)에 응답하여 출력신호(OUT)를 출력한다.
제 4 노드(n4)의 출력 신호는 제 2 TSV(500B)를 통해 제 3 노드(n3)로 전달된다. 신호 출력부(400)는 하이레벨의 제 3 노드(n3) 출력 신호를 입력받는다.
신호 출력부(400)는 제 3 노드(n3)의 출력 신호와 제어신호(CTRL)를 부정 논리곱 연산하는 제 7 낸드게이트(ND7), 제어신호(CTRL)를 반전하는 제 8 인버터(IV8), 제 8 인버터(IV8)의 출력신호와 제 5 노드(n5)의 출력신호를 부정 논리곱 연산하는 제 8 낸드게이트(ND8) 및 제 7 낸드게이트(ND7)의 출력 신호와 제 8 낸드게이트(ND8)의 출력 신호를 부정 논리곱 연산하는 제 9 낸드게이트(ND9)를 포함한다.
제 7 낸드게이트(ND7)는 하이레벨의 제 3 노드(n3) 출력 신호와 하이레벨의 제어신호(CTRL)를 논리 연산하여 로우레벨을 갖는 신호를 출력한다. 제 9 낸드게이트(ND9)는 로우레벨을 갖는 제 7 낸드게이트(ND7)의 출력 신호에 응답하여 하이레벨의 출력신호(OUT)를 출력한다.
이때, 신호 출력부(400)에서 출력되는 출력신호(OUT)와 입력신호(IN)를 비교하면, 출력신호(OUT)는 입력신호(IN)에 비해 제 1 지연량(A) 만큼 지연되어 출력된다.
제 1 지연량(A)은 입력신호(IN)가 로우레벨에서 하이레벨로 천이될 때, 제 1 TSV(500A), 제 2 신호 전달부(200B), 제 2 TSV(500B)에 의해 발생되는 지연량이다.
다음으로, 신호 경로 선택부(100)에 입력신호(IN)는 로우레벨로, 제어신호(CTRL)는 하이레벨로 입력되는 경우 반도체 칩 관통라인 지연량 측정회로의 동작은 다음과 같다.
제 1 제어부(110)는 로우레벨의 입력신호(IN)와 하이레벨의 제어신호(CTRL)를 입력받아 제 1 낸드게이트(ND1)는 하이레벨, 제 1 노아게이트(NR1)는 하이레벨, 제 2 낸드게이트(ND2)는 하이레벨, 제 2 노아게이트(NR2)는 하이레벨의 신호를 출력한다. 이때, 제 1 드라이버(120)의 제 1 NMOS 트랜지스터(N1)가 턴온되어 제 1 노드(n1)를 접지전압(VSS) 레벨로 풀다운한다. 따라서, 제 1 드라이버(120)의 제 1 NMOS 트랜지스터(N1)는 턴온되고 제 1 드라이버(120)의 제 1 PMOS 트랜지스터(P1)는 턴오프되므로, 제 1 노드(n1)는 로우레벨로 구동된다.
또한, 제 2 PMOS 트랜지스터(P2)는 턴오프되고, 제 2 NMOS 트랜지스터(N2)는 턴온되어 제 2 노드(n2)를 접지전압(VSS) 레벨로 풀다운한다. 따라서, 제 1 드라이버(120)의 제 2 NMOS 트랜지스터(N2)는 턴온되고 제 1 드라이버(120)의 제 2 PMOS 트랜지스터(P2)는 턴오프되므로, 제 2 노드(n2)에는 로우레벨로 구동된다.
다음으로, 제 1 신호 전달부(200A)는 제 1 칩 선택신호(TOP1)에 응답하여 로우레벨 상태의 제 1 노드(n1) 출력신호를 제 3 노드(n3)에 출력할지 여부를 결정한다.
마스터 칩에 포함되는 제 1 신호 전달부(200A)는 로우레벨의 제 1 칩 선택신호(TOP1)에 응답하여 로우레벨의 제 1 노드(n1) 출력 신호를 제 3 노드(n3)에 출력할지 여부를 결정한다.
제 2 제어부(210A)는 로우레벨의 제 1 노드(n1) 출력 신호와 로우레벨의 제 1 칩 선택신호(TOP1)를 입력받아 제 4 낸드게이트(ND4)에서 하이레벨, 제 3 노아게이트(NR3)에서 로우레벨의 신호를 출력하도록 한다.
제 2 드라이버(220A)의 제 3 PMOS 트랜지스터(P3)는 하이레벨의 제 4 낸드게이트(ND4) 출력 신호를 입력받아 턴오프된다. 또한, 제 2 드라이버(220A)의 제 3 NMOS 트랜지스터(N3)는 로우레벨의 제 3 노아게이트(NR3) 출력 신호를 입력받아 턴오프된다. 따라서, 제 1 신호 전달부(200A)는 제 1 노드(n1)의 출력 신호를 제 3 노드(n3)에 전달하지 못한다.
복제 회로부(300)의 제 4 제어부(310)는 로우레벨의 제 2 노드(n2) 출력 신호와 하이레벨의 제어신호(CTRL)를 입력받아 제 6 낸드게이트(ND6)에서 하이레벨, 제 4 노아게이트(NR4)에서 로우레벨의 신호를 출력하도록 한다.
제 4 드라이버(320)의 제 4 PMOS 트랜지스터(P4)는 하이레벨의 제 6 낸드게이트(ND6) 출력 신호를 입력받아 턴오프된다. 또한, 제 4 드라이버(320)의 제 4 NMOS 트랜지스터(N4)는 로우레벨의 제 4 노아게이트(NR4) 출력 신호를 입력받아 턴오프된다. 따라서, 복제 회로부(300)는 제 2 노드(n2)의 출력 신호를 제 5 노드(n5)에 전달하지 못한다.
제 2 신호 전달부(200B)는 제 2 칩 선택신호(TOP2)에 응답하여 제 1 TSV(500A)를 통해 입력되는 제 1 노드(n1)의 출력 신호를 제 4 노드(n4)에 출력할지 여부를 결정한다. 제 4 노드(n4)에서 출력 신호는 제 2 TSV(500B)를 통해 제 3 노드(n3)로 입력된다.
제 2 신호 전달부(200B)의 제 3 제어부(210B)는 제 1 TSV(500A)를 통해 입력되는 로우레벨의 제 1 노드(n1) 출력 신호와 하이레벨의 제 2 칩 선택신호(TOP2)를 입력받는다. 제 3 제어부(210B)는 로우레벨의 제 1 노드(n1) 출력 신호와 하이레벨의 제 2 칩 선택신호(TOP2)를 논리연산하여 제 11 낸드게이트(ND11)에 하이레벨, 제 5 노아게이트(NR5)에 하이레벨의 신호를 출력한다. 이때, 제 3 드라이버(220B)의 제 5 NMOS 트랜지스터(N5)가 턴온되어 제 4 노드(n4)를 접지전압(VSS) 레벨로 풀다운한다. 또한, 제 5 PMOS 트랜지스터(P5)는 턴오프된다. 따라서, 제 3 드라이버(220B)의 제 5 NMOS 트랜지스터(N5)는 턴온되고 제 3 드라이버(220B)의 제 5 PMOS 트랜지스터(P5)는 턴오프되므로, 제 4 노드(n4)는 로우레벨로 구동된다.
신호 출력부(400)는 제 3 노드(n3) 또는 제 5 노드(n5)의 출력 신호를 입력받고 제어신호(CTRL)에 응답하여 출력신호(OUT)를 출력한다.
제 4 노드(n4)의 출력 신호는 제 2 TSV(500B)를 통해 제 3 노드(n3)로 전달된다. 신호 출력부(400)는 로우레벨의 제 3 노드(n3) 출력 신호를 입력받는다.
신호 출력부(400)는 제 3 노드(n3)의 출력 신호와 제어신호(CTRL)를 부정 논리곱 연산하는 제 7 낸드게이트(ND7), 제어신호(CTRL)를 반전하는 제 8 인버터(IV8), 제 8 인버터(IV8)의 출력신호와 제 5 노드(n5)의 출력신호를 부정 논리곱 연산하는 제 8 낸드게이트(ND8) 및 제 7 낸드게이트(ND7)의 출력 신호와 제 8 낸드게이트(ND8)의 출력 신호를 부정 논리곱 연산하는 제 9 낸드게이트(ND9)를 포함한다.
제 7 낸드게이트(ND7)는 로우레벨의 제 3 노드(n3) 출력 신호와 하이레벨의 제어신호(CTRL)를 논리 연산하여 하이레벨을 갖는 신호를 출력한다. 제 8 낸드게이트(ND8)는 제 8 인버터(IV8)에서 반전된 로우레벨의 제어신호(CTRL)를 입력받아 하이레벨을 갖는 신호를 출력한다. 제 9 낸드게이트(ND9)는 하이레벨을 갖는 제 7 낸드게이트(ND7)의 출력 신호와 하이레벨을 갖는 제 8 낸드게이트(ND8) 의 출력 신호에 응답하여 로우레벨의 출력신호(OUT)를 출력한다.
이때, 신호 출력부(400)에서 출력되는 출력신호(OUT)와 입력신호(IN)를 비교하면, 출력신호(OUT)는 입력신호(IN)에 비해 제 2 지연량(B) 만큼 지연되어 출력된다.
제 2 지연량(B)은 입력신호(IN)가 하이레벨에서 로우레벨로 천이될 때, 제 1 TSV(500A), 제 2 신호 전달부(200B), 제 2 TSV(500B)에 의해 발생되는 지연량이다.
다음으로, 신호 경로 선택부(100)에 입력신호(IN)는 하이레벨로, 제어신호(CTRL)는 로우레벨로 입력되는 경우 반도체 칩 관통라인 지연량 측정회로의 동작은 다음과 같다.
제 1 제어부(110)는 하이레벨의 입력신호(IN)와 로우레벨의 제어신호(CTRL)를 입력받아 제 1 낸드게이트(ND1)는 하이레벨, 제 1 노아게이트(NR1)는 로우레벨, 제 2 낸드게이트(ND2)는 로우레벨, 제 2 노아게이트(NR2)는 로우레벨의 신호를 출력한다. 이때, 제 1 드라이버(120)의 제 2 PMOS 트랜지스터(P2)가 턴온되어 제 2 노드(n2)를 구동전압(VDD) 레벨로 구동한다. 따라서, 제 1 드라이버(120)의 제 2 PMOS 트랜지스터(P2)는 턴온되고 제 1 드라이버(120)의 제 2 NMOS 트랜지스터(N2)는 턴오프되므로, 제 2 노드(n2)는 하이레벨로 구동된다.
또한, 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)는 턴오프되어 신호 경로 선택부(100)는 제 1 노드(n1)에 신호를 출력하지 못한다.
복제 회로부(300)의 제 4 제어부(310)는 하이레벨의 제 2 노드(n2) 출력 신호와 로우레벨의 제어신호(CTRL)를 입력받아 제 6 낸드게이트(ND6)에서 로우레벨, 제 4 노아게이트(NR4)에서 로우레벨의 신호를 출력하도록 한다.
제 4 드라이버(320)의 제 4 PMOS 트랜지스터(P4)는 로우레벨의 제 6 낸드게이트(ND6) 출력 신호를 입력받아 턴온되어 제 5 노드(n5)를 구동전압(VDD) 레벨로 구동한다. 또한, 제 4 드라이버(320)의 제 4 NMOS 트랜지스터(N4)는 로우레벨의 제 4 노아게이트(NR4) 출력 신호를 입력받아 턴오프된다. 따라서, 제 4 드라이버(320)의 제 4 PMOS 트랜지스터(P4)는 턴온되고 제 4 드라이버(320)의 제 4 NMOS 트랜지스터(N4)는 턴오프되므로, 제 5 노드(n5)는 하이레벨로 구동된다.
신호 출력부(400)는 제 3 노드(n3)의 출력 신호와 제어신호(CTRL)를 부정 논리곱 연산하는 제 7 낸드게이트(ND7), 제어신호(CTRL)를 반전하는 제 8 인버터(IV8), 제 8 인버터(IV8)의 출력신호와 제 5 노드(n5)의 출력신호를 부정 논리곱 연산하는 제 8 낸드게이트(ND8) 및 제 7 낸드게이트(ND7)의 출력 신호와 제 8 낸드게이트(ND8)의 출력 신호를 부정 논리곱 연산하는 제 9 낸드게이트(ND9)를 포함한다.
제 7 낸드게이트(ND7)는 로우레벨의 제어신호(CTRL)를 논리 연산하여 하이레벨을 갖는 신호를 출력한다. 제 8 인버터(IV8)는 로우레벨의 제어신호(CTRL)를 반전하여 출력한다. 제 8 낸드게이트(ND8)는 제 8 인버터(IV8)의 출력 신호와 하이레벨의 제 5 노드(n5) 출력 신호를 논리 연산하여 로우레벨을 갖는 신호를 출력한다. 제 9 낸드게이트(ND9)는 하이레벨을 갖는 제 7 낸드게이트(ND7)의 출력 신호와 로우레벨을 갖는 제 8 낸드게이트(ND8) 의 출력 신호에 응답하여 하이레벨의 출력신호(OUT)를 출력한다.
이때, 신호 출력부(400)에서 출력되는 출력신호(OUT)와 입력신호(IN)를 비교하면, 출력신호(OUT)는 입력신호(IN)에 비해 제 3 지연량(C) 만큼 지연되어 출력된다.
제 3 지연량(C)은 입력신호(IN)가 로우레벨에서 하이레벨로 천이될 때, 복제 회로부(300)를 통과하는 입력신호(IN)의 지연량이다. 복제 회로부(300)는 제 2 신호 전달부(200B)를 복제한 회로이므로, 제 3 지연량(C)은 제 2 신호 전달부(200B)에 의해 발생되는 지연량이다.
다음으로, 신호 경로 선택부(100)에 입력신호(IN)는 로우레벨로, 제어신호(CTRL)는 로우레벨로 입력되는 경우 반도체 칩 관통라인 지연량 측정회로의 동작은 다음과 같다.
제 1 제어부(110)는 로우레벨의 입력신호(IN)와 로우레벨의 제어신호(CTRL)를 입력받아 제 1 낸드게이트(ND1)는 하이레벨, 제 1 노아게이트(NR1)는 로우레벨, 제 2 낸드게이트(ND2)는 하이레벨, 제 2 노아게이트(NR2)는 로우레벨의 신호를 출력한다. 이때, 제 1 드라이버(120)의 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)는 턴오프되어 제 1 노드(n1) 또는 제 2 노드(n2)에 신호를 출력하지 못한다. 이때, 출력신호(OUT)는 입력신호(IN)에 비해 제 4 지연량(D) 만큼까지 하이레벨의 신호가 된다.
다시 말해서, 신호 출력부(400)는 제어신호(CTRL)가 로우레벨인 상태에서 입력신호(IN)가 하이레벨에서 로우레벨로 천이되면, 제 4 지연량(D) 만큼 지연되어 로우레벨의 출력신호(OUT)를 출력한다.
제 4 지연량(D)은 입력신호(IN)가 하이레벨에서 로우레벨로 천이될 때, 복제 회로부(300)를 통과하는 입력신호(IN)의 지연량이다. 복제 회로부(300)는 제 2 신호 전달부(200B)를 복제한 회로이므로, 제 4 지연량(D)은 제 2 신호 전달부(200B)에 의해 발생되는 지연량이다.
구체적으로, 제 1 지연량(A)은 입력신호(IN)가 로우레벨에서 하이레벨로 천이될 때, 제 1 TSV(500A), 제 2 신호 전달부(200B), 제 2 TSV(500B)에 의해 발생되는 지연량이다. 제 3 지연량(C)은 입력신호(IN)가 로우레벨에서 하이레벨로 천이될 때, 복제 회로부(300)를 통과하는 입력신호(IN)의 지연량이다. 복제 회로부(300)는 제 2 신호 전달부(200B)를 복제한 회로이므로, 제 3 지연량(C)은 제 2 신호 전달부(200B)에 의해 발생되는 지연량이다. 따라서, 제 1 지연량(A)에서 제 3 지연량(C)을 빼면 입력신호(IN)가 로우레벨에서 하이레벨로 천이될 때, 제 1 TSV(500A) 및 제 2 TSV(500B)에 의해 신호가 지연되는 양을 측정할 수 있다.
또한, 제 2 지연량(B)은 입력신호(IN)가 하이레벨에서 로우레벨로 천이될 때, 제 1 TSV(500A), 제 2 신호 전달부(200B), 제 2 TSV(500B)에 의해 발생되는 지연량이다. 제 4 지연량(D)은 입력신호(IN)가 하이레벨에서 로우레벨로 천이될 때, 복제 회로부(300)를 통과하는 입력신호(IN)의 지연량이다. 복제 회로부(300)는 제 2 신호 전달부(200B)를 복제한 회로이므로, 제 4 지연량(D)은 제 2 신호 전달부(200B)에 의해 발생되는 지연량이다. 따라서, 제 2 지연량(B)에서 제 4 지연량(D)을 빼면 입력신호(IN)가 하이레벨에서 로우레벨로 천이될 때, 제 1 TSV(500A) 및 제 2 TSV(500B)에 의해 신호가 지연되는 양을 측정할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 신호 경로 선택부 110: 제 1 제어부
120: 제 1 드라이버 200A: 제 1 신호 전달부
200B: 제 2 신호 전달부 210A: 제 2 제어부
210B: 제 3 제어부 220A: 제 2 드라이버
220B: 제 3 드라이버 300: 복제 회로부
310: 제 4 제어부 320: 제 4 드라이버
400: 신호 출력부 500A: 제 1 TSV
500B: 제 2 TSV

Claims (14)

  1. 칩 선택신호에 응답하여 입력신호의 전달여부를 결정하는 신호 전달부를 포함하는 슬레이브 칩;
    상기 신호 전달부와 동일한 구성을 갖는 복제 회로부 및 상기 신호 전달부의 출력 신호와 상기 복제 회로부의 출력 신호를 입력받고 상기 제어신호에 응답하여 출력신호를 생성하는 신호 출력부를 포함하는 마스터 칩;
    상기 슬레이브 칩을 수직으로 관통하며, 그 일단으로 상기 마스터 칩과 연결되어 입력신호을 입력받고 그 타단이 상기 신호 전달부와 연결되는 제 1 반도체 칩 관통라인; 및
    상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 전달부와 연결되고 그 타단이 상기 신호 출력부와 연결되는 제 2 반도체 칩 관통라인을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 신호 출력부는,
    상기 제어신호가 활성화되면 상기 신호 전달부에서 출력된 신호를 상기 출력신호로 출력하고, 상기 제어신호가 비활성화되면 상기 복제 회로부에서 출력된 신호를 상기 출력신호로 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 복제 회로부는,
    상기 제어신호에 응답하여 상기 입력신호의 전송 여부를 결정하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 복제 회로부는,
    상기 제어신호가 비활성화되면 상기 입력신호를 상기 신호 출력부로 전송하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 입력신호는,
    소정의 주기를 갖는 펄스 신호인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 칩 선택신호는,
    상기 슬레이브 칩이 적층된 복수의 반도체 칩 중에 최상층에 적층된 경우 활성화 상태인 것을 특징으로 하는 반도체 장치.
  7. 칩 선택신호에 응답하여 입력신호의 전달여부를 결정하는 신호 전달부를 포함하는 슬레이브 칩;
    상기 신호 전달부와 동일한 구성을 갖는 복제 회로부, 제어신호에 응답하여 상기 신호 전달부 또는 상기 복제 회로부로 상기 입력신호를 전송하는 신호 경로 선택부 및 상기 신호 전달부의 출력 신호와 상기 복제 회로부의 출력 신호를 입력받고 상기 제어신호에 응답하여 출력신호를 생성하는 신호 출력부를 포함하는 마스터 칩;
    상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 경로 선택부와 연결되고 그 타단이 상기 신호 전달부와 연결되는 제 1 반도체 칩 관통라인; 및
    상기 슬레이브 칩을 수직으로 관통하며, 그 일단이 상기 신호 전달부와 연결되고 그 타단이 상기 신호 출력부와 연결되는 제 2 반도체 칩 관통라인을 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 신호 경로 선택부는,
    상기 제어신호가 활성화되면 상기 신호 전달부로 상기 입력신호를 전송하고, 상기 제어신호가 비활성화되면 상기 복제 회로부로 상기 입력신호를 전송하는 것을 특징으로 하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 신호 출력부는,
    상기 제어신호가 활성화되면 상기 신호 전달부에서 출력된 신호를 상기 출력신호로 출력하고, 상기 제어신호가 비활성화되면 상기 복제 회로부에서 출력된 신호를 상기 출력신호로 출력하는 것을 특징으로 하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 복제 회로부는,
    상기 제어신호에 응답하여 상기 입력신호의 전송 여부를 결정하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 복제 회로부는,
    상기 제어신호가 비활성화되면 상기 입력신호를 상기 신호 출력부로 전송하는 것을 특징으로 하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 제어신호는,
    테스트 모드 신호인 것을 특징으로 하는 반도체 장치.
  13. 제 7항에 있어서,
    상기 입력신호는,
    소정의 주기를 갖는 펄스 신호인 것을 특징으로 하는 반도체 장치.
  14. 제 7항에 있어서,
    상기 칩 선택신호는,
    상기 슬레이브 칩이 적층된 복수의 반도체 칩 중에 최상층에 적층된 경우 활성화 상태인 것을 특징으로 하는 반도체 장치.
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