JP2000215661A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】リフレッシュ動作に必要なピーク電流を抑える
とともに、電源投入時などの立ち上がりを早くし、しか
も回路を簡単化すること。 【解決手段】複数のメモリ素子を複数のメモリブロック
Ｍａ，Ｍｂ，Ｍｃ…に区分して構成されるメモリ装置の
リフレッシュ動作を制御するためのメモリ制御装置３で
あって、各メモリブロックに対してリフレッシュ動作を
行うための複数のリフレッシュ制御部１１と、リセット
されたときの初期値が設定可能であり、カウント値が所
定の値になったときに各リフレッシュ制御部１１に対し
てリフレッシュ動作を開始させるためのリフレッシュカ
ウンタ１２と、各リフレッシュカウンタ１２に対して互
いに異なる初期値を設定するように設けられた初期値設
定部１３とを有してなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）などのメモリに
対するリフレッシュ動作を制御するためのメモリ制御装
置に関する。

【０００２】近年において、コンピュータ又はその周辺
機器などの電子機器に搭載されるメモリ容量は飛躍的に
増大した。電子機器で消費される電力もそれにともなっ
て増大した。しかし、一方では、電子機器に対する省エ
ネルギー化及び短小軽薄化の要求も強い。したがって、
メモリ容量の増大に対応しつつ、電子機器の回路の簡単
化及び小型化を図る必要がある。

【０００３】

【従来の技術】従来より、電子機器の一般的なメモリ素
子としてＤＲＡＭが使用されている。ＤＲＡＭは、その
記憶内容を保持するために、一定期間毎にリフレッシュ
動作を行う必要がある。リフレッシュ動作には電流が増
大し、そのためピーク電流が増大する。ピーク電流を抑
えて電源装置の容量を軽減するために、全部のメモリ素
子を複数のブロックに区分し、リフレッシュ動作のタイ
ミングを各ブロック毎にずらすことが行われている（特
開平６−６０６４７号公報）。

【０００４】図６は従来のメモリ制御装置８０の構成の
例を示すブロック図である。

【０００５】図６において、メモリ装置は複数のメモリ
ブロック８５ａ〜ｃに区分され、メモリ制御装置８０に
よってリフレッシュ動作が制御される。メモリ制御装置
８０は、リセット制御回路８１及びリフレッシュ制御回
路８２ａ〜ｃからなる。

【０００６】リセット制御回路８１にはカウンタ８１ａ
が設けられている。カウンタ８１ａは、図示しないクロ
ック信号をカウントし、その時々のカウント値を出力す
る。リセット制御回路８１は、各リフレッシュ制御回路
８２ａ〜ｃに対応した設定値に達したときに、リフレッ
シュ制御回路８２ａ〜ｃに対してリセット信号Ｓ８０ａ
〜ｃをそれぞれ出力する。

【０００７】リフレッシュ制御回路８２ａ〜ｃには、リ
フレッシュカウンタ８３ａ〜ｃがそれぞれ設けられてい
る。リフレッシュカウンタ８３ａ〜ｃは、リセット信号
Ｓ８０ａ〜ｃによって、それぞれ互いに異なるタイミン
グでリセットされる。リセットされるとカウント値は
「０」となり、そこからカウントを再開する。リフレッ
シュカウンタ８３ａ〜ｃは、最大のカウント値に達した
ときに、リフレッシュ起動信号を出力し、それと同時に
カウントを「０」から再開する。したがって、各リフレ
ッシュカウンタ８３ａ〜ｃは、互いに異なるタイミング
で、リフレッシュ起動信号を出力する。

【０００８】各リフレッシュ制御回路８２ａ〜ｃは、そ
れぞれのリフレッシュカウンタ８３ａ〜ｃからのリフレ
ッシュ起動信号によって、各メモリブロック８５ａ〜ｃ
のリフレッシュ動作を開始する。

【０００９】したがって、電源が投入されると、まず、
リセット制御回路８１に初期リセット信号が入力され、
これによってカウンタ８１ａが「０」からカウントを開
始する。その後、リセット制御回路８１は、カウンタ８
１ａが最大のカウント値に達するまでの間に、各リフレ
ッシュカウンタ８３ａ〜ｃに対してリセット信号Ｓ８０
ａ〜ｃを順次出力する。全てのリフレッシュカウンタ８
３ａ〜ｃに対してリセット信号Ｓ８０ａ〜ｃが出力され
た以降において、メモリブロック８５ａ〜ｃ、つまりメ
モリ装置の使用が可能となり、その読み書きが可能とな
る。

【００１０】

【発明が解決しようとする課題】すなわち、従来のメモ
リ制御装置８０においては、電源の投入後、全てのリフ
レッシュカウンタ８３ａ〜ｃに対してリセット信号Ｓ８
０ａ〜ｃが出力されるまでの間は、メモリ装置への読み
書きができない。したがって、その時間だけ機器の立ち
上がりが遅れることとなる。

【００１１】また、各リフレッシュ制御回路８２ａ〜ｃ
にリフレッシュカウンタ８３ａ〜ｃが必要であり、これ
とは別のカウンタ８１ａも必要であるため、それだけ回
路が複雑となってコスト高の要因となる。

【００１２】本発明は、上述の問題に鑑みてなされたも
ので、リフレッシュ動作に必要なピーク電流を抑えると
ともに、電源投入時などの立ち上がりを早くし、しかも
回路を簡単化することの可能なメモリ制御装置を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１の発明に係る装
置は、図１に示すように、複数のメモリ素子を複数のメ
モリブロックＭａ，Ｍｂ，Ｍｃ…に区分して構成される
メモリ装置のリフレッシュ動作を制御するためのメモリ
制御装置３であって、前記各メモリブロックＭａ，Ｍ
ｂ，Ｍｃ…に対してリフレッシュ動作を行うための複数
のリフレッシュ制御部１１と、リセットされたときの初
期値が設定可能であり、カウント値が所定の値になった
ときに前記各リフレッシュ制御部１１に対して前記リフ
レッシュ動作を開始させるためのリフレッシュカウンタ
１２と、前記各リフレッシュカウンタ１２に対して互い
に異なる初期値を設定するように設けられた初期値設定
部１３と、を有してなる。

【００１４】請求項２の発明に係る装置では、前記初期
値設定部１３は、複数のビットについて１又は０の信号
を出力し、前記リフレッシュカウンタ１２に対して直接
的に初期値Ｕを設定するように構成されてなる。

【００１５】請求項３の発明に係る装置では、前記初期
値設定部１３は、１つ又は複数のビットについて１又は
０のビット信号を出力するビット信号生成部１３１と、
前記ビット信号をデコードして前記リフレッシュカウン
タ１２に対して初期値Ｕを設定するための初期値信号を
出力するデコーダ１３２と、を有してなる。

【００１６】請求項４の発明に係る装置は、図４に示す
ように、複数のメモリ素子を複数のメモリブロックＭ
ａ，Ｍｂ，Ｍｃ…に区分して構成されるメモリ装置のリ
フレッシュ動作を制御するためのメモリ制御装置３Ｂで
あって、前記各メモリブロックＭａ，Ｍｂ，Ｍｃ…に対
してリフレッシュ動作を行うための複数のリフレッシュ
制御部２１と、リフレッシュカウンタ２３と、複数の互
いに異なる設定値Ｆを出力する設定部２４と、前記リフ
レッシュカウンタ２３のカウント値ＮＣがいずれかの設
定値Ｆになったときに、それぞれの設定値Ｆに対応する
前記リフレッシュ制御部２１に対してリフレッシュ起動
信号を出力する信号生成部２２と、を有してなる。

【００１７】請求項５の発明に係る装置では、前記信号
生成部２２は、前記カウント値ＮＣと前記各設定値Ｆと
が一致したときに前記リフレッシュ起動信号を出力する
複数の一致回路２２２からなる。

【００１８】本発明において、メモリ装置とは、メモリ
素子を複数のメモリブロックに区分して構成されたもの
であり、１つ又は複数のソケット又はプリント基板など
に搭載される他、種々の実装形態をとり得る。したがっ
て１つの独立した筐体に実装される必要性はない。メモ
リ制御装置は、通常、メモリ素子とは別個の素子又は素
子群として構成されるが、メモリ素子と同一の素子とし
て構成することも可能である。

【００１９】

【発明の実施の形態】図１は本発明に係る実施形態のメ
モリ制御装置３の構成を示すブロック図、図２はメモリ
制御装置３のリフレッシュカウンタ１２及び初期値設定
部１３の例を示す図である。

【００２０】図１に示すように、複数のメモリブロック
Ｍａ，Ｍｂ，Ｍｃ…によってメモリ装置ＭＲが構成され
ている。各メモリブロックＭａ，Ｍｂ，Ｍｃ…は、１個
又は複数個のＤＲＡＭによって構成される。なお、メモ
リブロックａ，ｂ，ｃ…のいずれか又は全部を「メモリ
ブロックＭ」と記載することがある。

【００２１】メモリ制御装置３は、メモリブロックＭの
数に等しい数のリフレッシュ制御部１１ａ，ｂ，ｃ…、
及び初期値設定部１３を有する。なお、図示は省略した
が、メモリブロックＭに対する読み書きを行うための公
知の制御部が設けられている。

【００２２】リフレッシュ制御部１１ａ，ｂ，ｃ…に
は、それぞれリフレッシュカウンタ１２ａ，ｂ，ｃが設
けられている。なお、リフレッシュ制御部１１ａ，ｂ，
ｃ…及びリフレッシュカウンタ１２ａ，ｂ，ｃ…につい
て、それらのいずれか又は全部を「リフレッシュ制御部
１１」又は「リフレッシュカウンタ１２」と記載するこ
とがある。

【００２３】リフレッシュ制御部１１は、リフレッシュ
カウンタ１２のカウント値が最大のカウント値になった
ときに、各メモリブロックＭに対してリフレッシュ動作
を開始する。リフレッシュ制御部１１におけるリフレッ
シュ動作それ自体は公知である。

【００２４】リフレッシュカウンタ１２は、初期リセッ
ト信号Ｓ１によってリセットされるが、リセットされた
ときのカウント値、つまり初期値Ｕの設定が可能であ
る。このようなリフレッシュカウンタ１２は「ローディ
ング可能なカウンタ」と呼称されることがある。

【００２５】初期値設定部１３は、各リフレッシュカウ
ンタ１２ａ，ｂ，ｃ…に対して互いに異なる初期値Ｕ
ａ，Ｕｂ，Ｕｃ…を設定する。初期値設定部１３には、
各リフレッシュカウンタ１２に対して初期値Ｕａ，Ｕ
ｂ，Ｕｃ…を設定するために、複数の初期値設定部１３
ａ，ｂ，ｃ…が設けられている。

【００２６】なお、リフレッシュカウンタ１２におい
て、そのカウント値が最大のカウント値になったときに
リフレッシュ起動信号を出力するようにし、そのリフレ
ッシュ起動信号によってリフレッシュ制御部１１がリフ
レッシュ動作を開始するように構成してもよい。

【００２７】図２において、リフレッシュカウンタ１２
は１０ビットのカウンタである。したがって出力端子Ｔ
のピン数（素子の足の数）は１０本である。初期値Ｕを
設定するための設定端子Ｅのピン数は１０本であり、出
力と同じ１０ビットの設定が可能である。クロック端子
Ｃにはクロック信号ＣＬＫが入力され、リセット端子Ｒ
には初期リセット信号Ｓ１が入力される。

【００２８】なお、クロック信号ＣＬＫの周期は、例え
ば数ｎｓ乃至十数ｎｓである。リフレッシュカウンタ１
２が１０ビットである場合には、十進数で「１０２４」
までカウントされるので、例えばクロック信号ＣＬＫの
周期が１６ｎｓであれば、各リフレッシュ制御部１１は
約１６μｓの周期でリフレッシュ動作を行うこととな
る。

【００２９】初期値設定部１３は、各設定端子Ｅに電圧
を供給するための複数の抵抗Ｒ、及び各設定端子Ｅをグ
ランドに接続するための複数の短絡バーＧからなる。短
絡バーＧの接続の有無の組み合わせに応じて、初期値Ｕ
を設定するための初期値信号が設定端子Ｅに与えられ
る。すなわち、短絡バーＧによってグランドに接続され
た設定端子Ｅは「Ｌ」、それでない設定端子Ｅは「Ｈ」
となり、これらの組み合わせによって初期値Ｕが設定さ
れる。

【００３０】通常、隣合う初期値設定部１３の間の初期
値Ｕの差が、リフレッシュ動作の１周期をメモリブロッ
クＭの個数で等分割した周期と等しくなるように設定さ
れる。つまり、各メモリブロックＭが互いに等間隔で順
次リフレッシュされるように設定される。

【００３１】次に、上のように構成されたメモリ制御装
置３の動作を説明する。

【００３２】電源が投入されると、初期リセット信号Ｓ
１が出力される。これによって、全てのリフレッシュカ
ウンタ１２はリセットされる。リセットによって、各リ
フレッシュカウンタ１２には初期値設定部１３からの初
期値Ｕａ，Ｕｂ，Ｕｃ…が設定される。そして、各リフ
レッシュカウンタ１２は、カウントを開始する。

【００３３】つまり、これらリフレッシュカウンタ１２
は互いに同時にカウントを開始するが、その初期値Ｕは
互いに異なる。したがって、各リフレッシュカウンタ１
２は、最大のカウント値に達するタイミングがそれぞれ
異なる。そのため、各リフレッシュ制御部１１における
リフレッシュ動作の開始タイミングがそれぞれ異なる。
そのため、各メモリブロックＭは、互いに異なるタイミ
ングでリフレッシュされる。

【００３４】上のメモリ制御装置３においては、各メモ
リブロックＭが互いに異なるタイミングでリフレッシュ
されるので、リフレッシュ動作に必要なピーク電流を抑
えることができる。また、電源が投入され、初期リセッ
ト信号Ｓ１が出力されてリフレッシュカウンタ１２に初
期値Ｕａ，Ｕｂ，Ｕｃ…が設定された後、すぐにメモリ
ブロックＭの読み書きを行うことができ、立ち上がりが
早い。リフレッシュカ動作のタイミングは、初期値設定
部１３によって容易に設定することができる。リフレッ
シュカウンタ１２の設定端子Ｅに直接的に初期値を設定
するので、任意のタイミングを設定することができ、リ
フレッシュ動作の設計の自由度が大きい。初期値設定部
１３の回路が簡単である。本実施形態においては、メモ
リブロックＭの個数が大きくなるほど、従来と比較して
メリットが大きくなる。

【００３５】図３は他の形態の初期値設定部１３Ｂを示
す図である。

【００３６】図３において、初期値設定部１３Ｂは、ビ
ット信号生成部１３１及びデコーダ１３２からなる。ビ
ット信号生成部１３１は、上に述べた初期値設定部１３
とほぼ同じ構成であるが、短絡バーＧに代えてデジタル
スイッチＳＷが用いられている。デジタルスイッチＳＷ
によって、種々の値を容易に設定し又は変更することが
できる。デコーダ１３２は、ビット信号生成部１３１の
生成するビット信号をデコードし、リフレッシュカウン
タ１２の設定端子Ｅに与える。

【００３７】図３の例では、デコーダ１３２は、入力さ
れる４ビットのデータを１０ビットの出力に変換する。
入力と出力の対応関係は、デコーダ１３２の内容によっ
て決定される。この例では、リフレッシュカウンタ１２
に対して間接的に初期値を設定するので、直接的に行う
場合に比べて設定の煩雑さが軽減される。

【００３８】図４は本発明に係る他の実施形態のメモリ
制御装置３Ｂを示すブロック図、図５はメモリ制御装置
３Ｂの信号生成部２２の例を示すブロック図である。

【００３９】図４において、メモリ制御装置３Ｂは、リ
フレッシュ制御部２１、信号生成部２２、リフレッシュ
カウンタ２３、及び設定部２４を有する。各リフレッシ
ュ制御部２１は、リフレッシュ起動信号（リフレッシュ
要求信号とも言う）Ｓ３ａ，ｂ，ｃ…が入力されたとき
に、各メモリブロックＭに対してリフレッシュ動作を行
う。

【００４０】リフレッシュカウンタ２３は、クロック信
号ＣＬＫをカウントし、そのカウント値ＮＣを出力す
る。また、初期リセット信号Ｓ１によってリセットされ
る。この例では、リフレッシュカウンタ２３は１０ビッ
トのカウンタである。

【００４１】設定部２４は、信号生成部２２のレジスタ
２２１に、各メモリブロックＭのリフレッシュのタイミ
ングに対応した複数の設定値Ｆを出力する。設定部２４
は、例えばＣＰＵなどであってもよい。その場合には、
ＣＰＵから、データバス又はＩＯバスなどを通じて設定
値Ｆが送られる。

【００４２】信号生成部２２は、リフレッシュカウンタ
２３のカウント値ＮＣがいずれかの設定値Ｆに等しくな
ったときに、それに対応するリフレッシュ起動信号Ｓ３
ａ，ｂ，ｃ…を出力する。

【００４３】図５において、信号生成部２２は、一致回
路２２２ａ，ｂ，ｃ…を有している。一致回路２２２
ａ，ｂ，ｃ…は、それぞれ、例えばアンド回路の組み合
わせによって構成され、カウント値ＮＣと各設定値Ｆ
ａ，Ｆｂ，Ｆｃ…とが一致したときに、リフレッシュ起
動信号Ｓ３ａ，ｂ，ｃ…をそれぞれ出力する。

【００４４】上のように構成されたメモリ制御装置３Ｂ
の動作を説明する。

【００４５】電源が投入されると、初期リセット信号Ｓ
１が出力される。これによって、リフレッシュカウンタ
２３はリセットされる。リセットによって、リフレッシ
ュカウンタ２３はカウント値ＮＣが「０」となり、カウ
ントを開始する。

【００４６】信号生成部２２において、リフレッシュカ
ウンタ２３からのカウント値ＮＣが設定値Ｆと一致する
毎に、それに対応するリフレッシュ起動信号Ｓ３ａ，
ｂ，ｃ…を出力する。これによって、リフレッシュ制御
部２１はメモリブロックＭのリフレッシュ動作を開始す
る。

【００４７】つまり、リフレッシュカウンタ２３は１つ
であるが、レジスタ２２１にはそれぞれに対応する設定
値Ｆが設定されており、その設定値Ｆに応じたタイミン
グでリフレッシュ起動信号Ｓ３ａ，ｂ，ｃ…が出力さ
れ、各メモリブロックＭは互いに異なるタイミングでリ
フレッシュされる。

【００４８】したがって、メモリ制御装置３Ｂにおいて
も、リフレッシュ動作に必要なピーク電流を抑えること
ができる。また、電源が投入された後、すぐにメモリブ
ロックＭの読み書きを行うことができ、立ち上がりが早
い。リフレッシュカ動作のタイミングは、設定部２４に
よって容易に設定することができる。リフレッシュカウ
ンタを１つのみしか用いていないので、回路が簡単であ
り低コストである。

【００４９】なお、信号生成部２２において、レジスタ
２２１を用いることなく、図２又は図３に示す初期値設
定部１３，１３Ｂのような構成によって設定値を与える
ようにしてもよい。

【００５０】上述の実施形態において、リフレッシュ制
御部１１，２１の個数は、メモリブロックＭの個数に応
じて増減することが可能である。リフレッシュカウンタ
１２，２３のビット数などは、上述以外の種々のものと
することができる。メモリ制御装置３，３Ｂの各部は、
ハードウエア回路によって、又はＣＰＵがプログラムを
実行することによってソフト的に実現することが可能で
ある。その他、メモリ制御装置３，３Ｂの全体又は各部
の構成、回路、動作タイミングなどは、本発明の趣旨に
沿って適宜変更することができる。

【００５１】

【発明の効果】本発明によると、リフレッシュ動作に必
要なピーク電流を抑えるとともに、電源投入時などの立
ち上がりを早くし、しかも回路を簡単化することができ
る。

【００５２】請求項２の発明によると、リフレッシュ動
作について任意のタイミングを設定することができ、設
計の自由度が大きい。

【００５３】請求項３の発明によると、リフレッシュ動
作のタイミングの設定の煩雑さが軽減される。

【図面の簡単な説明】

【図１】本発明に係る実施形態のメモリ制御装置の構成
を示すブロック図である。

【図２】メモリ制御装置のリフレッシュカウンタ及び初
期値設定部の例を示す図である。

【図３】他の形態の初期値設定部を示す図である。

【図４】本発明に係る他の実施形態のメモリ制御装置を
示すブロック図である。

【図５】信号生成部の例を示すブロック図である。

【図６】従来のメモリ制御装置の構成を示すブロック図
である。

【符号の説明】

３，３Ｂ メモリ制御装置 １１ リフレッシュ制御部 １２ リフレッシュカウンタ １３ 初期値設定部 １３１ ビット信号生成部 １３２ デコーダ ２１ リフレッシュ制御部 ２２ 信号生成部 ２３ リフレッシュカウンタ ２４ 設定部 ２２２ 一致回路 ＭＲ メモリ装置 Ｍ メモリブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 智盛 兵庫県加東郡社町佐保35番（番地なし） 富士通周辺機株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA21 BA29 CA13 CA16 CA27 DA01 DA10 DA18

Claims (5)

【特許請求の範囲】
1. 【請求項１】メモリ素子を複数のメモリブロックに区分
   して構成されるメモリ装置のリフレッシュ動作を制御す
   るためのメモリ制御装置であって、 前記各メモリブロックに対してリフレッシュ動作を行う
   ための複数のリフレッシュ制御部と、 リセットされたときの初期値が設定可能であり、カウン
   ト値が所定の値になったときに前記各リフレッシュ制御
   部に対して前記リフレッシュ動作を開始させるためのリ
   フレッシュカウンタと、 前記各リフレッシュカウンタに対して互いに異なる初期
   値を設定するように設けられた初期値設定部と、 を有してなることを特徴とするメモリ制御装置。
2. 【請求項２】前記初期値設定部は、複数のビットについ
   て１又は０の信号を出力し、前記リフレッシュカウンタ
   に対して直接的に初期値を設定するように構成されてな
   る、 請求項１記載のメモリ制御装置。
3. 【請求項３】前記初期値設定部は、 １つ又は複数のビットについて１又は０のビット信号を
   出力するビット信号生成部と、 前記ビット信号をデコードして前記リフレッシュカウン
   タに対して初期値を設定するための初期値信号を出力す
   るデコーダと、 を有してなる請求項１記載のメモリ制御装置。
4. 【請求項４】メモリ素子を複数のメモリブロックに区分
   して構成されるメモリ装置のリフレッシュ動作を制御す
   るためのメモリ制御装置であって、 前記各メモリブロックに対してリフレッシュ動作を行う
   ための複数のリフレッシュ制御部と、 リフレッシュカウンタと、 複数の互いに異なる設定値を出力する設定部と、 前記リフレッシュカウンタのカウント値がいずれかの設
   定値になったときに、それぞれの設定値に対応する前記
   リフレッシュ制御部に対してリフレッシュ起動信号を出
   力する信号生成部と、 を有してなることを特徴とするメモリ制御装置。
5. 【請求項５】前記信号生成部は、前記カウント値と前記
   各設定値とが一致したときに前記リフレッシュ起動信号
   を出力する複数の一致回路からなる、請求項４記載のメ
   モリ制御装置。