JPH01274239A

JPH01274239A - データ処理装置

Info

Publication number: JPH01274239A
Application number: JP63107104A
Authority: JP
Inventors: Makoto Saito; 誠斉藤; Toshio Tanaka; 登志雄田中
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-04-26
Filing date: 1988-04-26
Publication date: 1989-11-02
Anticipated expiration: 2013-01-19
Also published as: JP2698371B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はテレビゲーム装置等のデータ処理装置に関する
。

［従来の技術］従来、テレビゲーム装置においては、テレビゲームの静
止画や動画の表示制御を行う画像処理装置と、上記静止
画や上記動画のそれぞれの色データ等の画像データを格
納したキャラクタ読み出し専用メモリ（以下、読み出し
専用メモリをＲＯＭという。）と、上記画像処理装置の
動作を制御するためのプログラムを格納するプログラム
ＲＯＭと、このテレビゲーム装置全体の制御を行うため
の中央演算処理装置（以下、ＣＰＵという。）が備えら
れている。

一般に、テレビゲーム装置においては、上記回路のうち
、キャラクタＲＯＭとプログラムＲＯＭをそれぞれ別の
種類のテレビゲームのキャラクタＲＯＭとプログラムＲ
ＯＭで置き換えることによって、上記別の種類のテレビ
ゲームを行うことができるようになっている。

［発明が解決しようとする課題］しかしながら、上述のように、キャラクタＲＯＭとプロ
グラムＲＯＭに格納されているデータ及びプログラムを
それぞれ、別の２個のＲＯＭにコピーし、このコピーし
た２個のＲＯＭを上記ｃｐＵと上記画像処理装置を備え
た装置にセ・ノドすることによって、元のキャラクタＲ
ＯＭとプログラムＲＯＭで行うことができるテレビゲー
ムを容易に実行することができる。従って、このＲＯＭ
のコピーを著作権者の許可なしに大量に行った場合であ
っても、上記ＲＯＭに格納されたテレビゲームの実行を
阻止することができないという問題点があった。

本発明の目的は以上の課題を解決し、例えばキャラクタ
ＲＯＭとプログラムＲＯＭ等の記憶装置に格納されてい
るデータをそれぞれ、別の記憶装置にコピーし、このコ
ピーした別の記憶装置を上記ＣＰＵと上記画像処理装置
を備えたテレビゲーム装置等のデータ処理装置にセ・ノ
ドした場合において、そのデータ処理装置のデータ処理
の実行を阻止することができるデータ処理装置を提供す
ることにある。

［課題を解決するための手段］本発明は、制御信号に応答して所定の複数ビットのデー
タパターンを発生する発生手段と、記憶装置に予め格納
された複数ビットのデータパターンを読み出す読出手段
と、上記読出手段から出力されるデータパターンと上記
発生手段から出力されるデータパターンとを比較し各デ
ータパターンが一致するとき一致信号を出力する比較手
段と、上記制御信号を発生手段に出力した後上記比較手
段から出力される一致信号に応答して上記記憶装置に予
め格納されたデータに基づいて所定のデータ処理を行う
処理手段とを備えたことを特徴とする。

［作用］以上のように構成することにより、上記発生手段が制御
信号に応答して所定の複数ビットのデータパターンを発
生し、一方、上記読出手段は記憶装置に予め格納された
複数ビットのデータパターンを読み出す。次いで、上記
比較手段は上記読出手段から出力されるデータパターン
と上記発生手段から出力されるデータパターンとを比較
し各データパターンが一致するとき一致信号を出力する
。

さらに、処理手段は、上記制御信号を発生手段に出力し
た後上記比較手段から出力される一致信号に応答して上
記記憶装置に予め格納されたデータに基づいて所定のデ
ータ処理を行う。

従って、上記記憶装置に予め格納され上記読出手段によ
って読み出した複数ビットのデータパターンと、上記発
生手段から出力されるデータパターンを比較し、一致し
たとき一致信号を出力しこれに応答して上記処理手段に
よって上記所定の処理を行うようにしたので、例えば上
記発生手段によって発生されるデータパターンを、上記
記憶装置に対応して異なるデータノでターンを発生する
ように構成することにより、１つの記憶装置に格納され
たデータパターンと同一のデータパターンを発生する発
生手段を備えるデータ処理装置のみが上記処理手段によ
って上記所定の処理が行われる。

これによって、別のデータパターンが格納された記憶装
置を上記データ処理装置にセ・ノドした場合において、
そのデータ処理装置のデータ処理の実行を阻止すること
ができる。

［実施例コ第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。

この実施例のテレビゲーム装置は、いわゆるＭ系列パタ
ーンと呼ばれる１６通りの８ピツトのデータパターンを
順次発生するデータパターン発生器１とテレビゲームの
静止画や動画の表示制御を行う画像処理回路２を有する
１チツプの集積回路で構成される画像処理装置３と、上
記静止画や上記動画のそれぞれの色データ等の画像デー
タと上記画像処理回路２及びＣＰＵｌ０を制御するため
のプログラムと上記データパターン発生器１から出力さ
れる上記１６通りのデータパターンを格納するＲＯＭ４
と、このテレビゲーム装置の処理を行うためのワークエ
リアとして用いられるランダムアクセスメモリ（以下、
ＲＡＭという。）５と、上記画像処理装置３から出力さ
れるテレビ信号の画像を表示するデイスプレィ装置６と
、このテレビゲーム装置全体の制御を行うためのＣＰＵ
ｌ０とを備え、上記ＣＰｔＪ１０は、このテレビゲーム
装置の電源オン後のいわゆるＩＰＬとμ手＋ｉれる初ｆ
ｔＪｊ　フ０グラムロードのとき、上記データ／＜ター
ン発生器１から出力される１６通りのデータ、＜ターン
と上記ＲＯＭ４から読み出される１６ａりのデータパタ
ーンを比較し、各データ／　ｚＨターンカく一致してい
るときのみ、このテレビゲーム装置の処理を開始するこ
とを特徴として（する。

第１図において、ＣＰＵ１０、画像処理回路２、ＲＯＭ
４、及びＲＡＭ５がそれぞ１ｔ、データを伝送するため
の８ビツトのデータノくス１１と、アドレスを伝送する
ための１６ビ、ノドのアドレスノ〈ス１２を介して接続
される。また、８ビ・ノドのデータバス１１の各ビット
がそれぞれ、画像処理装置３内のデータ発生器１の８ビ
・ットのデータノくス１３を介して３ステートツク・／
ファアンブＢＡＯな％ＸしＢＡ７の各出力端子に接続さ
れる。

データパターン発生器１は、４個の遅延型）１ノ・ツブ
フロップＦＦＯないしＦＦ４と、オアゲートＯＲと、排
他的オアゲートＸｏＲと、反転４人力ｈａ子付きのアン
ドゲートＡＮＤと、８個の３ステートバジフアアンブＢ
ＡＯないしＢＡ７を備える。

ＣＰＵｌ０から出力される読み出し信号Ｒ１］よ、フリ
ップフロ・ノブＦＦＯないしＦＦ４の各クロ、ツク入力
端子ＣＫに人力されるとともに、３ステートバツフアア
ンプＢＡＯないしＢＡ７の各ディスエーブル入力端子に
入力される。また、ＣＰＵｌ０から出力されるリセ・ノ
ド信号ＲＥは、フ１７・ノブフロップＦＦＯないしＦＦ
４のリセ・ノドバー入力端子に入力される。

このデータパターン発生器１にお（１て、）ＩＪ・ノブ
フロップＦＦ１ないしＦ’Ｆ４はそれぞれ、ＩＪセ・ノ
ドバー入力端子に人力されるリセ・ノド信号ＲＥ力くＬ
レベルになったとき、各フリ１．フフロ、、フＦＦ１な
いしＦＦ４内のすべてのデータをＬレベルであるデータ
″０”にリセ・ノドした後、クロ・ツク入力端子ＣＫに
入力される読み出し信号ＲＤのＬレベルからＨレベルへ
の立ち上がり時（こ入力端子りに人力されるデータを一
時的に記憶して出力ｔｉ子Ｑから出力する。

フリップフロップＦＦＩの出力端子Ｑはフリップフロッ
プＦＦ２の入力端子Ｄ、排他的オアゲートＸＯＲの第１
の入力端子、上記アンドゲートＡＮＤの第１の反転入力
端子、及び３ステートバツフアアンプＢＡ３の入力端子
に接続される。また、フリップフロップＦＦ２の出力端
子ＱはフリップフロップＦＦ３の入力端子Ｄ１上記アン
ドゲートＡＮＤの第２の反転入力端子、及び３ステート
バヅフアアンプＢΔ２の入力端子に接続される。さらに
、フリップフロップＦＦ３の出力端子Ｑはフリップフロ
ップＦＦ４の入力端子Ｄ１上記アンドゲートＡＮＤの第
３の反転入力端子、及び３ステートバツフアアンプＢＡ
３の入力端子に接続される。

またさらに、フリップフロップＦＦ４の出力端子Ｑは、
排他的オアゲートＸＯＲの第２の入力端子、上記アンド
ゲートＡ　Ｎ’Ｄの第４の反転入力端子、及び３ステー
トバツフアアンプＢＡ４の入力端子に接続される。

排他的オアゲー）ＸＯＲの出力端子はオアゲートＯＲの
第１の入力端子に接続され、アンドゲートＡＮＤの出力
端子はオアゲートＯＲの第２の入力端子に接続される。

このオアゲートＯＲの出力端子はフリップフロップＦＦ
’ｌの入力端子Ｄ（こ接続される。さらに、３ステート
ツク・ソファアンプＢΔ４ないしＢＡ７の入力端子はそ
れぞれ、例え（ｆ＋５ｖであるＨレベルの直流電圧を出
力する直流電源Ｖｃｃに接続される。

以上のように構成されたデータ／　％＋ツタ−発生器１
は、ＣＰＵ１０からＬレベルのリセ・ノド信号ＲＥが入
力された後、上記リセ・ｙト信号ＲＥがＨレベルとされ
、Ｈレベルのパルスである読み出し信号ＲＤが所定のク
ロック周期で入力されるのに応答して、第１表に示す１
６通りの８ビ・ソ）のデータパターンをデータバス１１
に出力する。

なお、この実施例のデータパターン発生器１においては
、排他的オアゲートＸＯＲを備えるとともに、３ステー
トバツフアアンプＢＡ４ないしＢＡ７の各入力端子にそ
れぞれ直流電源Ｖｃｃを接続しているが、ＲＯＭ４に格
納されるテレビゲ−ムの種類が異なるとき、もしくはテ
レビゲーム装置の装置毎に、上記排他的オアゲートＸＯ
Ｒの代わりに別のアンドゲート又はオアゲート用のゲー
トを用い、また、上記３ステートバツフアアンプＢＡ４
ないしＢＡ７の各出力端子にそれぞれ、メタルオプショ
ン等の方法を用いて直流電源Ｖｃｃ又はアースを接続す
るように構成する。これによって、データパターン発生
器１から出力されるデータパターンを第１表のデータパ
ターンと異ならせることができる。

ＲＯＭ４には、上記静止画や上記動画のそれぞれの色デ
ータ等の画像データと上記画像処理回路２及びＣＰＵｌ
０を制御するためのプログラムと上記データパターン発
生器１から出力される上記１６通りのデータパターンが
予め格納される。

画像処理回路２は、ＣＰＵｌ０からデータバス１１を介
して人力される開始許可信号に応答して、ＲＯＭ４に格
納されたテレビゲーム装置のためのプログラムに基づい
てこのテレビゲーム装置の処理を開始し、ＲＯＭ４に予
め格納された動画及び静止画の画像データについて公知
の処理を行って、テレビゲームの画像のテレビ信号を生
成してデイスプレィ装置６に出力する。これに応答して
デイスプレィ装置６は、人力されるテレビ信号の画像を
表示する。

以上のように構成されたテレビゲーム装置の動作につい
て第１図を参照して説明する。

ＣＰｔＪｌｏは、まず、このテレビゲーム装置の電源が
オンとされたとき、いわゆるＩＰＬと呼ばれＲＯＭ４に
予め格納された初期プログラムをＲＡＭ５にロードして
この初期プログラムを実行する。この初期プログラムの
実行時において、ＣＰＵｌ０は、まずＬレベルのリセッ
ト信号ＲＥをデータパターン発生器１内のフリップフロ
ップＦＦｌないしＦＦ４の各リセットバ一端子に出力し
た後、上記リセット信号をＨレベルとするとともに、Ｈ
レベルのパルスである読み出し信号ＲＤを所定のクロッ
ク周期でデータパターン発生器１内のフリップフロップ
ＦＦＩないしＦＦ４のクロック入力端子ＣＫ、並びに３
ステートバツフアアンプＢＡＱないしＢＡ７の各ディス
エーブル入力端子に出力する。

これに応答して、フリップフロップＦＦＩないしＦＦ４
は各出力端子Ｑからそれぞれ、第１表に示すいわゆるＭ
系列と呼ばれる１６通りの４ビツトのデータｄ３ないし
ｄＱを、読み出し信号ＲＤに同期して出力する。このフ
リップフロップＦＦ１ないしＦＦ４の各出力端子Ｑから
出力される４ビツトのデータは、読み出し信号ＲＤの１
周期のうちＨレベルのパルスの後のＬレベルとなる後の
半周期においてイネーブルとされた３ステートバツフア
アンプＢＡＱないしＢＡ３、並びにデータバス１１を介
してＲＡＭ５に入力された後、ＣＰＵ１０の制御によっ
てＲＡＭ５に書き込まれる。まな、直流電源Ｖ、ｃ　ｃ
から出力されるＨレベルの４ビツトのデータがそれぞれ
、読み出し信号ＲＤの１周期のうちＨレベルのパルスの
後のＬレベルとなる後の半周期においてイネーブルとさ
れた３ステートバツフアアンプＢＡ４ないしＢＡ７、ｔ
びにデータバス１１を介してＲＡＭ５に人力され、上述
と同様に、ＣＰＵｌ０の制御によってＲＡＭ５に書き込
まれる。

次いで、ＣＰｔＪｌｏは、上記ＲＯＭ４に予め格納され
た１６通りの８ビツトのデータパターンを読み出し、こ
の読み出したデータパターンと先にＲＡＭ５に格納され
た上記１６通りの８ビツトのデータパターンを比較し、
各データパターンが一致しているとき、開始許可信号を
データバス１１を介して画像処理回路２に出力する。こ
れに応答して、画像処理回路２は、ＲＯＭ４に予め格納
されたプログラムに基づいて上述のテレビゲームの処理
を開始する。一方、上記各データパターンが一致しない
とき、ｃｐｕ　１０はすべての処理を中止し上記テレビ
ゲーム装置の起動を行わない。

以上説明したように、電源がオンとされたとき、所定の
Ｍ系列の１６通りの８ビツトのデータパターンが上記デ
ータパターン発生ｒ？ｒｌによって発生され、ＣＰＵｌ
０が、上記データパターン発生器１から出力される上記
データパターンとＲＯＭ４に予め格納された１６通りの
８ビツトのデータバターンとを比較し、各データパター
ンが一致しているのみ画像処理回路２に開始許可信号を
出力するようにし、一方、上述のように、テレビゲーム
の種類によってもしくはテレビゲーム装置の装置毎に、
上記データパターン発生器１の出力データパターンが異
なるようにすることによって、たとえＲＯＭ４のデータ
が別のＲＯＭにコピーされたとしても、データパターン
発生器１から出力されるデータパターンとＲＯＭに格納
されたデータパターンとが一致しない限り、テレビゲー
ム装置を起動させてテレビゲームの画像処理を行わせる
ことができない。従って、ＲＯＭ４が大量にコピーされ
たとして、そのＲＯＭ４に格納されたテレビゲームを動
作させるためには、画像処理回路２と同一のチップの集
積回路に備えられるデータパターン発生器１から発生さ
れるデータパターンと一致する必要があるため、大量に
コピーされたＲＯＭ４による無制限なテレビゲームの実
行を防止することができる。

以上の実施例においては、Ｍ系列のデータパターンを発
生するデータパターン発生器１を備えているが、これに
限らず、所定の初期条件で同一のデータパターンが生成
可能な擬似ランダムパターン等の複数ビットからなる所
定のデータパターンを発生するように構成してもよい。

以上の実施例において、ＲＯＭ４に格納されるデータパ
ターンを連続するアドレスに格納してもよいし、もしく
はＲＯＭ４の別のアドレスに格納されたアドレスに関す
るデータによって認識可能なランダムなアドレスに格納
してもよい。

以上の実施例においては、電源のオンの後の初期プログ
ラムロードにおいて、上記各データパターンの比較を行
うようにしているが、これに限らず、画像処理回路２の
実行中において随時上記各データパターンの比較動作を
行うようにしてもよい。

以上の実施例においては、テレビゲーム装置の一例につ
いて説明しているが、これに限らず、本発明は、ＲＯＭ
等の記憶装置に格納されたプログラムに基づいて所定の
データ処理を行うデータ処理装置に広く適用することが
できる。

第１表［発明の効果］以上詳述したように本発明によれば、記憶装置に予め格
納され読出手段によって読み出した複数ビットのデータ
パターンと、発生手段から出力されるデータパターンを
比較し、一致したとき一致信号を出力しこれに応答して
処理手段によって所定の処理を行うようにしたので、例
えば上記発生手段によって発生されるデータパターンを
、上記記憶装置に対応して異なるデータパターンを発生
するように構成することにより、１つの記憶装置に格納
されたデータパターンと同一のデータパターンを発生す
る発生手段を備えるデータ処理装置のみが上記処理手段
によって上記所定の処理が行われる。これによって、別
のデータパターンが格納された記憶装置を上記データ処
理装置にセットした場合において、そのデータ処理装置
のデータ処理の実行を阻止することができるという利点
がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。 ■・・・データパターン発生器、２・・・画像処理回路、３・・・画像処理装置４・・・ＲＯＭ。５・・・デイスプレィ装置、１０・・・ｃｐｕ。ＦＦＩないしＦＦ４・・・遅延型フリップフロップ、Ｂ
ＡＯないしＢＡ７・・・３ステートバツフアアンプ、ＯＲ・・・オアゲート。

Claims

【特許請求の範囲】

（１）制御信号に応答して所定の複数ビットのデータパ
ターンを発生する発生手段と、記憶装置に予め格納された複数ビットのデータパターン
を読み出す読出手段と、上記読出手段から出力されるデータパターンと上記発生
手段から出力されるデータパターンとを比較し各データ
パターンが一致するとき一致信号を出力する比較手段と
、上記制御信号を発生手段に出力した後上記比較手段から
出力される一致信号に応答して上記記憶装置に予め格納
されたデータに基づいて所定のデータ処理を行う処理手
段とを備えたことを特徴とするデータ処理装置。