JP2698371B2 - データ処理装置 - Google Patents
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- JP2698371B2 JP2698371B2 JP63107104A JP10710488A JP2698371B2 JP 2698371 B2 JP2698371 B2 JP 2698371B2 JP 63107104 A JP63107104 A JP 63107104A JP 10710488 A JP10710488 A JP 10710488A JP 2698371 B2 JP2698371 B2 JP 2698371B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はテレビゲーム装置等のデータ処理装置に関す
る。
る。
［従来の技術］ 従来、テレビゲーム装置においては、テレビゲームの
静止画や動画の表示制御を行う画像処理装置と、上記静
止画や上記動画のそれぞれの色データ等の画像データを
格納したキャラクタ読み出し専用メモリ（以下、読み出
し専用メモリをROMという。）と、上記画像処理装置の
動作を制御するためのプログラムを格納するプログラム
ROMと、このテレビゲーム装置全体の制御を行うための
中央演算処理装置（以下、CPUという。）が備えられて
いる。
静止画や動画の表示制御を行う画像処理装置と、上記静
止画や上記動画のそれぞれの色データ等の画像データを
格納したキャラクタ読み出し専用メモリ（以下、読み出
し専用メモリをROMという。）と、上記画像処理装置の
動作を制御するためのプログラムを格納するプログラム
ROMと、このテレビゲーム装置全体の制御を行うための
中央演算処理装置（以下、CPUという。）が備えられて
いる。
一般に、テレビゲーム装置においては、上記回路のう
ち、キャラクタROMとプログラムROMをそれぞれ別の種類
のテレビゲームのキャラクタROMとプログラムROMで置き
換えることによって、上記別の種類のテレビゲームを行
うことができるようになっている。
ち、キャラクタROMとプログラムROMをそれぞれ別の種類
のテレビゲームのキャラクタROMとプログラムROMで置き
換えることによって、上記別の種類のテレビゲームを行
うことができるようになっている。
［発明が解決しようとする課題］ しかしながら、上述のように、キャラクタROMとプロ
グラムROMに格納されているデータ及びプログラムをそ
れぞれ、別の２個のROMにコピーし、このコピーした２
個のROMを上記CPUと上記画像処理装置を備えた装置にセ
ットすることによって、元のキャラクタROMとプログラ
ムROMで行うことができるテレビゲームを容易に実行す
ることができる。従って、このROMのコピーを著作権者
の許可なしに大量に行った場合であっても、上記ROMに
格納されたテレビゲームの実行を阻止することができな
いという問題点があった。
グラムROMに格納されているデータ及びプログラムをそ
れぞれ、別の２個のROMにコピーし、このコピーした２
個のROMを上記CPUと上記画像処理装置を備えた装置にセ
ットすることによって、元のキャラクタROMとプログラ
ムROMで行うことができるテレビゲームを容易に実行す
ることができる。従って、このROMのコピーを著作権者
の許可なしに大量に行った場合であっても、上記ROMに
格納されたテレビゲームの実行を阻止することができな
いという問題点があった。
本発明の目的は以上の課題を解決し、例えばキャラク
タROMとプログラムROM等の記憶装置に格納されているデ
ータをそれぞれ、別の記憶装置にコピーし、このコピー
した別の記憶装置を上記CPUと上記画像処理装置を備え
たテレビゲーム装置等のデータ処理装置にセットした場
合において、そのデータ処理装置のデータ処理の実行を
阻止することができるデータ処理装置を提供することに
ある。
タROMとプログラムROM等の記憶装置に格納されているデ
ータをそれぞれ、別の記憶装置にコピーし、このコピー
した別の記憶装置を上記CPUと上記画像処理装置を備え
たテレビゲーム装置等のデータ処理装置にセットした場
合において、そのデータ処理装置のデータ処理の実行を
阻止することができるデータ処理装置を提供することに
ある。
［課題を解決するための手段］ 本発明に係るデータ処理装置は、発生手段を含む回路
装置に１つのアドレスが付与され、上記１つのアドレス
によって動作することが指定されかつ所定のリセット信
号が入力された後、順次入力される所定の読出信号に応
答して所定の互いに異なる複数通りの各複数ビットのデ
ータパターンを順次発生する発生手段と、 記憶装置に予め格納された互いに異なる複数通りの各
複数ビットのデータパターンを順次読み出す読出手段
と、 上記読出手段から順次出力される各データパターンと
上記発生手段から順次出力される各データパターンとを
比較し対応する各データパターンが一致するとき一致信
号を出力する比較手段と、 上記読出信号を発生手段に出力した後上記比較手段か
ら出力される一致信号に応答して上記記憶装置に予め格
納されたデータに基づいて所定のデータ処理を行う処理
手段とを備えたことを特徴とする。
装置に１つのアドレスが付与され、上記１つのアドレス
によって動作することが指定されかつ所定のリセット信
号が入力された後、順次入力される所定の読出信号に応
答して所定の互いに異なる複数通りの各複数ビットのデ
ータパターンを順次発生する発生手段と、 記憶装置に予め格納された互いに異なる複数通りの各
複数ビットのデータパターンを順次読み出す読出手段
と、 上記読出手段から順次出力される各データパターンと
上記発生手段から順次出力される各データパターンとを
比較し対応する各データパターンが一致するとき一致信
号を出力する比較手段と、 上記読出信号を発生手段に出力した後上記比較手段か
ら出力される一致信号に応答して上記記憶装置に予め格
納されたデータに基づいて所定のデータ処理を行う処理
手段とを備えたことを特徴とする。
［作用］ 以上のように構成することにより、上記発生手段を含
む回路装置には１つのアドレスが付与され、上記発生手
段は、上記１つのアドレスによって動作することが指定
されかつ所定のリセット信号が入力された後、順次入力
される所定の読出信号に応答して所定の互いに異なる複
数通りの各複数ビットのデータパターンを順次発生する
一方、上記読出手段は、記憶装置に予め格納された互い
に異なる複数通りの各複数ビットのデータパターンを順
次読み出す。次いで、上記比較手段は、上記読出手段か
ら順次出力される各データパターンと上記発生手段から
順次出力される各データパターンとを比較し対応する各
データパターンが一致するとき一致信号を出力する。そ
して、上記処理手段は、上記読出信号を発生手段に出力
した後上記比較手段から出力される一致信号に応答して
上記記憶装置に予め格納されたデータに基づいて所定の
データ処理を行う。
む回路装置には１つのアドレスが付与され、上記発生手
段は、上記１つのアドレスによって動作することが指定
されかつ所定のリセット信号が入力された後、順次入力
される所定の読出信号に応答して所定の互いに異なる複
数通りの各複数ビットのデータパターンを順次発生する
一方、上記読出手段は、記憶装置に予め格納された互い
に異なる複数通りの各複数ビットのデータパターンを順
次読み出す。次いで、上記比較手段は、上記読出手段か
ら順次出力される各データパターンと上記発生手段から
順次出力される各データパターンとを比較し対応する各
データパターンが一致するとき一致信号を出力する。そ
して、上記処理手段は、上記読出信号を発生手段に出力
した後上記比較手段から出力される一致信号に応答して
上記記憶装置に予め格納されたデータに基づいて所定の
データ処理を行う。
従って、上記記憶装置に予め格納され上記読出手段に
よって順次読み出した複数ビットの各データパターン
と、上記発生手段から出力される各データパターンを比
較し、一致したとき一致信号を出力しこれに応答して上
記処理手段によって上記所定の処理を行うようにしたの
で、例えば上記発生手段によって発生される各データパ
ターンを、上記記憶装置に対応して異なる各データパタ
ーンを発生するように構成することにより、１つの記憶
装置に格納された各データパターンと同一の各データパ
ターンを発生する発生手段を備えるデータ処理装置のみ
が上記処理手段によって上記所定の処理が行われる。こ
れによって、別の各データパターンが格納された記憶装
置を上記データ処理装置にセットした場合において、そ
のデータ処理装置のデータ処理の実行を阻止することが
できる。
よって順次読み出した複数ビットの各データパターン
と、上記発生手段から出力される各データパターンを比
較し、一致したとき一致信号を出力しこれに応答して上
記処理手段によって上記所定の処理を行うようにしたの
で、例えば上記発生手段によって発生される各データパ
ターンを、上記記憶装置に対応して異なる各データパタ
ーンを発生するように構成することにより、１つの記憶
装置に格納された各データパターンと同一の各データパ
ターンを発生する発生手段を備えるデータ処理装置のみ
が上記処理手段によって上記所定の処理が行われる。こ
れによって、別の各データパターンが格納された記憶装
置を上記データ処理装置にセットした場合において、そ
のデータ処理装置のデータ処理の実行を阻止することが
できる。
［実施例］ 第１図は本発明の一実施例であるテレビゲーム装置の
ブロック図である。
ブロック図である。
この実施例のテレビゲーム装置は、いわゆるＭ系列パ
ターンと呼ばれる16通りの８ビットのデータパターンを
順次発生するデータパターン発生器１とテレビゲームの
静止画や動画の表示制御を行う画像処理回路２を有する
１チップの集積回路で構成される画像処理装置３と、上
記静止画や上記動画のそれぞれの色データ等の画像デー
タと上記画像処理回路２及びCPU10を制御するためのプ
ログラムと上記データパターン発生器１から出力される
上記16通りのデータパターンを格納するROM4と、このテ
レビゲーム装置の処理を行うためのワークエリアとして
用いられるランダムアクセスメモリ（以下、RAMとい
う。）５と、上記画像処理装置３から出力されるテレビ
信号の画像を表示するディスプレイ装置６と、このテレ
ビゲーム装置全体の制御を行うためのCPU10とを備え、
上記CPU10は、このテレビゲーム装置の電源オン後のい
わゆるIPLと呼ばれる初期プログラムロードのとき、上
記データパターン発生器１から出力される16通りのデー
タパターンと上記ROM4から読み出される16通りのデータ
パターンを比較し、各データパターンが一致していると
きのみ、このテレビゲーム装置の処理を開始することを
特徴としている。
ターンと呼ばれる16通りの８ビットのデータパターンを
順次発生するデータパターン発生器１とテレビゲームの
静止画や動画の表示制御を行う画像処理回路２を有する
１チップの集積回路で構成される画像処理装置３と、上
記静止画や上記動画のそれぞれの色データ等の画像デー
タと上記画像処理回路２及びCPU10を制御するためのプ
ログラムと上記データパターン発生器１から出力される
上記16通りのデータパターンを格納するROM4と、このテ
レビゲーム装置の処理を行うためのワークエリアとして
用いられるランダムアクセスメモリ（以下、RAMとい
う。）５と、上記画像処理装置３から出力されるテレビ
信号の画像を表示するディスプレイ装置６と、このテレ
ビゲーム装置全体の制御を行うためのCPU10とを備え、
上記CPU10は、このテレビゲーム装置の電源オン後のい
わゆるIPLと呼ばれる初期プログラムロードのとき、上
記データパターン発生器１から出力される16通りのデー
タパターンと上記ROM4から読み出される16通りのデータ
パターンを比較し、各データパターンが一致していると
きのみ、このテレビゲーム装置の処理を開始することを
特徴としている。
第１図において、CPU10、画像処理回路２、ROM4、及
びRAM5がそれぞれ、データを伝送するための８ビットの
データバス11と、アドレスを伝送するための16ビットの
アドレスバス12を介して接続される。また、８ビットの
データバス11の各ビットがそれぞれ、画像処理装置３内
のデータ発生器１の８ビットのデータバス13を介して３
ステートバッファアンプBA0ないしBA7の各出力端子に接
続される。
びRAM5がそれぞれ、データを伝送するための８ビットの
データバス11と、アドレスを伝送するための16ビットの
アドレスバス12を介して接続される。また、８ビットの
データバス11の各ビットがそれぞれ、画像処理装置３内
のデータ発生器１の８ビットのデータバス13を介して３
ステートバッファアンプBA0ないしBA7の各出力端子に接
続される。
データパターン発生器１は、４個の遅延型フリップフ
ロップFF0ないしFF4と、オアゲートORと、排他的オアゲ
ートXORと、反転４入力端子付きのアンドゲートANDと、
８個の３ステートバッファアンプBA0ないしBA7を備え
る。CPU10から出力される読み出し信号RDは、フリップ
フロップFF0ないしFF4の各クロック入力端子CKに入力さ
れるとともに、３ステートバッファアンプBA0ないしBA7
の各ディスエーブル入力端子に入力される。また、CPU1
0から出力されるリセット信号REは、フリップフロップF
F0ないしFF4のリセットバー入力端子に入力される。
ロップFF0ないしFF4と、オアゲートORと、排他的オアゲ
ートXORと、反転４入力端子付きのアンドゲートANDと、
８個の３ステートバッファアンプBA0ないしBA7を備え
る。CPU10から出力される読み出し信号RDは、フリップ
フロップFF0ないしFF4の各クロック入力端子CKに入力さ
れるとともに、３ステートバッファアンプBA0ないしBA7
の各ディスエーブル入力端子に入力される。また、CPU1
0から出力されるリセット信号REは、フリップフロップF
F0ないしFF4のリセットバー入力端子に入力される。
このデータパターン発生器１において、フリップフロ
ップFF1ないしFF4はそれぞれ、リセットバー入力端子に
入力されるリセット信号REがＬレベルになったとき、各
フリップフロップFF1ないしFF4内のすべてのデータをＬ
レベルであるデータ“0"にリセットした後、クロック入
力端子CKに入力される読み出し信号RDのＬレベルからＨ
レベルへの立ち上がり時に入力端子Ｄに入力されるデー
タを一時的に記憶して出力端子Ｑから出力する。
ップFF1ないしFF4はそれぞれ、リセットバー入力端子に
入力されるリセット信号REがＬレベルになったとき、各
フリップフロップFF1ないしFF4内のすべてのデータをＬ
レベルであるデータ“0"にリセットした後、クロック入
力端子CKに入力される読み出し信号RDのＬレベルからＨ
レベルへの立ち上がり時に入力端子Ｄに入力されるデー
タを一時的に記憶して出力端子Ｑから出力する。
フリップフロップFF1の出力端子Ｑはフリップフロッ
プFF2の入力端子Ｄ、排他的オアゲートXORの第１の入力
端子、上記アンドゲートANDの第１の反転入力端子、及
び３ステートバッファアンプBA3の入力端子に接続され
る。また、フリップフロップFF2の出力端子Ｑはフリッ
プフロップFF3の入力端子Ｄ、上記アンドゲートANDの第
２の反転入力端子、及び３ステートバッファアンプBA2
の入力端子に接続される。さらに、フリップフロップFF
3の出力端子ＱはフリップフロップFF4の入力端子Ｄ、上
記アンドゲートANDの第３の反転入力端子、及び３ステ
ートバッファアンプBA3の入力端子に接続される。また
さらに、フリップフロップFF4の出力端子Ｑは、排他的
オアゲートXORの第２の入力端子、上記アンドゲートAND
の第４の反転入力端子、及び３ステートバッファアンプ
BA4の入力端子に接続される。
プFF2の入力端子Ｄ、排他的オアゲートXORの第１の入力
端子、上記アンドゲートANDの第１の反転入力端子、及
び３ステートバッファアンプBA3の入力端子に接続され
る。また、フリップフロップFF2の出力端子Ｑはフリッ
プフロップFF3の入力端子Ｄ、上記アンドゲートANDの第
２の反転入力端子、及び３ステートバッファアンプBA2
の入力端子に接続される。さらに、フリップフロップFF
3の出力端子ＱはフリップフロップFF4の入力端子Ｄ、上
記アンドゲートANDの第３の反転入力端子、及び３ステ
ートバッファアンプBA3の入力端子に接続される。また
さらに、フリップフロップFF4の出力端子Ｑは、排他的
オアゲートXORの第２の入力端子、上記アンドゲートAND
の第４の反転入力端子、及び３ステートバッファアンプ
BA4の入力端子に接続される。
排他的オアゲートXORの出力端子はオアゲートORの第
１の入力端子に接続され、アンドゲートANDの出力端子
はオアゲートORの第２の入力端子に接続される。このオ
アゲートORの出力端子はフリップフロップFF1の入力端
子Ｄに接続される。さらに、３ステートバッファアンプ
BA4ないしBA7の入力端子はそれぞれ、例えば＋5Vである
Ｈレベルの直流電圧を出力する直流電源Vccに接続され
る。
１の入力端子に接続され、アンドゲートANDの出力端子
はオアゲートORの第２の入力端子に接続される。このオ
アゲートORの出力端子はフリップフロップFF1の入力端
子Ｄに接続される。さらに、３ステートバッファアンプ
BA4ないしBA7の入力端子はそれぞれ、例えば＋5Vである
Ｈレベルの直流電圧を出力する直流電源Vccに接続され
る。
以上のように構成されたテレビゲーム装置において
は、データパターン発生器１と画像処理回路２とを備え
た１チップの集積回路である画像処理装置３には、第１
図から明らかなように、１つの所定のアドレスが付与さ
れるとともに、ROM4及びRAM5の各記憶領域に対して所定
の複数のアドレスが付与される。上記データパターン発
生器１は、画像処理装置３に対して付与されたアドレス
がアドレスバス12を介してCPU10から入力されて動作す
ることが指定され、CPU10からＬレベルのリセット信号R
Eが入力された後、上記リセット信号REがＨレベルとさ
れ、Ｈレベルのパルスである読み出し信号RDが所定のク
ロック周期で入力されるのに応答して、第１表に示す16
通りの８ビットのデータパターンをデータバス11に出力
する。
は、データパターン発生器１と画像処理回路２とを備え
た１チップの集積回路である画像処理装置３には、第１
図から明らかなように、１つの所定のアドレスが付与さ
れるとともに、ROM4及びRAM5の各記憶領域に対して所定
の複数のアドレスが付与される。上記データパターン発
生器１は、画像処理装置３に対して付与されたアドレス
がアドレスバス12を介してCPU10から入力されて動作す
ることが指定され、CPU10からＬレベルのリセット信号R
Eが入力された後、上記リセット信号REがＨレベルとさ
れ、Ｈレベルのパルスである読み出し信号RDが所定のク
ロック周期で入力されるのに応答して、第１表に示す16
通りの８ビットのデータパターンをデータバス11に出力
する。
なお、この実施例のデータパターン発生器１において
は、排他的オアゲートXORを備えるとともに、３ステー
トバッファアンプBA4ないしBA7の各入力端子にそれぞれ
直流電源Vccを接続しているが、ROM4に格納されるテレ
ビゲームの種類が異なるとき、もしくはテレビゲーム装
置の装置毎に、上記排他的オアゲートXORの代わりに別
のアンドゲート又はオアゲート用のゲートを用いてもよ
い。また、フリップフロップFF1ないしFF4の４つの出力
Ｑのうちいずれか２つを排他的オアゲートXORの２つの
入力に接続するように、排他的オアゲートXORの入力条
件を第１図の回路100内の配線をメタルオプションで変
更するようにしてもよい。さらに、上記３ステートバッ
ファアンプBA4ないしBA7の各出力端子にそれぞれ、メタ
ルオプション等の方法を用いて直流電源Vcc又はアース
を接続するように構成する。これによって、データパタ
ーン発生器１から出力されるデータパターンを第１表の
データパターンと異ならせることができる。
は、排他的オアゲートXORを備えるとともに、３ステー
トバッファアンプBA4ないしBA7の各入力端子にそれぞれ
直流電源Vccを接続しているが、ROM4に格納されるテレ
ビゲームの種類が異なるとき、もしくはテレビゲーム装
置の装置毎に、上記排他的オアゲートXORの代わりに別
のアンドゲート又はオアゲート用のゲートを用いてもよ
い。また、フリップフロップFF1ないしFF4の４つの出力
Ｑのうちいずれか２つを排他的オアゲートXORの２つの
入力に接続するように、排他的オアゲートXORの入力条
件を第１図の回路100内の配線をメタルオプションで変
更するようにしてもよい。さらに、上記３ステートバッ
ファアンプBA4ないしBA7の各出力端子にそれぞれ、メタ
ルオプション等の方法を用いて直流電源Vcc又はアース
を接続するように構成する。これによって、データパタ
ーン発生器１から出力されるデータパターンを第１表の
データパターンと異ならせることができる。
ROM4には、上記静止画や上記動画のそれぞれの色デー
タ等の画像データと上記画像処理回路２及びCPU10を制
御するためのプログラムと上記データパターン発生器１
から出力される上記16通りのデータパターンが予め格納
される。
タ等の画像データと上記画像処理回路２及びCPU10を制
御するためのプログラムと上記データパターン発生器１
から出力される上記16通りのデータパターンが予め格納
される。
画像処理装置２は、CPU10からデータバス11を介して
入力される開始許可信号に応答して、ROM4に格納された
テレビゲーム装置のためのプログラムに基づいてこのテ
レビゲーム装置の処理を開始し、ROM4に予め格納された
動画及び静止画の画像データについて公知の処理を行っ
て、テレビゲームの画像のテレビ信号を生成してディス
プレイ装置６に出力する。これに応答してディスプレイ
装置６は、入力されるテレビ信号の画像を表示する。
入力される開始許可信号に応答して、ROM4に格納された
テレビゲーム装置のためのプログラムに基づいてこのテ
レビゲーム装置の処理を開始し、ROM4に予め格納された
動画及び静止画の画像データについて公知の処理を行っ
て、テレビゲームの画像のテレビ信号を生成してディス
プレイ装置６に出力する。これに応答してディスプレイ
装置６は、入力されるテレビ信号の画像を表示する。
以上のように構成されたテレビゲーム装置の動作につ
いて第１図を参照して説明する。
いて第１図を参照して説明する。
CPU10は、まず、このテレビゲーム装置の電源がオン
とされたとき、いわゆるIPLと呼ばれROM4に予め格納さ
れた初期プログラムをRAM5にロードしてこの初期プログ
ラムを実行する。この初期プログラムの実行時におい
て、CPU10は、まずＬレベルのリセット信号REをデータ
パターン発生器１内のフリップフロップFF1ないしFF4の
各リセットバー端子に出力した後、上記リセット信号を
Ｈレベルとするとともに、Ｈレベルのパルスである読み
出し信号RDを所定のクロック周期でデータパターン発生
器１内のフリップフロップFF1ないしFF4のクロック入力
端子CK、並びに３ステートバッファアンプBA0ないしBA7
の各ディスエーブル入力端子に出力する。
とされたとき、いわゆるIPLと呼ばれROM4に予め格納さ
れた初期プログラムをRAM5にロードしてこの初期プログ
ラムを実行する。この初期プログラムの実行時におい
て、CPU10は、まずＬレベルのリセット信号REをデータ
パターン発生器１内のフリップフロップFF1ないしFF4の
各リセットバー端子に出力した後、上記リセット信号を
Ｈレベルとするとともに、Ｈレベルのパルスである読み
出し信号RDを所定のクロック周期でデータパターン発生
器１内のフリップフロップFF1ないしFF4のクロック入力
端子CK、並びに３ステートバッファアンプBA0ないしBA7
の各ディスエーブル入力端子に出力する。
これに応答して、フリップフロップFF1ないしFF4は各
出力端子Ｑからそれぞれ、第１表に示すいわゆるＭ系列
と呼ばれる16通りの４ビットのデータd3ないしd0を、読
み出し信号RDに同期して出力する。このフリップフロッ
プFF1ないしFF4の各出力端子Ｑから出力される４ビット
のデータは、読み出し信号RDの１周期のうちＨレベルの
パルスの後のＬレベルとなる後の半周期においてイネー
ブルとされた３ステートバッファアンプBA0ないしBA3、
並びにデータバス11を介してRAM5に入力された後、CPU1
0の制御によってRAM5に書き込まれる。また、直流電源V
ccから出力されるＨレベルの４ビットのデータがそれぞ
れ、読み出し信号RDの１周期のうちＨレベルのパルスの
後のＬレベルとなる後の半周期においてイネーブルとさ
れた３ステートバッファアンプBA4ないしBA7、並びにデ
ータバス11を介してRAM5に入力され、上述と同様に、CP
U10の制御によってRAM5に書き込まれる。
出力端子Ｑからそれぞれ、第１表に示すいわゆるＭ系列
と呼ばれる16通りの４ビットのデータd3ないしd0を、読
み出し信号RDに同期して出力する。このフリップフロッ
プFF1ないしFF4の各出力端子Ｑから出力される４ビット
のデータは、読み出し信号RDの１周期のうちＨレベルの
パルスの後のＬレベルとなる後の半周期においてイネー
ブルとされた３ステートバッファアンプBA0ないしBA3、
並びにデータバス11を介してRAM5に入力された後、CPU1
0の制御によってRAM5に書き込まれる。また、直流電源V
ccから出力されるＨレベルの４ビットのデータがそれぞ
れ、読み出し信号RDの１周期のうちＨレベルのパルスの
後のＬレベルとなる後の半周期においてイネーブルとさ
れた３ステートバッファアンプBA4ないしBA7、並びにデ
ータバス11を介してRAM5に入力され、上述と同様に、CP
U10の制御によってRAM5に書き込まれる。
次いで、CPU10は、上記ROM4に予め格納された16通り
の８ビットのデータパターンを読み出し、この読み出し
たデータパターンと先にRAM5に格納された上記16通りの
８ビットのデータパターンを比較し、各データパターン
が一致しているとき、開始許可信号をデータバス11を介
して画像処理回路２に出力する。これに応答して、画像
処理回路２は、ROM4に予め格納されたプログラムに基づ
いて上述のテレビゲームの処理を開始する。一方、上記
各データパターンが一致しないとき、CPU10はすべての
処理を中止し上記テレビゲーム装置の起動を行わない。
の８ビットのデータパターンを読み出し、この読み出し
たデータパターンと先にRAM5に格納された上記16通りの
８ビットのデータパターンを比較し、各データパターン
が一致しているとき、開始許可信号をデータバス11を介
して画像処理回路２に出力する。これに応答して、画像
処理回路２は、ROM4に予め格納されたプログラムに基づ
いて上述のテレビゲームの処理を開始する。一方、上記
各データパターンが一致しないとき、CPU10はすべての
処理を中止し上記テレビゲーム装置の起動を行わない。
以上説明したように、電源がオンされたとき、所定の
Ｍ系列の16通りの８ビットのデータパターンが上記デー
タパターン発生器１によって発生され、CPU10が、上記
データパターン発生器１から出力される上記データパタ
ーンとROM4に予め格納された16通りの８ビットのデータ
パターンとを比較し、各データパターンが一致している
のみ画像処理回路２に開始許可信号を出力するように
し、一方、上述のように、テレビゲームの種類によって
もしくはテレビゲーム装置の装置毎に、上記データパタ
ーン発生器１の出力データパターンが異なるようにする
ことによって、たとえROM4のデータが別のROMにコピー
されたとしても、データパターン発生器１から出力され
るデータパターンとROMに格納されたデータパターンと
が一致しない限り、テレビゲーム装置を起動させてテレ
ビゲームの画像処理を行わせることができない。従っ
て、ROM4が大量にコピーされたとして、そのROM4に格納
されたテレビゲームを動作させるためには、画像処理回
路２と同一のチップの集積回路に備えられるデータパタ
ーン発生器１から発生されるデータパターンと一致する
必要があるため、大量にコピーされたROM4による無制限
なテレビゲームの実行を防止することができる。
Ｍ系列の16通りの８ビットのデータパターンが上記デー
タパターン発生器１によって発生され、CPU10が、上記
データパターン発生器１から出力される上記データパタ
ーンとROM4に予め格納された16通りの８ビットのデータ
パターンとを比較し、各データパターンが一致している
のみ画像処理回路２に開始許可信号を出力するように
し、一方、上述のように、テレビゲームの種類によって
もしくはテレビゲーム装置の装置毎に、上記データパタ
ーン発生器１の出力データパターンが異なるようにする
ことによって、たとえROM4のデータが別のROMにコピー
されたとしても、データパターン発生器１から出力され
るデータパターンとROMに格納されたデータパターンと
が一致しない限り、テレビゲーム装置を起動させてテレ
ビゲームの画像処理を行わせることができない。従っ
て、ROM4が大量にコピーされたとして、そのROM4に格納
されたテレビゲームを動作させるためには、画像処理回
路２と同一のチップの集積回路に備えられるデータパタ
ーン発生器１から発生されるデータパターンと一致する
必要があるため、大量にコピーされたROM4による無制限
なテレビゲームの実行を防止することができる。
以上の実施例においては、Ｍ系列のデータパターンを
発生するデータパターン発生器１を備えているが、これ
に限らず、所定の初期条件で同一のデータパターンが生
成可能な疑似ランダムパターン等の複数ビットからなる
所定のデータパターンを発生するように構成してもよ
い。
発生するデータパターン発生器１を備えているが、これ
に限らず、所定の初期条件で同一のデータパターンが生
成可能な疑似ランダムパターン等の複数ビットからなる
所定のデータパターンを発生するように構成してもよ
い。
以上の実施例において、ROM4に格納されるデータパタ
ーンを連続するアドレスに格納してもよいし、もしくは
ROM4の別のアドレスに格納されたアドレスに関するデー
タによって認識可能なランダムなアドレスに格納しても
よい。
ーンを連続するアドレスに格納してもよいし、もしくは
ROM4の別のアドレスに格納されたアドレスに関するデー
タによって認識可能なランダムなアドレスに格納しても
よい。
以上の実施例においては、電源のオンの後の初期プロ
グラムロードにおいて、上記各データパターンの比較を
行うようにしているが、これに限らず、画像処理回路２
の実行中において随時上記各データパターンの比較動作
を行うようにしてもよい。
グラムロードにおいて、上記各データパターンの比較を
行うようにしているが、これに限らず、画像処理回路２
の実行中において随時上記各データパターンの比較動作
を行うようにしてもよい。
以上の実施例においては、テレビゲーム装置の一例に
ついて説明しているが、これに限らず、本発明は、ROM
等の記憶装置に格納されたプログラムに基づいて所定の
データ処理を行うデータ処理装置に広く適用することが
できる。
ついて説明しているが、これに限らず、本発明は、ROM
等の記憶装置に格納されたプログラムに基づいて所定の
データ処理を行うデータ処理装置に広く適用することが
できる。
［発明の効果］ 以上詳述したように本発明によれば、発生手段を含む
回路装置には１つのアドレスが付与され、発生手段は、
上記１つのアドレスによって動作することが指定されか
つ所定のリセット信号が入力された後、順次入力される
所定の読出信号に応答して所定の互いに異なる複数通り
の各複数ビットのデータパターンを順次発生し、記憶装
置に予め格納され読出手段によって順次読み出した複数
ビットの各データパターンと、発生手段から出力される
各データパターンを比較し、一致したとき一致信号を出
力しこれに応答して処理手段によって上記所定の処理を
行うようにしたので、例えば上記発生手段によって発生
される各データパターンを、上記記憶装置に対応して異
なる各データパターンを発生するように構成することに
より、１つの記憶装置に格納された各データパターンと
同一の各データパターンを発生する発生手段を備えるデ
ータ処理装置のみが上記処理手段によって上記所定の処
理が行われる。これによって、別の各データパターンが
格納された記憶装置を上記データ処理装置にセットした
場合において、そのデータ処理装置のデータ処理の実行
を阻止することができるという利点がある。
回路装置には１つのアドレスが付与され、発生手段は、
上記１つのアドレスによって動作することが指定されか
つ所定のリセット信号が入力された後、順次入力される
所定の読出信号に応答して所定の互いに異なる複数通り
の各複数ビットのデータパターンを順次発生し、記憶装
置に予め格納され読出手段によって順次読み出した複数
ビットの各データパターンと、発生手段から出力される
各データパターンを比較し、一致したとき一致信号を出
力しこれに応答して処理手段によって上記所定の処理を
行うようにしたので、例えば上記発生手段によって発生
される各データパターンを、上記記憶装置に対応して異
なる各データパターンを発生するように構成することに
より、１つの記憶装置に格納された各データパターンと
同一の各データパターンを発生する発生手段を備えるデ
ータ処理装置のみが上記処理手段によって上記所定の処
理が行われる。これによって、別の各データパターンが
格納された記憶装置を上記データ処理装置にセットした
場合において、そのデータ処理装置のデータ処理の実行
を阻止することができるという利点がある。
また、このデータ処理装置をデータ処理の実行の阻止
やデータをコピーされることを阻止するアプリケーショ
ンに応用した場合、例えば複数のアドレスに複数のビッ
トのデータパターンが記憶されて発生されるときは、ロ
ジックアナライザを当該データ処理装置のデータバスと
アドレスバスに接続して記憶データを解読することによ
り容易に各複数ビットのデータパターンを解読すること
ができるが、本発明においては、上記発生手段を含む回
路装置は１つのアドレスのみが付与されて、互いに異な
る複数通りの各複数ビットのデータパターンを順次読み
出すので、これらのデータパターンを予測することはき
わめて難しく、これらのアプリケーションに対して強固
な阻止装置となる。
やデータをコピーされることを阻止するアプリケーショ
ンに応用した場合、例えば複数のアドレスに複数のビッ
トのデータパターンが記憶されて発生されるときは、ロ
ジックアナライザを当該データ処理装置のデータバスと
アドレスバスに接続して記憶データを解読することによ
り容易に各複数ビットのデータパターンを解読すること
ができるが、本発明においては、上記発生手段を含む回
路装置は１つのアドレスのみが付与されて、互いに異な
る複数通りの各複数ビットのデータパターンを順次読み
出すので、これらのデータパターンを予測することはき
わめて難しく、これらのアプリケーションに対して強固
な阻止装置となる。
第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。 １……データパターン発生器、 ２……画像処理回路、 ３……画像処理装置、 ４……ROM、 ５……ディスプレイ装置、 10……CPU、 FF1ないしFF4……遅延型フリップフロップ、 BA0ないしBA7……３ステートバッファアンプ、 OR……オアゲート。
ロック図である。 １……データパターン発生器、 ２……画像処理回路、 ３……画像処理装置、 ４……ROM、 ５……ディスプレイ装置、 10……CPU、 FF1ないしFF4……遅延型フリップフロップ、 BA0ないしBA7……３ステートバッファアンプ、 OR……オアゲート。
フロントページの続き (56)参考文献 特開 昭61−54549（ＪＰ，Ａ) 特開 昭59−139200（ＪＰ，Ａ) 特開 昭61−36843（ＪＰ，Ａ) 特開 昭61−67161（ＪＰ，Ａ) 特開 昭61−112236（ＪＰ，Ａ) 特開 昭61−134836（ＪＰ，Ａ) 特開 昭61−220030（ＪＰ，Ａ) 特開 昭62−166428（ＪＰ，Ａ) 特開 昭62−187937（ＪＰ，Ａ) 特開 昭62−222345（ＪＰ，Ａ) 特開 昭62−226335（ＪＰ，Ａ) 特開 昭62−236035（ＪＰ，Ａ)
Claims (1)
- 【請求項１】発生手段を含む回路装置に１つのアドレス
が付与され、上記１つのアドレスによって動作すること
が指定されかつ所定のリセット信号が入力された後、順
次入力される所定の読出信号に応答して所定の互いに異
なる複数通りの各複数ビットのデータパターンを順次発
生する発生手段と、 記憶装置に予め格納された互いに異なる複数通りの各複
数ビットのデータパターンを順次読み出す読出手段と、 上記読出手段から順次出力される各データパターンと上
記発生手段から順次出力される各データパターンとを比
較し対応する各データパターンが一致するとき一致信号
を出力する比較手段と、 上記読出信号を発生手段に出力した後上記比較手段から
出力される一致信号に応答して上記記憶装置に予め格納
されたデータに基づいて所定のデータ処理を行う処理手
段とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107104A JP2698371B2 (ja) | 1988-04-26 | 1988-04-26 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107104A JP2698371B2 (ja) | 1988-04-26 | 1988-04-26 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274239A JPH01274239A (ja) | 1989-11-02 |
| JP2698371B2 true JP2698371B2 (ja) | 1998-01-19 |
Family
ID=14450561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107104A Expired - Fee Related JP2698371B2 (ja) | 1988-04-26 | 1988-04-26 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698371B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993013476A1 (fr) * | 1991-12-27 | 1993-07-08 | Nintendo Co., Ltd. | Systeme de traitement de donnees |
| JP3310318B2 (ja) * | 1991-12-27 | 2002-08-05 | 任天堂株式会社 | データ処理システム |
| JP2738375B2 (ja) * | 1995-12-25 | 1998-04-08 | 株式会社セガ・エンタープライゼス | ビデオゲームシステム、情報処理装置、及びそのソフトウエア貯蔵手段 |
| EP1691273B1 (en) * | 2005-02-09 | 2008-06-04 | Agilent Technologies, Inc. | Two step data analysis |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0114522A3 (en) * | 1982-12-27 | 1986-12-30 | Synertek Inc. | Rom protection device |
| JPS6136843A (ja) * | 1984-07-30 | 1986-02-21 | Nec Corp | プログラム保護方式 |
| JPS6154549A (ja) * | 1984-08-24 | 1986-03-18 | Fujitsu Ltd | コンピユ−タにおける中央処理ユニツト識別番号による識別方法 |
| JPS6167161A (ja) * | 1984-09-10 | 1986-04-07 | Nec Corp | ソフトウエア使用禁止方式 |
| JPS61112236A (ja) * | 1984-11-06 | 1986-05-30 | Toshiba Corp | ソフトウエア盗用防止装置 |
| JPS61134836A (ja) * | 1984-12-05 | 1986-06-21 | Nec Corp | ソフトウエア使用制限方式 |
| JPS61220030A (ja) * | 1985-03-26 | 1986-09-30 | Toshiba Corp | ソフトウエア識別方式 |
| JPS62166428A (ja) * | 1986-01-18 | 1987-07-22 | Matsushita Electric Ind Co Ltd | ソフトウエア不正複写防止方法 |
| JPS62187937A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | 有償プログラムチエツク方式 |
| JPS62222345A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | 情報処理装置 |
| JPS62226335A (ja) * | 1986-03-28 | 1987-10-05 | Nec Corp | プログラムのコピ−プロテクト方式 |
| JPS62236035A (ja) * | 1986-04-07 | 1987-10-16 | Sharp Corp | ソフトウエア保護方式 |
-
1988
- 1988-04-26 JP JP63107104A patent/JP2698371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01274239A (ja) | 1989-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |