CN110739024A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，其包括软修复控制电路，配置为响应于软修复控制信号来生成使能信号，其中，当在刷新操作中计数的第一和第二内部地址具有与第一和第二故障地址相同的组合时，使能信号被使能，并且半导体器件还包括核心电路，核心电路包括第一、第二、第三和第四区域，每个区域包括多个字线，所述多个字线基于第一、第二、第三和第四内部地址的组合被激活，其中，核心电路配置为响应于使能信号来修复字线，所述字线中已经发生故障、并且所述字线被包括在第一、第二、第三和第四区域之中的通过第三和第四内部地址而选择的区域中。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年7月18日向韩国知识产权局提交的韩国专利申请号10-2018-0083292的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及在刷新操作期间执行修复操作的半导体器件。
背景技术
在半导体器件中，DRAM(动态随机存取存储器)具有这样的特性，即，储存在其存储单元中的信息随着时间流逝而消失，这与SRAM(静态随机存取存储器)或快闪存储器不同。为了防止这种现象，以预定周期执行从外部重新写入储存在存储单元中的信息的操作。这种操作称为刷新。以这种方式进行刷新，以在存储单元的保持时间内至少激活每个字线一次等等，并且感测和放大数据。保持时间是指在数据写入存储单元之后，数据可以保持在存储单元中而不用刷新的时间。
在半导体器件作为产品发行之前，就半导体器件的操作中是否存在问题来测试半导体器件。能够正常操作的半导体器件作为产品发行。这种测试支持对发生少量数据故障的半导体器件的修复。修复是通过一系列操作来执行的，所述操作是利用冗余字线来替换与已经发生故障的存储单元耦接的字线。
发明内容
根据本文的教导，一种半导体器件可以包括软修复控制电路，其配置为响应于软修复控制信号来生成使能信号，其中，当在刷新操作中计数的第一和第二内部地址具有与第一和第二故障地址相同的组合时，使能信号被使能，并且半导体器件还包括核心电路，核心电路包括第一、第二、第三和第四区域，每个区域包括多个字线，所述多个字线基于第一、第二、第三和第四内部地址的组合被激活，其中，核心电路配置为：响应于使能信号来修复字线，所述字线中已经发生故障、并且所述字线被包括在第一、第二、第三和第四区域之中的通过第三和第四内部地址而选择的区域中。
另外，根据本文的教导，一种半导体器件可以包括第一、第二、第三和第四区域，每个区域包括多个字线和多个冗余字线，其中，响应于使能信号，在刷新操作中根据第一、第二、第三和第四内部地址而选择性地激活第一、第二、第三和第四区域中的至少一个，并且其中，对字线进行修复，所述字线中已经发生故障、并且所述字线被包括在第一、第二、第三和第四区域之中的根据第一、第二、第三和第四内部地址而被激活的区域中。
另外，根据本文的教导，一种半导体器件可以在刷新操作期间的软修复操作中储存内部地址，所述内部地址包括与在核心电路中包括的多个区域之中选择的区域有关的信息，并且对于一个实施例，半导体器件可以仅在由储存的内部地址而选择性地激活的区域中执行修复操作，从而通过故障地址防止重复的修复操作。
附图说明
图1示出了图示根据实施例的半导体器件的配置的框图。
图2示出了图示图1所示的半导体器件中包括的软修复控制电路的配置的电路图。
图3示出了图示图1所示的半导体器件中包括的核心电路的配置的框图。
图4示出了根据实施例的帮助解释根据内部地址的组合而选择的区域的表。
图5示出了图示图3所示的第一区域中包括的第一检测电路的配置的表示的图。
图6示出了图示图5所示的第一检测电路中包括的第一检测信号发生电路的配置的电路图。
图7示出了图示图5所示的第一检测电路中包括的第一传输信号发生电路的配置的电路图。
图8示出了图示图3所示的第二区域中包括的第二检测电路的配置的图。
图9示出了图示图8所示的第二检测电路中包括的第二传输信号发生电路的配置的电路图。
图10示出了图示图3所示的第三区域中包括的第三检测电路的配置的图。
图11示出了图示图10所示的第三检测电路中包括的第三传输信号发生电路的配置的电路图。
图12示出了图示图3所示的第四区域中包括的第四检测电路的配置的图。
图13示出了图示图12所示的第四检测电路中包括的第四传输信号发生电路的配置的电路图。
图14示出了图示应用图1至图13所示的半导体器件的电子系统的配置的图。
具体实施方式
下文将参考附图来描述半导体器件的各个实施例。例如，实施例是针对一种半导体器件，所述半导体器件在刷新操作期间的软修复操作中储存内部地址，所述内部地址包括与在核心电路所包括的多个区域中选择的区域有关的信息，并且所述半导体器件仅在由储存的内部地址而选择性地激活的区域中执行修复操作，从而通过故障地址防止重复的修复操作。
另外，信号的逻辑电平可以不同于或与所描述的逻辑电平相反。例如，描述为具有逻辑“高”电平的信号可以替代地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以替代地具有逻辑“高”电平。
如图1所示，根据实施例的半导体器件100可以包括命令解码器1、熔丝电路2、地址发生电路3、软修复控制电路4和核心电路5。
命令解码器1可以响应于命令CMD生成刷新信号REF。命令解码器1可以通过对命令CMD进行解码来生成刷新信号REF。命令解码器1可以响应于命令CMD生成启动信号BOOT。命令解码器1可以通过对命令CMD进行解码来生成启动信号BOOT。刷新信号REF可以设置为能够执行半导体器件100的刷新操作的信号。启动信号BOOT可以设置为能够执行半导体器件100的启动操作的信号。启动操作可以设置为用于输出被编程在熔丝电路2中的信息的操作。虽然命令CMD被图示为一个信号，但是命令CMD可以设置为包括用于控制半导体器件100的操作的多个信号的命令或信号。
熔丝电路2可以包括多个熔丝。多个熔丝可以通过反熔丝来实现。熔丝电路2可以响应于启动信号BOOT来输出第一至第十四故障地址FADD<1:14>。第一至第十四故障地址FADD<1:14>可以包括用于核心电路5的第一至第四区域51至54中包括的字线之中的已经发生故障的字线的位置信息。第一至第十四故障地址FADD<1:14>可以是在半导体器件100操作之前执行测试时被编程的。
地址发生电路3可以响应于刷新信号REF生成第一至第十四内部地址IADD<1:14>。地址发生电路3可以在刷新信号REF被使能的情况下，生成顺序地计数的第一至第十四内部地址IADD<1:14>。
软修复控制电路4可以响应于软修复控制信号SPR，通过比较第一至第十二内部地址IADD<1:12>与第一至第十二故障地址FADD<1:12>来生成使能信号SPREN。软修复控制电路4可以响应于软修复控制信号SPR，在第一至第十二内部地址IADD<1:12>与第一至第十二故障地址FADD<1:12>具有相同的逻辑电平组合的情况下，生成被使能的使能信号SPREN。软修复控制信号SPR可以设置为如下信号：在刷新操作期间，其被使能以进入对已经发生故障的字线进行修复的软修复操作。
核心电路5可以包括第一区域51、第二区域52、第三区域53和第四区域54。
第一区域51可以激活根据第一至第十四内部地址IADD<1:14>选择的字线。第一区域51可以激活根据在刷新操作中顺序地计数的第一至第十四内部地址IADD<1:14>而选择的字线。第一区域51可以响应于使能信号SPREN，根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被禁止的情况下，第一区域51可以根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被使能、并且第十三和第十四内部地址IADD<13:14>具有第一组合的情况下，第一区域51可以执行修复操作。第一区域51可以响应于使能信号SPREN，根据第一至第十四内部地址IADD<1:14>执行修复操作。在使能信号SPREN被使能的情况下，第一区域51可以根据第一至第十四内部地址IADD<1:14>执行修复操作。修复操作可以设置为利用冗余字线来替换已经发生故障的字线的操作。
第二区域52可以激活根据第一至第十四内部地址IADD<1:14>选择的字线。第二区域52可以激活根据在刷新操作中顺序地计数的第一至第十四内部地址IADD<1:14>而选择的字线。第二区域52可以响应于使能信号SPREN，根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被禁止的情况下，第二区域52可以根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被使能、并且第十三和第十四内部地址IADD<13:14>具有第二组合的情况下，第二区域52可以执行修复操作。第二区域52可以响应于使能信号SPREN，根据第一至第十四内部地址IADD<1:14>执行修复操作。在使能信号SPREN被使能的情况下，第二区域52可以根据第一至第十四内部地址IADD<1:14>执行修复操作。
第三区域53可以激活根据第一至第十四内部地址IADD<1:14>选择的字线。第三区域53可以激活根据在刷新操作中顺序地计数的第一至第十四内部地址IADD<1:14>而选择的字线。第三区域53可以响应于使能信号SPREN，根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被禁止的情况下，第三区域53可以根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被使能、并且第十三和第十四内部地址IADD<13:14>具有第三组合的情况下，第三区域53可以执行修复操作。第三区域53可以响应于使能信号SPREN，根据第一至第十四内部地址IADD<1:14>执行修复操作。在使能信号SPREN被使能的情况下，第三区域53可以根据第一至第十四内部地址IADD<1:14>执行修复操作。
第四区域54可以激活根据第一至第十四内部地址IADD<1:14>选择的字线。第四区域54可以激活根据在刷新操作中顺序地计数的第一至第十四内部地址IADD<1:14>而选择的字线。第四区域54可以响应于使能信号SPREN，根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被禁止的情况下，第四区域54可以根据第一至第十四故障地址FADD<1:14>执行修复操作。在使能信号SPREN被使能、并且第十三和第十四内部地址IADD<13:14>具有第四组合的情况下，第四区域54可以执行修复操作。第四区域54可以响应于使能信号SPREN，根据第一至第十四内部地址IADD<1:14>执行修复操作。在使能信号SPREN被使能的情况下，第四区域54可以根据第一至第十四内部地址IADD<1:14>执行修复操作。
这种核心电路5可以包括第一至第四区域51至54，所述第一至第四区域51至54包括根据第一至第十四内部地址IADD<1:14>而被激活的字线。核心电路5可以响应于使能信号SPREN，根据第一至第十四内部地址IADD<1:14>来修复字线，所述字线是已经发生故障的、被包括在从第一至第四区域51至54之中选择的区域中。
在实施例中，第一至第四区域51至54可以实现为一个存储体。同样，用于实施例的核心电路5可以实现为包括多个存储体。
参见图2，软修复控制电路4可以包括比较信号发生电路41和使能信号发生电路42。
比较信号发生电路41可以响应于软修复控制信号SPR，储存第一至第十二故障地址FADD<1:12>，并且可以通过比较储存的第一至第十二故障地址FADD<1:12>的组合与第一至第十二内部地址IADD<1:12>的组合来生成第一至第十二比较信号CP<1:12>。在软修复控制信号SPR处于逻辑高电平的情况下，比较信号发生电路41可以储存第一至第十二故障地址FADD<1:12>。在软修复控制信号SPR处于逻辑低电平的情况下，比较信号发生电路41可以通过比较储存的第一至第十二故障地址FADD<1:12>的组合与第一至第十二内部地址IADD<1:12>的组合来生成第一至第十二比较信号CP<1:12>。例如，在第一故障地址FADD<1>和第一内部地址IADD<1>处于相同逻辑电平的情况下，第一比较信号CP<1>生成为处于逻辑高电平。
使能信号发生电路42可以响应于第一至第十二比较信号CP<1:12>，生成使能信号SPREN。在所有的第一至第十二比较信号CP<1:12>都处于逻辑高电平的情况下，使能信号发生电路42可以生成被使能到逻辑高电平的使能信号SPREN。在第一至第十二比较信号CP<1:12>之中的任一个处于逻辑低电平的情况下，使能信号发生电路42可以生成被禁止到逻辑低电平的使能信号SPREN。
下面参考图3描述核心电路5中包括的第一区域51、第二区域52、第三区域53和第四区域54的配置。
参见图3，第一区域51可以包括第一检测电路511、第一修复电路512、第一字线组513和第一冗余字线组514。
第一检测电路511可以在刷新操作期间通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第一修复信号HITB1。第一检测电路511可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第一组合的情况下被激活。第一检测电路511可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第一组合的情况下，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第一修复信号HITB1。后面参考图4描述第十三和第十四内部地址IADD<13:14>具有第一组合的情况。
第一修复电路512可以响应于第一修复信号HITB1，利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。在第一修复信号HITB1被使能到逻辑低电平的情况下，第一修复电路512可以利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。第一修复电路512可以响应于第一修复信号HITB1，利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。在第一修复信号HITB1被禁止到逻辑高电平的情况下，第一修复电路512可以利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。
第一字线组513可以包括多个字线WL。在第一字线组513中，多个字线WL之中的一个可以由第一至第十四内部地址IADD<1:14>激活。
第一冗余字线组514可以包括多个冗余字线RWL。在第一冗余字线组514中，可以由第一修复电路512来执行利用冗余字线RWL替换已经发生故障的字线WL的修复操作。
第二区域52可以包括第二检测电路521、第二修复电路522、第二字线组523和第二冗余字线组524。
第二检测电路521可以在刷新操作期间通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第二修复信号HITB2。第二检测电路521可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第二组合的情况下被激活。第二检测电路521可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第二组合的情况下，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第二修复信号HITB2。后面参考图4描述第十三和第十四内部地址IADD<13:14>具有第二组合的情况。
第二修复电路522可以响应于第二修复信号HITB2，利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。在第二修复信号HITB2被使能到逻辑低电平的情况下，第二修复电路522可以利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。第二修复电路522可以响应于第二修复信号HITB2，利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。在第二修复信号HITB2被禁止到逻辑高电平的情况下，第二修复电路522可以利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。
第二字线组523可以包括多个字线WL。在第二字线组523中，多个字线WL之中的一个可以由第一至第十四内部地址IADD<1:14>激活。
第二冗余字线组524可以包括多个冗余字线RWL。在第二冗余字线组524中，可以由第二修复电路522来执行利用冗余字线RWL替换已经发生故障的字线WL的修复操作。
第三区域53可以包括第三检测电路531、第三修复电路532、第三字线组533和第三冗余字线组534。
第三检测电路531可以在刷新操作期间通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第三修复信号HITB3。第三检测电路531可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第三组合的情况下被激活。第三检测电路531可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第三组合的情况下，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第三修复信号HITB3。后面参考图4描述第十三和第十四内部地址IADD<13:14>具有第三组合的情况。
第三修复电路532可以响应于第三修复信号HITB3，利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。在第三修复信号HITB3被使能到逻辑低电平的情况下，第三修复电路532可以利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。第三修复电路532可以响应于第三修复信号HITB3，利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。在第三修复信号HITB3被禁止到逻辑高电平的情况下，第三修复电路532可以利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。
第三字线组533可以包括多个字线WL。在第三字线组533中，多个字线WL之中的一个可以由第一至第十四内部地址IADD<1:14>激活。
第三冗余字线组534可以包括多个冗余字线RWL。在第三冗余字线组534中，可以由第三修复电路532来执行利用冗余字线RWL替换已经发生故障的字线WL的修复操作。
第四区域54可以包括第四检测电路541、第四修复电路542、第四字线组543和第四冗余字线组544。
第四检测电路541可以在刷新操作期间通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第四修复信号HITB4。第四检测电路541可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第四组合的情况下被激活。第四检测电路541可以响应于刷新信号REF和使能信号SPREN，在第十三和第十四内部地址IADD<13:14>具有第四组合的情况下，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第四修复信号HITB4。后面参考图4描述第十三和第十四内部地址IADD<13:14>具有第四组合的情况。
第四修复电路542可以响应于第四修复信号HITB4，利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。在第四修复信号HITB4被使能到逻辑低电平的情况下，第四修复电路542可以利用冗余字线来替换由第一至第十二内部地址IADD<1:12>激活的字线。第四修复电路542可以响应于第四修复信号HITB4，利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。在第四修复信号HITB4被禁止到逻辑高电平的情况下，第四修复电路542可以利用冗余字线来替换由第一至第十四故障地址FADD<1:14>已经发生故障的字线。
第四字线组543可以包括多个字线WL。在第四字线组543中，多个字线WL之中的一个可以由第一至第十四内部地址IADD<1:14>激活。
第四冗余字线组544可以包括多个冗余字线RWL。在第四冗余字线组544中，可以由第四修复电路542来执行利用冗余字线RWL替换已经发生故障的字线WL的修复操作。
下面参考图4描述根据实施例的、根据第十三和第十四内部地址IADD<13:14>的组合而选择的区域。
参见图4，第十三和第十四内部地址IADD<13:14>具有第一组合的情况可以设置为第十三内部地址IADD<13>处于逻辑低电平(L)、且第十四内部地址IADD<14>处于逻辑低电平(L)的情况。在第十三和第十四内部地址IADD<13:14>具有第一组合的情况下，可以选择并激活第一区域51。
第十三和第十四内部地址IADD<13:14>具有第二组合的情况可以设置为第十三内部地址IADD<13>处于逻辑高电平(H)、而第十四内部地址IADD<14>处于逻辑低电平(L)的情况。在第十三和第十四内部地址IADD<13:14>具有第二组合的情况下，可以选择并激活第二区域52。
第十三和第十四内部地址IADD<13:14>具有第三组合的情况可以设置为第十三内部地址IADD<13>处于逻辑低电平(L)、而第十四内部地址IADD<14>处于逻辑高电平(H)的情况。在第十三和第十四内部地址IADD<13:14>具有第三组合的情况下，可以选择并激活第三区域53。
第十三和第十四内部地址IADD<13:14>具有第四组合的情况可以设置为第十三内部地址IADD<13>处于逻辑高电平(H)、且第十四内部地址IADD<14>处于逻辑高电平(H)的情况。在第十三和第十四内部地址IADD<13:14>具有第四组合的情况下，可以选择并激活第四区域54。
参见图5，第一检测电路511可以包括第一检测信号发生电路5110、第一传输信号发生电路5120和第一逻辑电路5130。
第一检测信号发生电路5110可以响应于软修复控制信号SPR，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第一检测信号DET1。第一检测信号发生电路5110可以响应于软修复控制信号SPR，储存第一至第十二故障地址FADD<1:12>。第一检测信号发生电路5110可以通过比较储存的第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第一检测信号DET1。
第一传输信号发生电路5120可以响应于软修复控制信号SPR，储存第十三和第十四内部地址IADD<13:14>。第一传输信号发生电路5120可以根据响应于刷新信号REF和软修复控制信号SPR而储存的第十三和第十四内部地址IADD<13:14>的逻辑电平，生成第一传输信号TS1。在软修复控制信号SPR处于逻辑低电平、并且储存的第十三和第十四内部地址IADD<13:14>具有第一组合的情况下，第一传输信号发生电路5120可以生成逻辑高电平的第一传输信号TS1。
第一逻辑电路5130可以由与非门NAND51实现。第一逻辑电路5130可以响应于第一传输信号TS1，通过反相和缓冲第一检测信号DET1来生成第一修复信号HITB1。在第一传输信号TS1处于逻辑高电平的情况下，第一逻辑电路5130可以通过反相和缓冲第一检测信号DET1来生成第一修复信号HITB1。第一逻辑电路5130可以通过对第一传输信号TS1和第一检测信号DET1执行与非逻辑操作来生成第一修复信号HITB1。
参见图6，第一检测信号发生电路5110可以包括第一比较电路5111和第一检测信号输出电路5112。
第一比较电路5111可以响应于软修复控制信号SPR来储存第一至第十二故障地址FADD<1:12>，并且可以通过比较储存的第一至第十二故障地址FADD<1:12>的组合与第一至第十二内部地址IADD<1:12>的组合来生成第一至第十二预检测信号PD<1:12>。在软修复控制信号SPR处于逻辑高电平的情况下，第一比较电路5111可以储存第一至第十二故障地址FADD<1:12>。在软修复控制信号SPR处于逻辑低电平的情况下，第一比较电路5111可以通过比较储存的第一至第十二故障地址FADD<1:12>的组合与第一至第十二内部地址IADD<1:12>的组合来生成第一至第十二预检测信号PD<1:12>。例如，在第一故障地址FADD<1>和第一内部地址IADD<1>处于相同逻辑电平的情况下，第一预检测信号PD<1>生成为处于逻辑高电平。
第一检测信号输出电路5112可以响应于第一至第十二预检测信号PD<1:12>来生成第一检测信号DET1。在所有的第一至第十二预检测信号PD<1:12>都是逻辑高电平的情况下，第一检测信号输出电路5112可以生成被使能到逻辑高电平的第一检测信号DET1。在第一至第十二预检测信号PD<1:12>中的任一个处于逻辑低电平的情况下，第一检测信号输出电路5112可以生成被禁止到逻辑低电平的第一检测信号DET1。
参见图7，第一传输信号发生电路5120可以包括第一解码器5121、第一储存电路5122和第一传输信号输出电路5123。
第一解码器5121可以响应于刷新信号REF，通过对第十三内部地址IADD<13>和第十四内部地址IADD<14>进行解码来生成第一至第四解码信号DEC<1:4>。在刷新信号REF以逻辑高电平输入的情况下，第一解码器5121可以生成第一至第四解码信号DEC<1:4>，所有的第一至第四解码信号DEC<1:4>都具有逻辑高电平。在刷新信号REF以逻辑低电平输入、并且第十三内部地址IADD<13>和第十四内部地址IADD<14>具有第一组合的情况下，第一解码器5121可以生成被使能到逻辑高电平的第二解码信号DEC<2>和第四解码信号DEC<4>。
第一储存电路5122可以响应于软修复控制信号SPR，储存第二解码信号DEC<2>和第四解码信号DEC<4>。响应于使能信号SPREN，在储存的第二解码信号DEC<2>和第四解码信号DEC<4>二者被使能到逻辑高电平的情况下，第一储存电路5122可以生成被使能到逻辑低电平的第一储存信号SV1。响应于使能信号SPREN，在储存的第二解码信号DEC<2>和第四解码信号DEC<4>中的任一个处于逻辑低电平、并且第一控制信号CON1处于逻辑低电平的情况下，第一储存电路5122可以生成被禁止到逻辑高电平的第一储存信号SV1。在所有的第一至第十二故障地址FADD<1:12>都是逻辑低电平的情况下，第一控制信号CON1可以设置为被使能到逻辑高电平的信号。
第一传输信号输出电路5123可以响应于第二解码信号DEC<2>和第四解码信号DEC<4>，输出第一储存信号SV1作为第一传输信号TS1。在第二解码信号DEC<2>和第四解码信号DEC<4>二者是逻辑高电平的情况下，第一传输信号输出电路5123可以通过反相和缓冲第一储存信号SV1来输出第一传输信号TS1。
参见图8，第二检测电路521可以包括第二检测信号发生电路5210、第二传输信号发生电路5220和第二逻辑电路5230。
第二检测信号发生电路5210可以响应于软修复控制信号SPR，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第二检测信号DET2。第二检测信号发生电路5210可以响应于软修复控制信号SPR，储存第一至第十二故障地址FADD<1:12>。第二检测信号发生电路5210可以通过比较储存的第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第二检测信号DET2。
第二传输信号发生电路5220可以响应于软修复控制信号SPR，储存第十三和第十四内部地址IADD<13:14>。第二传输信号发生电路5220可以根据响应于刷新信号REF和软修复控制信号SPR而储存的第十三和第十四内部地址IADD<13:14>的逻辑电平，生成第二传输信号TS2。在软修复控制信号SPR处于逻辑低电平、并且储存的第十三和第十四内部地址IADD<13:14>具有第二组合的情况下，第二传输信号发生电路5220可以生成逻辑高电平的第二传输信号TS2。
第二逻辑电路5230可以由与非门NAND52实现。第二逻辑电路5230可以响应于第二传输信号TS2，通过反相和缓冲第二检测信号DET2来生成第二修复信号HITB2。在第二传输信号TS2处于逻辑高电平的情况下，第二逻辑电路5230可以通过反相和缓冲第二检测信号DET2来生成第二修复信号HITB2。第二逻辑电路5230可以通过对第二传输信号TS2和第二检测信号DET2执行与非逻辑操作来生成第二修复信号HITB2。
同时，由于第二检测信号发生电路5210由与图6所示的第一检测信号发生电路5110基本上相同的电路来实现，并且执行与其基本上相同的操作，因此本文省略其详细描述。
参见图9，第二传输信号发生电路5220可以包括第二解码器5221、第二储存电路5222和第二传输信号输出电路5223。
第二解码器5221可以响应于刷新信号REF，通过对第十三内部地址IADD<13>和第十四内部地址IADD<14>进行解码来生成第五至第八解码信号DEC<5:8>。在刷新信号REF以逻辑高电平输入的情况下，第二解码器5221可以生成第五至第八解码信号DEC<5:8>，所有的第五至第八解码信号DEC<5:8>都具有逻辑高电平。在刷新信号REF以逻辑低电平输入、并且第十三内部地址IADD<13>和第十四内部地址IADD<14>具有第二组合的情况下，第二解码器5221可以生成被使能到逻辑高电平的第五解码信号DEC<5>和第八解码信号DEC<8>。
第二储存电路5222可以响应于软修复控制信号SPR，储存第五解码信号DEC<5>和第八解码信号DEC<8>。响应于使能信号SPREN，在储存的第五解码信号DEC<5>和第八解码信号DEC<8>二者被使能到逻辑高电平的情况下，第二储存电路5222可以生成被使能到逻辑低电平的第二储存信号SV2。响应于使能信号SPREN，在储存的第五解码信号DEC<5>和第八解码信号DEC<8>中的任一个处于逻辑低电平、并且第二控制信号CON2处于逻辑低电平的情况下，第二储存电路5222可以生成被禁止到逻辑高电平的第二储存信号SV2。在所有的第一至第十二故障地址FADD<1:12>都是逻辑低电平的情况下，第二控制信号CON2可以设置为被使能到逻辑高电平的信号。
第二传输信号输出电路5223可以响应于第五解码信号DEC<5>和第八解码信号DEC<8>，输出第二储存信号SV2作为第二传输信号TS2。在第五解码信号DEC<5>和第八解码信号DEC<8>二者是逻辑高电平的情况下，第二传输信号输出电路5223可以通过反相和缓冲第二储存信号SV2来输出第二传输信号TS2。
参见图10，第三检测电路531可以包括第三检测信号发生电路5310、第三传输信号发生电路5320和第三逻辑电路5330。
第三检测信号发生电路5310可以响应于软修复控制信号SPR，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第三检测信号DET3。第三检测信号发生电路5310可以响应于软修复控制信号SPR，储存第一至第十二故障地址FADD<1:12>。第三检测信号发生电路5310可以通过比较储存的第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第三检测信号DET3。
第三传输信号发生电路5320可以响应于软修复控制信号SPR，储存第十三和第十四内部地址IADD<13:14>。第三传输信号发生电路5320可以根据响应于刷新信号REF和软修复控制信号SPR而储存的第十三和第十四内部地址IADD<13:14>的逻辑电平，生成第三传输信号TS3。在软修复控制信号SPR处于逻辑低电平、并且储存的第十三和第十四内部地址IADD<13:14>具有第三组合的情况下，第三传输信号发生电路5320可以生成逻辑高电平的第三传输信号TS3。
第三逻辑电路5330可以由与非门NAND53实现。第三逻辑电路5330可以响应于第三传输信号TS3，通过反相和缓冲第三检测信号DET3来生成第三修复信号HITB3。在第三传输信号TS3处于逻辑高电平的情况下，第三逻辑电路5330可以通过反相和缓冲第三检测信号DET3生成第三修复信号HITB3。第三逻辑电路5330可以通过对第三传输信号TS3和第三检测信号DET3执行与非逻辑操作来生成第三修复信号HITB3。
同时，由于第三检测信号发生电路5310由与图6所示的第一检测信号发生电路5110基本上相同的电路实现，并且执行与其基本上相同的操作，因此本文省略其详细描述。
参见图11，第三传输信号发生电路5320可以包括第三解码器5321、第三储存电路5322和第三传输信号输出电路5323。
第三解码器5321可以响应于刷新信号REF，通过对第十三内部地址IADD<13>和第十四内部地址IADD<14>进行解码来生成第九至第十二解码信号DEC<9:12>。在刷新信号REF以逻辑高电平输入的情况下，第三解码器5321可以生成第九至第十二解码信号DEC<9:12>，所有的第九至第十二解码信号DEC<9:12>都具有逻辑高电平。在刷新信号REF以逻辑低电平输入、第十三内部地址IADD<13>和第十四内部地址IADD<14>具有第三组合的情况下，第三解码器5321可以生成被使能到逻辑高电平的第十解码信号DEC<10>和第十一解码信号DEC<11>。
第三储存电路5322可以响应于软修复控制信号SPR，储存第十解码信号DEC<10>和第十一解码信号DEC<11>。响应于使能信号SPREN，在储存的第十解码信号DEC<10>和第十一解码信号DEC<11>二者被使能到逻辑高电平的情况下，第三储存电路5322可以生成被使能到逻辑低电平的第三储存信号SV3。响应于使能信号SPREN，在储存的第十解码信号DEC<10>和第十一解码信号DEC<11>中的任一个处于逻辑低电平、并且第三控制信号CON3处于逻辑低电平的情况下，第三储存电路5322可以生成被禁止到逻辑高电平的第三储存信号SV3。在所有的第一至第十二故障地址FADD<1:12>都是逻辑低电平的情况下，第三控制信号CON3可以设置为被使能到逻辑高电平的信号。
第三传输信号输出电路5323可以响应于第十解码信号DEC<10>和第十一解码信号DEC<11>，输出第三储存信号SV3作为第三传输信号TS3。在第十解码信号DEC<10>和第十一解码信号DEC<11>二者是逻辑高电平的情况下，第三传输信号输出电路5323可以通过反相和缓冲第三储存信号SV3来输出第三传输信号TS3。
参见图12，第四检测电路541可以包括第四检测信号发生电路5410、第四传输信号发生电路5420和第四逻辑电路5430。
第四检测信号发生电路5410可以响应于软修复控制信号SPR，通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成第四检测信号DET4。第四检测信号发生电路5410可以响应于软修复控制信号SPR，储存第一至第十二故障地址FADD<1:12>。第四检测信号发生电路5410可以通过比较储存的第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>，生成第四检测信号DET4。
第四传输信号发生电路5420可以响应于软修复控制信号SPR，储存第十三和第十四内部地址IADD<13:14>。第四传输信号发生电路5420可以根据响应于刷新信号REF和软修复控制信号SPR而储存的第十三和第十四内部地址IADD<13:14>的逻辑电平，生成第四传输信号TS4。在软修复控制信号SPR处于逻辑低电平、并且储存的第十三和第十四内部地址IADD<13:14>具有第四组合的情况下，第四传输信号发生电路5420可以生成逻辑高电平的第四传输信号TS4。
第四逻辑电路5430可以由与非门NAND54实现。第四逻辑电路5430可以响应于第四传输信号TS4，通过反相和缓冲第四检测信号DET4来生成第四修复信号HITB4。在第四传输信号TS4处于逻辑高电平的情况下，第四逻辑电路5430可以通过反相和缓冲第四检测信号DET4来生成第四修复信号HITB4。第四逻辑电路5430可以通过对第四传输信号TS4和第四检测信号DET4执行与非逻辑操作来生成第四修复信号HITB4。
同时，由于第四检测信号发生电路5410由与图6所示的第一检测信号发生电路5110基本上相同的电路实现，并且执行与其基本上相同的操作，因此本文省略其详细描述。
参见图13，第四传输信号发生电路5420可以包括第四解码器5421、第四储存电路5422和第四传输信号输出电路5423。
第四解码器5421可以响应于刷新信号REF，通过对第十三内部地址IADD<13>和第十四内部地址IADD<14>进行解码来生成第十三至第十六解码信号DEC<13:16>。在刷新信号REF以逻辑高电平输入的情况下，第四解码器5421可以生成第十三至第十六解码信号DEC<13:16>，所有的第十三至第十六解码信号DEC<13:16>都具有逻辑高电平。在刷新信号REF以逻辑低电平输入、并且第十三内部地址IADD<13>和第十四内部地址IADD<14>具有第四组合的情况下，第四解码器5421可以生成被使能到逻辑高电平的第十三解码信号DEC<13>和第十五解码信号DEC<15>。
第四储存电路5422可以响应于软修复控制信号SPR，储存第十三解码信号DEC<13>和第十五解码信号DEC<15>。响应于使能信号SPREN，在储存的第十三解码信号DEC<13>和第十五解码信号DEC<15>二者被使能到逻辑高电平的情况下，第四储存电路5422可以生成被使能到逻辑低电平的第四储存信号SV4。响应于使能信号SPREN，在储存的第十三解码信号DEC<13>和第十五解码信号DEC<15>中的任一个处于逻辑低电平、并且第四控制信号CON4处于逻辑低电平的情况下，第四储存电路5422可以生成被禁止到逻辑高电平的第四储存信号SV4。在所有的第一至第十二故障地址FADD<1:12>是逻辑低电平的情况下，第四控制信号CON4可以设置为被使能到逻辑高电平的信号。
第四传输信号输出电路5423可以响应于第十三解码信号DEC<13>和第十五解码信号DEC<15>，输出第四储存信号SV4作为第四传输信号TS4。在第十三解码信号DEC<13>和第十五解码信号DEC<15>二者是逻辑高电平的情况下，第四传输信号输出电路5423可以通过反相和缓冲第四储存信号SV4来输出第四传输信号TS4。
下面参考图1至图13描述根据实施例的半导体器件100的刷新操作，以在软修复操作中故障不发生在多个字线WL中的情况的操作、以及故障发生在多个字线WL之中的被包括在第一区域51中的字线WL中的情况的操作为例。
首先，下面描述在刷新操作期间的软修复操作中，在多个字线WL中不发生故障的情况下的操作。
命令解码器1通过对命令CMD进行解码来生成启动信号BOOT。
熔丝电路2响应于启动信号BOOT输出第一至第十四故障地址FADD<1:14>。由于在多个字线WL中不发生故障，所以所有的第一至第十四故障地址FADD<1:14>都生成为处于逻辑低电平。
命令解码器1通过对命令CMD进行解码来生成刷新信号REF。
地址发生电路3响应于刷新信号REF来顺序地计数第一至第十四内部地址IADD<1:14>。
软修复控制电路4响应于软修复控制信号SPR，通过比较第一至第十二内部地址IADD<1:12>与第一至第十二故障地址FADD<1:12>来生成被禁止到逻辑低电平的使能信号SPREN。
当多个字线WL之中的一个被第一至第十二内部地址IADD<1:12>激活时，第一区域51的第一字线组513执行刷新操作。
当多个字线WL之中的一个被第一至第十二内部地址IADD<1:12>激活时，第二区域52的第二字线组523执行刷新操作。
当多个字线WL之中的一个被第一至第十二内部地址IADD<1:12>激活时，第三区域53的第三字线组533执行刷新操作。
当多个字线WL之中的一个被第一至第十二内部地址IADD<1:12>激活时，第四区域54的第四字线组543执行刷新操作。
以此方式，在刷新操作期间的软修复操作中在多个字线WL中不发生故障的情况下，当第一至第四区域51至54中包括的字线WL在每个区域中同时激活一个时，根据实施例的半导体器件100执行刷新操作。
接下来，下面描述在刷新操作期间的软修复操作中在多个字线WL之中的被包括在第一区域51中的字线WL中发生故障的情况下的操作。
命令解码器1通过对命令CMD进行解码来生成启动信号BOOT。
熔丝电路2响应于启动信号BOOT来输出第一至第十四故障地址FADD<1:14>。第一至第十四故障地址FADD<1:14>生成为包括第一区域51的多个字线WL之中的已经发生故障的字线WL的位置信息。
命令解码器1通过对命令CMD进行解码来生成刷新信号REF。
地址发生电路3响应于刷新信号REF来生成第一至第十四内部地址IADD<1:14>。第一至第十四内部地址IADD<1:14>生成为包括第一区域51的多个字线WL之中的已经发生故障的字线WL的位置信息。
软修复控制电路4响应于软修复控制信号SPR，通过比较第一至第十二内部地址IADD<1:12>与第一至第十二故障地址FADD<1:12>来生成被使能到逻辑高电平的使能信号SPREN。
响应于刷新信号REF和使能信号SPREN，由于第十三和第十四内部地址IADD<13:14>具有第一组合，第一区域51的第一检测电路511通过比较第一至第十二故障地址FADD<1:12>与第一至第十二内部地址IADD<1:12>来生成被使能到逻辑低电平的第一修复信号HITB1。
第一区域51的第一修复电路512响应于被使能到逻辑低电平的第一修复信号HITB1，利用冗余字线RWL来替换由第一至第十二内部地址IADD<1:12>激活的字线WL。
响应于刷新信号REF和使能信号SPREN，由于第十三和第十四内部地址IADD<13:14>不具有第二组合，第二区域52的第二检测电路521生成被禁止到逻辑高电平的第二修复信号HITB2。
第二区域52的第二修复电路522响应于被禁止到逻辑高电平的第二修复信号HITB2，不利用冗余字线RWL来替换由第一至第十二内部地址IADD<1:12>激活的字线WL。
响应于刷新信号REF和使能信号SPREN，由于第十三和第十四内部地址IADD<13:14>不具有第三组合，第三区域53的第三检测电路531生成被禁止到逻辑高电平的第三修复信号HITB3。
第三区域53的第三修复电路532响应于被禁止到逻辑高电平的第三修复信号HITB3，不利用冗余字线RWL来替换由第一至第十二内部地址IADD<1:12>激活的字线WL。
响应于刷新信号REF和使能信号SPREN，由于第十三和第十四内部地址IADD<13:14>不具有第四组合，第四区域54的第四检测电路541生成被禁止到逻辑高电平的第四修复信号HITB4。
第四区域54的第四修复电路542响应于被禁止到逻辑高电平的第四修复信号HITB4，不利用冗余字线RWL来替换由第一至第十二内部地址IADD<1:12>激活的字线WL。
从上面的描述清楚的是，根据本公开实施例的半导体器件可以在刷新操作期间的软修复操作中储存内部地址，所述内部地址包括与在核心电路中所包括的多个区域之中选择的区域有关的信息，并且根据本公开实施例的半导体器件可以仅在由储存的内部地址选择性地激活的区域中执行修复操作，从而通过故障地址防止重复的修复操作。
以上参考图1至图13描述的半导体器件100可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参见图14，根据实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003以及输入/输出接口1004。
数据储存器1001根据来自存储器控制器1002的控制信号，储存从存储器控制器1002施加的数据，以及读出储存的数据并将读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1所示的半导体器件100。数据储存器1001可以包括非易失性存储器，即使电源中断非易失性存储器也能够不丢失数据并连续储存数据。非易失性存储器可以实现为诸如NOR型快闪存储器和NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)或磁阻式随机存取存储器(MRAM)。
存储器控制器1002对通过输入/输出接口1004从外部设备(主机)施加的命令进行解码，并根据解码结果控制关于数据储存器1001和缓冲存储器1003的数据输入/输出。虽然存储器控制器1002在图14中被图示为一个模块，但是应当注意，在存储器控制器1002中，用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器可以独立地配置。
缓冲存储器1003可以临时地储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲存储器1003读出储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)的易失性存储器。
输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦合，使得存储器控制器1002可以接收用于从外部设备输入/输出数据的控制信号，并与外部设备交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之中的一种。
电子系统1000可以用作主机的辅助存储设备、或外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微SD卡、安全数字高容量(SDHC)卡、存储棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑式闪存(CF)卡。
虽然以上对各个实施例进行了描述，但本领域的技术人员应该理解的是，所述的实施例仅作为例子而已。相应地，不应将本文所述的半导体器件100限制于所述的实施例。

Claims (29)

1.一种半导体器件，包括：
软修复控制电路，所述软修复控制电路配置为响应于软修复控制信号来生成使能信号，其中，当在刷新操作中计数的第一内部地址和第二内部地址具有与第一故障地址和第二故障地址相同的组合时，所述使能信号被使能；以及
核心电路，所述核心电路包括第一区域、第二区域、第三区域和第四区域，每个区域包括基于所述第一内部地址、所述第二内部地址、第三内部地址和第四内部地址的组合而被激活的多个字线，其中，所述核心电路配置为响应于所述使能信号来修复如下字线：所述字线中已经发生故障、并且所述字线被包括在所述第一区域、所述第二区域、所述第三区域和所述第四区域之中的通过所述第三内部地址和所述第四内部地址而选择的区域中。
2.根据权利要求1所述的半导体器件，其中，在所述刷新操作期间，所述软修复控制信号被使能为进入对已经发生故障的字线进行修复的软修复操作。
3.根据权利要求1所述的半导体器件，其中，当所述使能信号被禁止时，所述核心电路基于所述第一故障地址和所述第二故障地址的组合，来修复所述多个字线之中的已经发生故障的字线。
4.根据权利要求1所述的半导体器件，其中，所述第一内部地址和所述第二内部地址表示用于激活所述字线的比特位，并且所述第三内部地址和所述第四内部地址表示用于选择所述第一区域、所述第二区域、所述第三区域和所述第四区域中的至少一个的比特位。
5.根据权利要求1所述的半导体器件，其中，所述软修复控制电路包括：
比较信号发生电路，所述比较信号发生电路配置为响应于所述软修复控制信号来储存所述第一故障地址和所述第二故障地址，并且配置为通过比较储存的所述第一故障地址和所述第二故障地址的组合与所述第一内部地址和所述第二内部地址的组合来生成第一比较信号和第二比较信号；以及
使能信号发生电路，所述使能信号发生电路配置为生成所述使能信号，其中，当所述第一比较信号和所述第二比较信号二者被使能时，所述使能信号被使能。
6.根据权利要求5所述的半导体器件，其中，所述第一比较信号在所述第一故障地址和所述第一内部地址的逻辑电平相同时被使能，并且所述第二比较信号在所述第二故障地址和所述第二内部地址的逻辑电平相同时被使能。
7.根据权利要求1所述的半导体器件，其中，所述第一区域包括：
第一检测电路，所述第一检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第一组合时，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第一修复信号；
第一修复电路，所述第一修复电路配置为：响应于所述第一修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第一字线组，所述第一字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第一冗余字线组，所述第一冗余字线组包括冗余字线，所述冗余字线替换所述第一字线组的所述多个字线之中的已经发生故障的字线。
8.根据权利要求1所述的半导体器件，其中，所述第二区域包括：
第二检测电路，所述第二检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第二组合时，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和第二内部地址来生成第二修复信号；
第二修复电路，所述第二修复电路配置为：响应于所述第二修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第二字线组，所述第二字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第二冗余字线组，所述第二冗余字线组包括冗余字线，所述冗余字线替换所述第二字线组的所述多个字线之中的已经发生故障的字线。
9.根据权利要求1所述的半导体器件，其中，所述第三区域包括：
第三检测电路，所述第三检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第三组合时，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第三修复信号；
第三修复电路，所述第三修复电路配置为：响应于所述第三修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第三字线组，所述第三字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第三冗余字线组，所述第三冗余字线组包括冗余字线，所述冗余字线替换所述第三字线组的所述多个字线之中的已经发生故障的字线。
10.根据权利要求1所述的半导体器件，其中，所述第四区域包括：
第四检测电路，所述第四检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第四组合时，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第四修复信号；
第四修复电路，所述第四修复电路配置为：响应于所述第四修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第四字线组，所述第四字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第四冗余字线组，所述第四冗余字线组包括冗余字线，所述冗余字线替换所述第四字线组的所述多个字线之中的已经发生故障的字线。
11.一种半导体器件，包括第一区域、第二区域、第三区域和第四区域，每个区域包括多个字线和多个冗余字线，其中，响应于使能信号，在刷新操作中根据第一内部地址、第二内部地址、第三内部地址和第四内部地址而选择性地激活所述第一区域、所述第二区域、所述第三区域和所述第四区域中的至少一个，并且其中，对如下字线进行修复：所述字线中已经发生故障、并且所述字线被包括在所述第一区域、所述第二区域、所述第三区域和所述第四区域之中的根据所述第一内部地址、所述第二内部地址、所述第三内部地址和所述第四内部地址而被激活的区域中。
12.根据权利要求11所述的半导体器件，其中，在软修复操作中，当所述第一内部地址、所述第二内部地址、所述第三内部地址和所述第四内部地址与包括已经发生故障的字线的位置信息的第一故障地址、第二故障地址、第三故障地址和第四故障地址具有相同的组合时，所述使能信号被使能。
13.根据权利要求11所述的半导体器件，其中，所述第一内部地址和所述第二内部地址表示用于激活所述多个字线的比特位，并且所述第三内部地址和所述第四内部地址表示用于选择所述第一区域、所述第二区域、所述第三区域和所述第四区域中的至少一个的比特位。
14.根据权利要求11所述的半导体器件，其中，所述第一区域包括：
第一检测电路，所述第一检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第一组合时，通过比较第一故障地址和第二故障地址与所述第一内部地址和所述第二内部地址来生成第一修复信号；
第一修复电路，所述第一修复电路配置为：响应于所述第一修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第一字线组，所述第一字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第一冗余字线组，所述第一冗余字线组包括冗余字线，所述冗余字线替换所述第一字线组的所述多个字线之中的已经发生故障的字线。
15.根据权利要求14所述的半导体器件，其中，所述第一检测电路包括：
第一检测信号发生电路，所述第一检测信号发生电路配置为：响应于软修复控制信号，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第一检测信号；
第一传输信号发生电路，所述第一传输信号发生电路配置为响应于所述刷新信号和所述软修复控制信号来储存所述第三内部地址和所述第四内部地址，并且配置为根据储存的所述第三内部地址和所述第四内部地址的逻辑电平来生成第一传输信号；以及
第一逻辑电路，所述第一逻辑电路配置为：响应于所述第一传输信号，通过反相和缓冲所述第一检测信号来输出所述第一修复信号。
16.根据权利要求15所述的半导体器件，其中，所述第一检测信号发生电路包括：
第一比较电路，所述第一比较电路配置为：当所述软修复控制信号被禁止时，储存所述第一故障地址和所述第二故障地址，并且配置为：当所述软修复控制信号被使能时，通过比较储存的所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址，来生成第一预检测信号和第二预检测信号；以及
第一检测信号输出电路，所述第一检测信号输出电路配置为生成所述第一检测信号，当所述第一预检测信号和所述第二预检测信号二者被使能时，所述第一检测信号被使能。
17.根据权利要求15所述的半导体器件，其中，所述第一传输信号发生电路包括：
第一解码器，所述第一解码器配置为：响应于所述刷新信号，通过对所述第三内部地址和所述第四内部地址进行解码来生成第一解码信号、第二解码信号、第三解码信号和第四解码信号；
第一储存电路，所述第一储存电路配置为响应于所述软修复控制信号来储存所述第二解码信号和所述第四解码信号，并且配置为响应于所述使能信号来生成第一储存信号，当所述第二解码信号和所述第四解码信号二者被使能时，所述第一储存信号被使能；以及
第一传输信号输出电路，所述第一传输信号输出电路配置为：响应于所述第二解码信号和所述第四解码信号，输出所述第一储存信号作为所述第一传输信号。
18.根据权利要求11所述的半导体器件，其中，所述第二区域包括：
第二检测电路，所述第二检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第二组合时，通过比较第一故障地址和第二故障地址与所述第一内部地址和所述第二内部地址来生成第二修复信号；
第二修复电路，所述第二修复电路配置为：响应于所述第二修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第二字线组，所述第二字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第二冗余字线组，所述第二冗余字线组包括冗余字线，所述冗余字线替换所述第二字线组的所述多个字线之中的已经发生故障的字线。
19.根据权利要求18所述的半导体器件，其中，所述第二检测电路包括：
第二检测信号发生电路，所述第二检测信号发生电路配置为：响应于软修复控制信号，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第二检测信号；
第二传输信号发生电路，所述第二传输信号发生电路配置为响应于所述刷新信号和所述软修复控制信号来储存所述第三内部地址和所述第四内部地址，并且配置为根据储存的所述第三内部地址和所述第四内部地址的逻辑电平来生成第二传输信号；以及
第二逻辑电路，所述第二逻辑电路配置为：响应于所述第二传输信号，通过反相和缓冲所述第二检测信号来输出所述第二修复信号。
20.根据权利要求19所述的半导体器件，其中，所述第二检测信号发生电路包括：
第二比较电路，所述第二比较电路配置为：当所述软修复控制信号被禁止时，储存所述第一故障地址和所述第二故障地址，并且配置为：当所述软修复控制信号被使能时，通过比较储存的所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址，来生成第三预检测信号和第四预检测信号；以及
第二检测信号输出电路，所述第二检测信号输出电路配置为生成所述第二检测信号，当所述第三预检测信号和所述第四预检测信号二者被使能时，所述第二检测信号被使能。
21.根据权利要求19所述的半导体器件，其中，所述第二传输信号发生电路包括：
第二解码器，所述第二解码器配置为：响应于所述刷新信号，通过对所述第三内部地址和所述第四内部地址进行解码来生成第五解码信号、第六解码信号、第七解码信号和第八解码信号；
第二储存电路，所述第二储存电路配置为响应于所述软修复控制信号来储存所述第五解码信号和所述第八解码信号，并且配置为响应于所述使能信号来生成第二储存信号，当所述第五解码信号和所述第八解码信号二者被使能时，所述第二储存信号被使能；以及
第二传输信号输出电路，所述第二传输信号输出电路配置为：响应于所述第五解码信号和所述第八解码信号，输出所述第二储存信号作为所述第二传输信号。
22.根据权利要求11所述的半导体器件，其中，所述第三区域包括：
第三检测电路，所述第三检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第三组合时，通过比较第一故障地址和第二故障地址与所述第一内部地址和所述第二内部地址来生成第三修复信号；
第三修复电路，所述第三修复电路配置为：响应于所述第三修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第三字线组，所述第三字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第三冗余字线组，所述第三冗余字线组包括替换所述第三字线组的所述多个字线之中的已经发生故障的字线的冗余字线。
23.根据权利要求22所述的半导体器件，其中，所述第三检测电路包括：
第三检测信号发生电路，所述第三检测信号发生电路配置为：响应于软修复控制信号，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第三检测信号；
第三传输信号发生电路，所述第三传输信号发生电路配置为响应于所述刷新信号和所述软修复控制信号来储存所述第三内部地址和所述第四内部地址，并且配置为根据储存的所述第三内部地址和所述第四内部地址的逻辑电平来生成第三传输信号；以及
第三逻辑电路，所述第三逻辑电路配置为：响应于所述第三传输信号，通过反相和缓冲所述第三检测信号来输出所述第三修复信号。
24.根据权利要求23所述的半导体器件，其中，所述第三检测信号发生电路包括：
第三比较电路，所述第三比较电路配置为：当所述软修复控制信号被禁止时，储存所述第一故障地址和所述第二故障地址，并且配置为：当所述软修复控制信号被使能时，通过比较储存的所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址，来生成第五预检测信号和第六预检测信号；以及
第三检测信号输出电路，所述第三检测信号输出电路配置为生成所述第三检测信号，当所述第五预检测信号和所述第六预检测信号二者被使能时，所述第三检测信号被使能。
25.根据权利要求23所述的半导体器件，其中，所述第三传输信号发生电路包括：
第三解码器，所述第三解码器配置为：响应于所述刷新信号，通过对所述第三内部地址和所述第四内部地址进行解码来生成第九解码信号、第十解码信号、第十一解码信号和第十二解码信号；
第三储存电路，所述第三储存电路配置为响应于所述软修复控制信号来储存所述第十解码信号和所述第十一解码信号，并且配置为响应于所述使能信号来生成第三储存信号，当所述第十解码信号和所述第十一解码信号二者被使能时所述第三储存信号被使能；以及
第三传输信号输出电路，所述第三传输信号输出电路配置为：响应于所述第十解码信号和所述第十一解码信号，输出所述第三储存信号作为所述第三传输信号。
26.根据权利要求11所述的半导体器件，其中，所述第四区域包括：
第四检测电路，所述第四检测电路配置为：响应于刷新信号和所述使能信号，当所述第三内部地址和所述第四内部地址具有第四组合时，通过比较第一故障地址和第二故障地址与所述第一内部地址和所述第二内部地址来生成第四修复信号；
第四修复电路，所述第四修复电路配置为：响应于所述第四修复信号，利用冗余字线来替换由所述第一内部地址和所述第二内部地址激活的字线；
第四字线组，所述第四字线组包括由所述第一内部地址和所述第二内部地址选择的所述多个字线；以及
第四冗余字线组，所述第四冗余字线组包括冗余字线，所述冗余字线替换所述第四字线组的所述多个字线之中的已经发生故障的字线。
27.根据权利要求26所述的半导体器件，其中，所述第四检测电路包括：
第四检测信号发生电路，所述第四检测信号发生电路配置为：响应于软修复控制信号，通过比较所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第四检测信号；
第四传输信号发生电路，所述第四传输信号发生电路配置为响应于所述刷新信号和所述软修复控制信号来储存所述第三内部地址和所述第四内部地址，并且配置为根据储存的所述第三内部地址和所述第四内部地址的逻辑电平来生成第四传输信号；以及
第四逻辑电路，所述第四逻辑电路配置为：响应于所述第四传输信号，通过反相和缓冲所述第四检测信号来输出所述第四修复信号。
28.根据权利要求27所述的半导体器件，其中，所述第四检测信号发生电路包括：
第四比较电路，所述第四比较电路配置为：当所述软修复控制信号被禁止时，储存所述第一故障地址和所述第二故障地址，并且配置为：当所述软修复控制信号被使能时，通过比较储存的所述第一故障地址和所述第二故障地址与所述第一内部地址和所述第二内部地址来生成第七预检测信号和第八预检测信号；以及
第四检测信号输出电路，所述第四检测信号输出电路配置为生成所述第四检测信号，当所述第七预检测信号和所述第八预检测信号二者被使能时，所述第四检测信号被使能。
29.根据权利要求27所述的半导体器件，其中，所述第四传输信号发生电路包括：
第四解码器，所述第四解码器配置为：响应于所述刷新信号，通过对所述第三内部地址和所述第四内部地址进行解码来生成第十三解码信号、第十四解码信号、第十五解码信号和第十六解码信号；
第四储存电路，所述第四储存电路配置为响应于所述软修复控制信号来储存所述第十三解码信号和所述第十五解码信号，并且配置为响应于所述使能信号来生成第四储存信号，当所述第十三解码信号和所述第十五解码信号二者被使能时所述第四储存信号被使能；以及
第四传输信号输出电路，所述第四传输信号输出电路配置为：响应于所述第十三解码信号和所述第十五解码信号，输出所述第四储存信号作为所述第四传输信号。
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