TW201704996A - 包括半導體記憶體裝置的記憶體系統及其操作方法 - Google Patents

包括半導體記憶體裝置的記憶體系統及其操作方法 Download PDF

Info

Publication number
TW201704996A
TW201704996A TW105104070A TW105104070A TW201704996A TW 201704996 A TW201704996 A TW 201704996A TW 105104070 A TW105104070 A TW 105104070A TW 105104070 A TW105104070 A TW 105104070A TW 201704996 A TW201704996 A TW 201704996A
Authority
TW
Taiwan
Prior art keywords
page
data
program operation
memory
virtual
Prior art date
Application number
TW105104070A
Other languages
English (en)
Other versions
TWI688896B (zh
Inventor
金台勳
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201704996A publication Critical patent/TW201704996A/zh
Application granted granted Critical
Publication of TWI688896B publication Critical patent/TWI688896B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0085—Write a page or sector of information simultaneously, e.g. a complete row or word line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

本發明提供一種記憶體系統的操作方法，記憶體系統包括第一半頁和第二半頁，操作方法包括從主資料獲取第一部分資料和第二部分資料；利用第一部分資料對所選擇的頁的第一半頁執行第一程式操作；以及利用第二部分資料對所選擇的頁的第二半頁執行第二程式操作。第一部分資料和第二部分資料可分別被程式設計在第一半頁和第二半頁中的相同的第一行區域中。

Description

包括半導體記憶體裝置的記憶體系統及其操作方法
本申請要求2015年7月23日提交的申請號為10-2015-0104594的韓國專利申請的優先權，其公開全文透過引用併入本文。
各種實施例整體關於一種電子裝置，且更具體地，關於一種半導體記憶體裝置、包括該半導體記憶體裝置的記憶體系統及該記憶體系統的操作方法。
半導體記憶體裝置是由諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(Inp)的半導體材料製成的儲存裝置。半導體記憶體裝置通常被分類為揮發性記憶體裝置和非揮發性記憶體裝置。
當斷電時，揮發性記憶體裝置遺失儲存的資料。揮發性記憶體裝置的示例包括靜態RAM(SRAM,static RAM)、動態RAM(DRAM,dynamic RAM)和同步DRAM(SDRAM,synchronous DRAM)。無論裝置的電源是打開還是關閉，非揮發性記憶體裝置保留儲存的資料。非揮發性記憶體裝置的示例包括唯讀記憶體(ROM,read only memory)、遮罩ROM(MROM,mask ROM)、可程式設計ROM(PROM,programmable ROM)、可抹除可程式設計ROM(EPROM,erasable programmable ROM)、電性可抹除可程式設計ROM(EEPROM,electrically erasable and programmable ROM)、快閃記憶體、相變隨機存取記憶體 (PRAM,phase change random access memory)、磁性RAM(MRAM,magnetic RAM)、電阻式RAM(RRAM,resistive RAM)和鐵電RAM(FRAM,ferroelectirc)。快閃記憶體裝置被分類為NOR型和NAND型。
本發明的各種實施例關於半導體記憶體裝置、包括半導體記憶體裝置的記憶體系統及記憶體系統的操作方法。本發明的裝置、系統和方法展示提高的可靠性。
根據本發明的一個實施例，提供一種記憶體系統的操作方法。記憶體系統可包括多個頁，每個頁包括第一半頁和第二半頁。方法可包括從主資料獲取第一部分資料和第二部分資料；利用第一部分資料對所選擇的頁的第一半頁執行第一程式操作；以及利用第二部分資料對所選擇的頁的第二半頁執行第二程式操作。第一部分資料和第二部分資料可分別被程式設計在第一半頁和第二半頁中的相同的第一行區域中。
第一虛擬資料可在第一程式操作期間被程式設計在第一半頁中的第二行區域中。第二虛擬資料可在第二程式操作期間被程式設計在第二半頁中的第二行區域中。
第一虛擬資料和第二虛擬資料中的每個可具有預定的資料模式。
第一程式操作和第二程式操作可回應於單個程式命令被同時地執行。
第一程式操作和第二程式操作可回應於不同程式命令被順序地執行。
第一行區域可被設置在第一半頁和第二半頁中的每個的實質中 間的位置。
主資料的大小可小於整頁的大小。
第一部分資料和第二部分資料可具有實質相同的大小。
第一半頁和第二半頁可以彼此交替的模式設置。
根據另一個實施例，提供一種記憶體系統，記憶體系統包括半導體記憶體裝置，半導體記憶體裝置包括多個頁。多個頁中的每個可包括第一半頁和第二半頁。裝置可包括控制器，控制器適用於：從主資料獲取第一部分資料和第二部分資料；利用第一部分資料對所選擇的頁的第一半頁執行第一程式操作；以及利用第二部分資料對所選擇的頁的第二半頁執行第二程式操作。控制器可分別將第一部分資料和第二部分資料程式設計在第一半頁和第二半頁中的相同的第一行區域中。
控制器可在第一程式操作期間將第一虛擬資料程式設計在第一半頁中的第二行區域中。控制器可在第二程式操作期間將第二虛擬資料程式設計在第二半頁中的第二行區域中。
第一虛擬資料和第二虛擬資料中的每個可具有預定的資料模式。
控制器可回應於單個程式命令同時執行第一程式操作和第二程式操作。
控制器可回應於不同程式命令順序地執行第一程式操作和第二程式操作。
第一行區域可以相對於第一半頁和第二半頁中的每個的實質中間的佈置來設置。
主資料可具有小於整頁的大小的大小。
第一部分資料和第二部分資料可具有實質相同的大小。
第一半頁和第二半頁可以彼此交替的模式設置。
根據一個實施例，每個都包括第一半頁和第二半頁的多個頁的控制方法可包括提供待被部分地儲存在所選擇的頁中的主資料；利用主資料對所選擇的頁的第一半頁和第二半頁中的相同的第一行區域執行主程序操作；以及在主程序操作期間利用虛擬資料對選擇的頁的第一半頁和第二半頁中的相同的第二行區域執行虛擬程式操作。
主資料可包括第一部分資料和第二部分資料。虛擬資料可包括第一虛擬資料和第二虛擬資料。主程序操作的執行可包括：利用第一部分資料對第一半頁中的第一行區域執行第一主程序操作；以及利用第二部分資料對第二半頁中的第一行區域執行第二主程序操作。虛擬程式操作的執行可包括：在第一主程序操作期間利用第一虛擬資料對第一半頁中的第二行區域執行第一虛擬程式操作；以及在第二主程序操作期間利用第二虛擬資料對第二半頁中的第二行區域執行第二虛擬程式操作。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀取和寫入電路
124‧‧‧輸入/輸出電路
125‧‧‧控制邏輯
200‧‧‧控制器
210‧‧‧處理器
220‧‧‧緩衝記憶體
230‧‧‧主機介面
240‧‧‧記憶體控制器
250‧‧‧主匯流排
310‧‧‧記憶體區塊
320‧‧‧記憶體區塊
330‧‧‧記憶體區塊
1000‧‧‧記憶體系統
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源供應器
3500‧‧‧系統匯流排
BL‧‧‧位元線
BLK‧‧‧記憶體區塊
CADDR0‧‧‧第零行位址
CADDR1-CADDRm-1‧‧‧第一行位址-第(m-1)行位址
CADDRm‧‧‧第m行位址
CADDRm+1-CADDR2m-1‧‧‧第(m+1)行位址-第(2m-1)行位址
CH1-CHk‧‧‧第一通道-第k通道
CMD‧‧‧命令
CR1‧‧‧第一行區域
CR2‧‧‧第二行區域
CR3‧‧‧第三行區域
CR4‧‧‧第四行區域
CSL‧‧‧共源極線
DATA‧‧‧資料
DD1‧‧‧第一虛擬資料
DD2‧‧‧第二虛擬資料
DSL‧‧‧汲極選擇線
DSL1‧‧‧第一汲極選擇線
DSL2‧‧‧第二汲極選擇線
DST‧‧‧汲極選擇電晶體
EBL1-EBLm‧‧‧第一偶數位元線-第m偶數位元線
ECS1-ECSm‧‧‧第一偶數胞字串-第m偶數胞字串
ECS11-ECS1m‧‧‧偶數胞字串
ECS11’-ECS1m’‧‧‧偶數胞字串
ECS21-ECS2m‧‧‧偶數胞字串
ECS21’-ECS2m’‧‧‧偶數胞字串
EPG‧‧‧偶數頁
EPG1-EPGn‧‧‧第一偶數頁-第n偶數頁
HPD1‧‧‧第一半頁資料
HPD2‧‧‧第二半頁資料
HPG1‧‧‧第一半頁
HPG2‧‧‧第二半頁
M1-Mn‧‧‧第一記憶胞-第n記憶胞
MC1-MCp‧‧‧第一記憶胞-第p記憶胞
MCp+1-MCn‧‧‧第(p+1)記憶胞-第n記憶胞
MDT‧‧‧主資料
OBL1-OBLm‧‧‧第一奇數位元線-第m奇數位元線
OCS1-OCSm‧‧‧第一奇數胞字串-第m奇數胞字串
OCS11-OCS1m‧‧‧奇數胞字串
OCS11’-OCS1m’‧‧‧奇數胞字串
OCS21-OCS2m‧‧‧奇數胞字串
OCS21’-OCS2m’‧‧‧奇數胞字串
OPG‧‧‧奇數頁
OPG1-OPGn‧‧‧第一奇數頁-第n奇數頁
PA‧‧‧實體區區塊位址
PD1‧‧‧第一部分資料
PD2‧‧‧第二部分資料
PG‧‧‧頁
PL‧‧‧管線
PG1-PGn‧‧‧第一頁-第n頁
PT‧‧‧管電晶體
SR1‧‧‧第一子區域
SR2‧‧‧第二子區域
SSL‧‧‧源極選擇線
SSL1‧‧‧第一源極選擇線
SSL2‧‧‧第二源極選擇線
SST‧‧‧源極選擇電晶體
WL‧‧‧字元線
WL1-WLn‧‧‧第一字元線-第n字元線
S110~S120‧‧‧步驟
S210~S230‧‧‧步驟
S310~S340‧‧‧步驟
S410~S440‧‧‧步驟
〔圖1〕是說明根據本發明的一個實施例的記憶體系統的方塊圖。
〔圖2〕是說明根據本發明的一個實施例的半導體記憶體裝置的方塊圖。
〔圖3〕是說明根據本發明的一個實施例的被應用在如圖2所示的半導體記憶體裝置的記憶胞陣列中的記憶體區塊的方塊圖。
〔圖4〕是說明根據本發明的一個實施例的包括偶數頁和奇數頁的記憶體區塊的方塊圖。
〔圖5〕是說明根據本發明的一個實施例的被包括在如圖2所示的半導體記憶體裝置的記憶胞陣列中的記憶體區塊的電路圖。
〔圖6〕是說明根據本發明的一個實施例的可被包括在如圖2所示的半導體記憶體裝置的記憶胞陣列中的記憶體區塊的另一個示例的電路圖。
〔圖7〕是說明根據本發明的一個實施例的可被應用在如圖2所示的半導體裝置的記憶胞陣列中的記憶體區塊的另一個示例的電路圖。
〔圖8〕是說明根據本發明的一個實施例的記憶體系統的操作方法的流程圖。
〔圖9〕是根據本發明的一個實施例的主資料、第一部分資料和第二部分資料的簡化說明。
〔圖10〕是根據本發明的一個實施例的第一行區域和第二行區域的簡化說明。
〔圖11〕是根據本發明的一個實施例的資料被程式設計至其的偶數頁和奇數頁的區域的簡化說明。
〔圖12〕是示出根據本發明的一個實施例的行位址與偶數位元線和奇數位元線之間的關係的表格。
〔圖13〕是根據本發明的一個實施例的資料被程式設計至其的偶數頁的區域和奇數頁的區域的示例的簡化說明。
〔圖14〕是根據本發明的一個實施例的資料被程式設計至其的偶數頁和奇數頁的區域的另一個示例的簡化說明。
〔圖15〕是根據本發明的一個實施例的資料被程式設計至其的偶數頁的區域和奇數頁的區域的另一個示例的簡化說明。
〔圖16〕是說明根據本發明的一個實施例的圖8的步驟S120的示例的流程 圖。
〔圖17〕是根據本發明的一個實施例的第一半頁資料和第二半頁資料的程式操作的說明。
〔圖18〕是說明根據本發明的一個實施例的圖8的步驟S120的另一個示例的流程圖。
〔圖19〕是根據本發明的一個實施例的回應於具體程式命令的第一部分資料和第二部分資料的程式操作的說明。
〔圖20〕是說明根據本發明的一個實施例的記憶體系統的一個應用示例的方塊圖。
〔圖21〕是說明根據本發明的一個實施例的包括如圖20所示的記憶體系統的計算系統的方塊圖。
在下文中，將參照附圖描述本發明的各種實施例。附圖和實施例被提供以允許所屬領域中具有通常知識者理解本發明。然而，本發明可以不同的形式來實施且不應被解釋為限於提出的實施例。而是，這些實施例被提供使得本公開將是徹底且完整的。
此外，如在此使用的“連接/耦接”表示一個元件被“直接電性地”耦接至另一個元件或透過另一個元件被“間接電性地”耦接。
現在參照圖1，提供了根據本發明的一個實施例的記憶體系統1000。記憶體系統1000可包括半導體記憶體裝置100和控制器200。
半導體記憶體裝置100可在控制器200的監控下操作。半導體記憶體裝置100可包括記憶胞陣列110和用於驅動記憶胞陣列110的週邊電路 120。記憶胞陣列110可包括多個非揮發性記憶胞。
週邊電路120可在控制器200的控制下操作。例如，週邊電路120可在控制器200的控制下執行一個或多個操作，包括但不限於：利用資料對記憶胞陣列110程式設計，從記憶胞陣列110讀取資料，輸出讀取的資料至控制器200以及抹除被儲存在記憶胞陣列110中的資料。
在程式操作期間，週邊電路120可從控制器200接收程式命令、實體區塊位址和資料。然後，包括在其中的對應於實體區塊位址的單個記憶體區塊和單個頁可被選擇。週邊電路120可利用資料對選擇的頁程式設計。
在讀取操作期間，週邊電路120可從控制器200接收讀取命令和實體區塊位址。然後，諸如對應於實體區塊位址的單個記憶體區塊和單個頁的記憶體區域可被選擇。週邊電路120可從選擇的記憶體區域讀取資料並將讀取的資料輸出至控制器200。
在抹除操作期間，週邊電路120可從控制器200接收抹除命令和實體區塊位址。然後，諸如包括在其中的單個記憶體區塊和單個頁的記憶體區域可被實體區塊位址選擇。然後，週邊電路120可隨後抹除儲存在所選擇的記憶體區域中的資料。
半導體記憶體裝置可以是非揮發性記憶體裝置。例如，半導體記憶體裝置可以是ROM、MROM、PROM、EPROM、EEPROM、快閃記憶體、PRAM、MRAM、RRAM、FRAM等。根據一個實施例，半導體記憶體裝置100可以是快閃記憶體裝置。
控制器200可以控制半導體記憶體裝置100。因此，當控制器200控制寫入操作時，半導體記憶體裝置100可執行程式操作。當控制器200控 制讀取操作時，半導體記憶體裝置100可執行讀取操作。當控制器200控制抹除操作時，半導體記憶體裝置100可執行抹除操作。
控制器200可包括處理器210、緩衝記憶體220、主機介面230和記憶體控制器240。
處理器210可被耦接至主匯流排250。處理器210可控制控制器200的一般操作。處理器210可作為快閃轉換層(FTL,flash translation layer)。處理器210可透過主機介面230接收來自主機的請求。
處理器210可將包括在請求中的邏輯區區塊位址轉換成實體區塊位址。當來自主機的請求是程式請求時，資料可被進一步從主機提供。處理器210可產生對應於程式請求的程式命令並將程式命令、實體區塊位址和資料儲存在緩衝記憶體220中。儲存在緩衝記憶體220中的程式命令、實體區塊位址和資料可透過記憶體控制器240被轉移到半導體記憶體裝置100。
根據一個實施例，處理器210可在沒有來自主機的請求的情況下產生程式命令、實體區塊位址和資料，並將程式命令、實體區塊位址和資料轉移到半導體記憶體裝置100。例如，處理器210可產生用於背景操作的程式命令、實體區塊位址和資料，例如，用於耗損均衡(wear leveling)的程式操作或用於垃圾收集(garbage collection)的程式操作。
緩衝記憶體220可被耦接至主匯流排250。緩衝記憶體220可在處理器210的控制下操作。根據一個實施例，緩衝記憶體220可以是或包括用於處理器210的操作記憶體、半導體記憶體裝置100和主機之間的快取記憶體、半導體記憶體裝置100和主機之間的資料緩衝器或其任意組合。
主機介面230可包括協定以執行主機和控制器200之間的通訊。 根據一個實施例，主機介面230可透過諸如以下的各種協定中的至少一個與主機通訊：通用序列匯流排(USB,universal serial bus)協定、多媒體卡(MMC,multimedia card)協定、週邊元件連接(PCI,peripheral component interconnection)協議、PCI-高速(PCI-E,PCI-express)協定、高級技術附件(ATA,advanced technology attachement)協定、串列-ATA(serial-ATA)協定、並行-ATA協定(parallel-ATA)、小型電腦小型介面(SCSI,small computer small interface)協定、增強型小型磁片介面(ESDI,enhanced small disk interface)協定、集成驅動電子(IDE,integrated drive electronics)協定、私有協定等。
記憶體控制器240可被耦接至主匯流排250。記憶體控制器240可在處理器210的控制下控制半導體記憶體裝置100。記憶體控制器240可在處理器210的控制下透過將儲存在緩衝記憶體220中的程式命令、實體區塊位址和資料轉移到半導體記憶體裝置100來控制程式操作。
現在參照圖2，提供通常指定為元件符號100的半導體記憶體裝置的示例。半導體記憶體裝置可與圖1中所示的記憶體系統一起使用。
因此，半導體記憶體裝置100可包括記憶胞陣列110和週邊電路120。
記憶胞陣列110可包括多個記憶體區塊。多個記憶體區塊中的每個可包括多個頁。例如，如圖3的示例中所示的，一個記憶體區塊BLK可包括第一至第n頁PG1-PGn。每一頁均可包括第一記憶胞和與第一記憶胞交替設置的第二記憶胞。每個頁可被分成兩部分。例如，每個頁可被分成兩個半頁。第一記憶胞可形成第一半頁HPG1，且第二記憶胞可形成第二半頁HPG2。換言之，每個頁可包括第一半頁HPG1和第二半頁HPG2。
根據一個實施例，第一半頁HPG1可包括偶數記憶胞且第二半頁HPG2可包括奇數記憶胞，即，第一記憶胞和第二記憶胞可以分別是偶數記憶胞和奇數記憶胞。在該實施例中，第一半頁HPG1可被定義為偶數頁且第二半頁HPG2可被定義為奇數頁。然而，根據另一個實施例，第一半頁HPG1可包括奇數記憶胞且第二半頁HPG2可包括偶數記憶胞(即，第一記憶胞和第二記憶胞可以分別是奇數記憶胞和偶數記憶胞)。在這種實施例中，第一半頁HPG1可被稱為奇數頁，且第二半頁HPG2可被稱為偶數頁。
每個頁可以是或包括偶數頁或奇數頁。如圖4所示，一個記憶體區塊BLK可包括第一至第n偶數頁EPG1-EPGn和第一至第n奇數頁OPG1-OPGn。
現在再次參照圖2，記憶胞陣列110可包括多個頁，多個頁可分別被連接至字元線WL。在單個頁中，記憶胞可被耦接至位元線BL。偶數頁的記憶胞可被耦接至偶數位元線，而奇數頁的記憶胞可被耦接至奇數位元線。記憶胞可以是非揮發性記憶胞。記憶胞可以是揮發性記憶胞。
半導體記憶體裝置100的程式操作和讀取操作可以頁為單位執行。半導體記憶體裝置100的抹除操作可以記憶體區塊為單位執行。
週邊電路120可包括位址解碼器121、電壓產生器122、讀取和寫入電路123、輸入/輸出電路124和控制邏輯125。
位址解碼器121可透過字元線WL被耦接至記憶胞陣列110。位址解碼器121可在控制邏輯125的控制下操作。
位址解碼器121可透過控制邏輯125接收實體區塊位址PA。半導體記憶體裝置100的程式操作可以頁為單位執行。例如，在程式操作期間，實 體區塊位址PA可包括區塊位址和列位址。
位址解碼器121可解碼實體區塊位址PA的區塊位址。位址解碼器121可根據解碼的區塊位址選擇記憶體區塊中的一個。
位址解碼器121可解碼實體區塊位址PA的列位址。位址解碼器121可根據解碼的列位址選擇被選擇的記憶體區塊的字元線，使得單個頁可被選擇。
根據一個實施例，位址解碼器121可包括位址緩衝器、區塊解碼器和列解碼器。
電壓產生器122可透過使用供應至半導體記憶體裝置100的外部電源電壓來產生多個電壓。電壓產生器122可在控制邏輯125的控制下操作。
根據實施例，電壓產生器122可透過調節外部電源電壓來產生內部電源電壓。由電壓產生器122產生的內部電源電壓可被用作半導體記憶體裝置100的操作電壓。
讀取和寫入電路123可在控制邏輯125的控制下操作。讀取和寫入電路123可透過位元線BL被耦接至記憶胞陣列110。讀取和寫入電路123可被耦接至輸入/輸出電路124。
讀取和寫入電路123可解碼實體區塊位址PA的行位址。讀取和寫入電路123可響應於解碼的行位址選擇位元線BL的一部分或全部。
在程式操作期間，讀取和寫入電路123可透過輸入/輸出電路124接收資料DATA。讀取和寫入電路123可透過選擇的位元線BL將資料DATA轉移到所選擇的頁的相應的記憶胞。根據一個實施例，讀取和寫入電路123可根據資料DATA將選擇的位元線BL偏壓至程式允許電壓(例如，接地電壓)和程 式禁止電壓(例如，電源電壓)。被耦接至施加有程式允許電壓的位元線的記憶胞可具有增加的臨界電壓。被耦接至施加有程式禁止電壓的位元線的記憶胞的臨界電壓可被保持。
控制邏輯125可被耦接至位址解碼器121、電壓產生器122、讀取和寫入電路123和輸入/輸出電路124。控制邏輯125可從控制器200接收命令CMD和實體區塊位址PA。控制邏輯125可回應於命令CMD來控制位址解碼器121、電壓產生器122、讀取和寫入電路123和輸入/輸出電路124。控制邏輯125可將實體區塊位址PA轉移到位址解碼器121及讀取和寫入電路123。
圖5說明通常指定為元件符號310的圖1的記憶胞陣列110的記憶體區塊中的一個。單元陣列110的餘下的記憶體區塊可以與記憶體區塊310實質相同的方式來配置。記憶體區塊310可包括多個偶數頁和多個奇數頁。記憶體區塊310可透過第一至第m偶數位元線EBL1-EBLm和第一至第m奇數位元線OBL1-OBLm被耦接至讀取和寫入電路123。記憶體區塊310可透過共源極線CSL、源極選擇線SSL、第一至第n字元線WL1-WLn和汲極選擇線DSL被耦接至位址解碼器121。第一至第n字元線WL1-WLn可被包括在圖1所示的字元線WL中。
記憶體區塊310可包括多個胞字串(cell string)ECS1-ECSm和OCS1-OCSm。第一至第m偶數胞字串ECS1-ECSm可分別被耦接至第一至第m偶數位元線EBL1-EBLm。第一至第m奇數胞字串OCS1-OCSm可分別被耦接至第一至第m奇數位元線OBL1-OBLm。胞字串中的每個可包括被耦接至源極選擇線SSL的源極選擇電晶體SST、分別被耦接至第一至第n字元線WL1-WLn的第一至第n記憶胞M1-Mn以及被耦接至汲極選擇線DSL的汲極選擇電晶體 DST。在每個單個胞字串中，源極選擇電晶體SST、第一至第n記憶胞M1-Mn和汲極選擇電晶體DST可串聯地彼此耦接。每個胞字串的源極選擇電晶體SST可被耦接至共源極線CSL。每個胞字串的汲極選擇電晶體DST可被耦接至對應的位元線。
被耦接至偶數胞字串ECS1-ECSm的單個字元線的記憶胞可形成單個偶數頁(圖4中的EPG)。以同樣的方式，被耦接至奇數胞字串OCS1-OCSm的單個字元線的記憶胞可形成奇數頁(圖4中的OPG)。這種方式，記憶體區塊310可包括多個偶數頁和多個奇數頁。
圖6是說明可以是記憶胞陣列110中的多個記憶體區塊中的一個的記憶體區塊的另一個示例320的電路圖。其餘記憶體區塊可以與記憶體區塊320實質相同的方式來配置。
記憶胞陣列110可具有三維結構。記憶體區塊320可包括多個偶數頁和多個奇數頁。根據一個實施例，提供具有三維結構的記憶胞，其包括多個區塊，每個區塊具有多個偶數頁和多個奇數頁。
參照圖6，記憶體區塊320可包括多個胞字串ECS和OCS。多個胞字串ECS和OCS中的每個可形成為“U”形。為便於說明，圖6示出兩個胞字串可被設置在第一記憶體區塊320中的行方向上。然而，多於兩個胞字串可被設置在行方向上(即，+Y方向)。
為便於說明，圖6示出第一列中的偶數胞字串中的一個(ECS11)。然而，“m”個偶數胞字串ECS11-ECS1m可被設置在第一列中。而且，圖6示出第一列中的奇數胞字串中的一個奇數胞字串OCS1m。然而，“m”個奇數胞字串OCS11-OCS1m可被設置在第一列中。
以同樣的方式，m個偶數胞字串ECS21-ECS2m和m個奇數胞字串OCS21-OCS2m可被設置在第二列中。
被設置在第一列中的偶數胞字串ECS11-ECS1m和被設置在第一列中的奇數胞字串OCS11-OCS1m可在X方向上彼此交替地設置。同樣地，被設置在第一列中的偶數胞字串ECS21-ECS2m和第二列中的奇數胞字串OCS21-OCS2m可在X方向上彼此交替地設置。
胞字串中的每個可包括源極選擇電晶體SST、多個記憶胞MC1-MCn、管電晶體(pipe transistor)PT和汲極選擇電晶體DST。
選擇電晶體SST和DST和記憶胞MC1-MCn可具有相似的結構。根據一個實施例，選擇電晶體SST和DST和記憶胞MC1-MCn中的每個可包括通道層、隧穿絕緣層、電荷儲存層和阻斷絕緣層。
在每個胞字串中，記憶胞MC1-MCp和源極選擇電晶體SST可被堆疊在穿過記憶體區塊320下的基板(未示出)的方向上，即，+Z方向上。在每個胞字串中，記憶胞MCp+1-MCn和汲極選擇電晶體DST可被順序地堆疊在+Z方向上。
每個胞字串的源極選擇電晶體SST可被耦接在共源極線CSL和記憶胞MC1-MCp之間。根據一個實施例，設置在相同列中(+X方向上)的胞字串的源極選擇電晶體可被耦接至在列方向上延伸的源極選擇線。被設置在不同列中的胞字串的源極選擇電晶體可被耦接至不同的源極選擇線。被設置在第一列中的偶數胞字串ECS11-ECS1m和奇數胞字串OCS11-OCS1m可被耦接至第一源極選擇線SSL1。被設置在第二列中的偶數胞字串ECS21-ECS2m和奇數胞字串OCS21-OCS2m可被耦接至第二源極選擇線SSL2。
每個胞字串的第一至第n記憶胞MC1-MCn可被耦接在源極選擇電晶體SST和汲極選擇電晶體DST之間。
第一至第n記憶胞MC1-MCn可被分為第一至第p記憶胞MC1-MCp和第(p+1)至第n記憶胞MCp+1-MCn。第一至第p記憶胞MC1-MCp和第(p+1)至第n記憶胞MCp+1-MCn可透過管電晶體PT被耦接。
第一至第p記憶胞MC1-MCp可被串聯地耦接在源極選擇電晶體SST和管電晶體PT之間。第(p+1)至第n記憶胞MCp+1-MCn可被串聯地耦接在管電晶體PT和汲極選擇電晶體DST之間。第一至第n記憶胞MC1-MCn的閘極可分別被耦接至第一至第n字元線WL1-WLn。
每個胞字串的管電晶體PT的閘極可被耦接至管線PL。
每個胞字串的汲極選擇電晶體DST可被耦接在對應的位元線和記憶胞MCp+1-MCn之間。根據一個實施例，被設置在相同列中的胞字串的汲極選擇電晶體可被耦接至在列方向上延伸的汲極選擇線。被設置在不同列中的胞字串的汲極選擇電晶體可被耦接至不同的汲極選擇線。被設置在第一列中的偶數胞字串ECS11-ECS1m和奇數胞字串OCS11-OCS1m可被耦接至第一汲極選擇線DSL1。被設置在第二列中的偶數胞字串ECS21-ECS2m和奇數胞字串OCS21-OCS2m可被耦接至第二汲極選擇線DSL2。
被設置在行方向(+Y方向)上的兩個胞字串可被耦接至在行方向上延伸的位元線。偶數位元線EBL1-EBLm可在X方向上與奇數位元線OBL1-OBLm交替地設置。偶數位元線EBL1-EBLm中的每個可被耦接至偶數胞字串。奇數位元線OBL1-OBLm中的每個可被耦接至奇數胞字串。
第一列中偶數胞字串ECS11-ECS1m中被耦接至相同字元線的 記憶胞可形成一個偶數頁(圖4中的EPG)。第一列中奇數胞字串OCS11-OCS1m中被耦接至相同字元線的記憶胞可形成一個奇數頁(圖4中的OPG)。另外，第二列中偶數胞字串ECS21-ECS2m中被耦接至相同字元線的記憶胞可形成一個偶數頁，且第二列中奇數胞字串OCS21-OCS2m中被耦接至相同字元線的記憶胞可形成一個奇數頁。
圖7是說明根據記憶體區塊330的另一個示例的電路圖。記憶體區塊330是包括在記憶胞陣列110中的多個記憶體區塊中的一個。為了方便起見，圖7僅示出記憶體區塊中的一個。然而，應該理解的是，其餘記憶體區塊可以與記憶體區塊330相同或實質相同的方式配置。
現在參照圖7，記憶體區塊330的胞字串中的每個可在+Z方向上延伸。
而且，為了便於說明，圖7僅示出第一列中的偶數胞字串中的一個和奇數胞字串中的一個，即，偶數胞字串ECS11’和奇數胞字串OCS1m’。然而，“m”個偶數胞字串ECS11’-ECS1m’和“m”個奇數胞字串OCS11’-OCS1m’可被設置在第一列中。
以同樣的方式，m個偶數胞字串ECS21’-ECS2m’和m個奇數胞字串OCS21’-OCS2m’可被設置在第二列中。
被設置在第一列中的偶數胞字串ECS11’-ECS1m’可與被設置在第一列中的奇數胞字串OCS11’-OCS1m’交替地設置。設置在第二列中的偶數胞字串ECS21’-ECS2m’可與設置在第二列中的奇數胞字串OCS21’-OCS2m’交替地設置。
胞字串中的每個可包括源極選擇電晶體SST、第一至第n記憶 胞MC1-MCn和汲極選擇電晶體DST。
選擇電晶體SST和DST與記憶胞MC1-MCn可具有相似的結構。根據一個實施例，選擇電晶體SST和DST和記憶胞MC1-MCn中的每個可包括通道層、隧穿絕緣層、電荷儲存層和阻斷絕緣層。
在每個胞字串中，源極選擇電晶體SST、第一至第n記憶胞MC1-MCn和汲極選擇電晶體DST可被順序地堆疊在穿過記憶體區塊330下的基板(未示出)的+Z方向上。
每個胞字串的源極選擇電晶體SST可被耦接在共源極線CSL和記憶胞MC1-MCn之間。根據一個實施例，設置在相同列(+X方向)中的胞字串的源極選擇電晶體可被耦接至在列方向上延伸的源極選擇線。被設置在不同列中的胞字串的源極選擇電晶體可被耦接至不同的源極選擇線。被設置在第一列中的偶數胞字串ECS11’-ECS1m’和奇數胞字串OCS11’-OCS1m’可被耦接至第一源極選擇線SSL1。被設置在第二列中的偶數胞字串ECS21’-ECS2m’和奇數胞字串OCS21’-OCS2m’可被耦接至第二源極選擇線SSL2。
在每個胞字串中，第一至第n記憶胞MC1-MCn可被串聯地耦接在源極選擇電晶體SST和汲極選擇電晶體DST之間。第一至第n記憶胞MC1-MCn可分別被耦接至第一至第n字元線WL1-WLn。
每個胞字串的汲極選擇電晶體DST可被耦接在對應的位元線和記憶胞MC1-MCn之間。被設置在第一列中的偶數胞字串ECS11’-ECS1m’和奇數胞字串OCS11’-OCS1m’可被耦接至第一汲極選擇線DSL1。被設置在第二列中的偶數胞字串ECS21’-ECS2m’和奇數胞字串OCS21’-OCS2m’可被耦接至第二汲極選擇線DSL2。
因此，除了管電晶體PT從每個胞字串中被移除外，圖7中所示的記憶體區塊330可具有與圖6中所示的記憶體區塊320相似的等效電路。
第一列中偶數胞字串ECS11’-ECS1m’中被耦接至相同字元線的記憶胞可形成圖4中的單個偶數頁EPG。第一列中奇數胞字串OCS21’-OCS2m’中被耦接至相同字元線的記憶胞可形成一個奇數頁(圖4中的OPG)。另外，第二列中偶數胞字串ECS21’-ECS2m’中被耦接至相同字元線的記憶胞可形成一個偶數頁。第二列中奇數胞字串OCS21’-OCS2m’中被耦接至相同字元線的記憶胞可形成一個奇數頁。
從參照圖6和圖7的前述說明中將顯而易見的是，三維記憶胞陣列可在不脫離本發明的範圍的情況下以各種實施例來實施。例如，各種實施例可由所屬領域中具有通常知識者在閱讀本公開後想到，其中，記憶胞陣列的記憶體區塊可包括多個頁，且每個頁可包括偶數頁和奇數頁。
圖8是說明圖1的記憶體系統100的操作方法的示例的流程圖。因此，參照圖1和圖8，在步驟S110中，控制器200可提供來自主資料的第一部分資料和第二部分資料。主資料可以指待被程式設計至半導體記憶體裝置100的資料。
主資料可被儲存在單個頁(圖3中的PG)的一部分中。主資料的大小可小於單個頁的整體大小。例如，當單個頁的整體大小是8(八)千位元組時，主資料的大小可小於8千位元組。
根據一個實施例，主資料可從主機提供的資料中產生。主資料可透過使主機提供的資料隨機化來產生。用於隨機化的元件可被進一步設置在控制器200中。根據一個實施例，主資料可透過將同位檢查位元透過錯誤修正碼 添加至主機提供的資料來產生。用於錯誤修正編碼的元件可被進一步設置在控制器200中。根據一個實施例，主資料可由控制器200產生。
在步驟S120中，當第一部分資料被程式設計至第一半頁HPG1中所選擇的行區域的記憶胞時，控制器200可將第二部分資料寫入第二半頁HPG2的相同行區域的記憶胞中。行區域可以指包括物理上鄰近的位元線的區域。例如，行區域可以指包括多個鄰近的偶數位元線和與偶數位元線交替的多個鄰近的奇數位元線的區域。
為便於說明，假定第一半頁HPG1是偶數頁且第二半頁HPG2是奇數頁。
參照圖9，主資料MDT可具有小於頁PG的大小。根據一個實施例，主資料MDT的大小可大於頁PG的半頁的大小。根據另一個實施例，主資料MDT的大小可小於頁PG的半頁的大小。
第一部分資料PD1和第二部分資料PD2可從主資料MDT被提供。第一部分資料PD1和第二部分資料PD2可具有幾乎相同的大小。根據一個實施例，第一部分資料PD1和第二部分資料PD2中的每個的大小可以是主資料MDT的總大小的一半。
處理器210可將第一部分資料PD1和第二部分資料PD2儲存在緩衝記憶體220中。
圖10說明根據本發明的一個實施例的第一行區域CR1和第二行區域CR2。
參照圖10，頁PG可包括偶數記憶胞和奇數記憶胞，還如早前參照圖4-圖7所述的。偶數記憶胞和奇數記憶胞可彼此交替。
選擇的行區域可被定義。選擇的行區域的大小可由第一部分資料PD1和第二部分資料PD2的大小決定。選擇的行區域可被定義使得選擇的行區域可包括與第一部分資料PD1和第二部分資料PD2中的一個中的資料位元的數量相同數量的偶數記憶胞(或奇數記憶胞)。
圖10說明表示為第一行區域CR1的選擇的行區域和表示為第二行區域CR2的未選擇的行區域。第二行區域CR2可包括第一子區域SR1和第二子區域SR2。圖10例示第一行區域CR1可位於選擇的頁上的第一子區域SR1和第二子區域SR2中間或之間。
第一部分資料PD1可被程式設計至包括在第一行區域CR1中的偶數記憶胞(即，對應於偶數頁的第一行區域CR1的記憶胞)。第二部分資料PD2可被程式設計至包括在相同的行區域CR1中的奇數記憶胞(即，對應於奇數頁的第一行區域CR1的記憶胞)。
圖11說明根據本發明的一個實施例的包括資料被程式設計至其的偶數頁EPG和奇數頁OPG的記憶體區域。
現在參照圖11，資料可被程式設計至選擇的頁PG的偶數頁EPG和奇數頁OPG兩者中的第一行區域CR1的記憶胞。第一部分資料PD1可被程式設計至偶數頁EPG中的第一行區域CR1的記憶胞，而偶數頁EPG中的第一子區域SR1和第二子區域SR2的記憶胞可保持被抹除或保持未被選擇。第二部分資料PD2可被儲存在奇數頁OPG中的第一行區域CR1的記憶胞中，而奇數頁OPG中的第一子區域SR1和第二子區域SR2的記憶胞可保持被抹除或保持未被選擇。換言之，主資料可被程式設計至對應於偶數頁EPG和奇數頁OPG中的相同行區域的記憶胞。
當第一部分資料PD1和第二部分資料PD2被程式設計時，處理器210可產生程式命令和實體區塊位址。實體區塊位址可包括區塊位址、列位址和行位址。包括在單個頁中的記憶胞的一部分或全部可回應於實體區塊位址而被選擇。實體區塊位址中的行位址可指示偶數頁EPG中的第一行區域CR1的記憶胞和奇數頁OPG中的第一行區域CR1的記憶胞。
記憶體控制器240可透過在處理器210的控制下將程式命令、實體區塊位址、第一部分資料PD1和第二部分資料PD2轉移至半導體記憶體裝置100來控制半導體記憶體裝置100的程式操作。半導體記憶體裝置100可回應於實體區塊位址的區塊位址和列位址選擇單個頁。半導體記憶體裝置100可回應於實體區塊位址的行位址選擇偶數頁EPG中的第一行區域CR1的記憶胞和奇數頁OPG中的第一行區域CR1的記憶胞。半導體記憶體裝置100可將第一部分資料PD1程式設計在選擇的頁的偶數頁EPG中的第一行區域CR1的記憶胞中，且可將第二部分資料PD2程式設計在選擇的頁的奇數頁OPG中的第一行區域CR1的記憶胞中。
圖12是分別示出根據本發明的一個實施例的行位址與偶數位元線EBL1-EBLm和奇數位元線OBL1-OBLm之間的關係的表格。
例如，如圖12所示，第零至第(m-1)行位址CADDR0-CADDRm-1可分別被分配給第一至第m偶數位元線EBL1-EBLm。而且，第m至第(2m-1)行位址CADDRm-CADDR(2m-1)可分別被分配給第一至第m奇數位元線OBL1-OBLm。
在所示的實施例中，分別從偶數頁和奇數頁中的選擇的行區域或第一行區域CR1選擇第p至第(m-q)行位址CADDRp-CADDRm-q和第(m+p) 至第(2m-q)行位址CADDRm+p-CADDR2m-q(p和q是大於0且小於m的自然數)。第p至第(m-q)行位址CADDRp-CADDRm-q可表示偶數頁(圖11中的EPG)中的第一行地址CR1。第(m+p)至第(2m-q)行位址CADDRm+p-CADDR2m-q可表示奇數頁(圖11中的OPG)中的第一行地址CR1。
如圖13所示，儲存第一部分資料PD1的偶數頁EPG中的選擇的行區域和儲存第二部分資料PD2的奇數頁OPG中的選擇的行區域可不同於彼此。因此，選擇的偶數記憶胞和選擇的技術記憶胞可位於不同的行區域中。
未選擇的偶數記憶胞可位於如圖13中所示的第三行區域CR3。第三行區域CR3的未選擇的偶數記憶胞可引起對奇數頁OPG中的對應於第三行區域CR3的選擇的奇數記憶胞的干擾。同樣地，未選擇的奇數記憶胞可位於如圖13中所示的第四行區域CR4。第四行區域CR4的未選擇的奇數記憶胞可引起對偶數頁EPG中的對應於第四行區域CR4的選擇的偶數記憶胞的干擾。
偶數記憶胞和奇數記憶胞可彼此交替地設置。交替的偶數記憶胞和奇數記憶胞可能是有利的。
例如，包括未選擇的偶數記憶胞的胞字串的通道可在程式操作期間被升壓(boosted)。在根據如圖13中所示的偶數頁EPG的選擇的行區域和奇數頁OPG的選擇的行區域儲存的資料不同於彼此的情況下，用於未選擇的偶數記憶胞的升壓(boosted voltage)可干擾對鄰近的選擇的奇數記憶胞的程式操作。當多個未選擇的偶數記憶胞位於第三行區域CR3時，對奇數頁OPG中的對應於第三行區域CR3的選擇的奇數記憶胞的程式操作可被干擾。未選擇的偶數記憶胞的臨界電壓可低於對應於抹除狀態的電壓(例如，接地電壓)。選擇的奇數記憶胞的臨界電壓可根據儲存在選擇的奇數記憶胞中的資料增加。然而，由於 干擾，位於第三行區域CR3的選擇的奇數記憶胞的臨界電壓可能由於對應於第三行區域CR3的未選擇的偶數記憶胞的抹除狀態的低電壓(例如，接地電壓)未上升到期望水準。
根據一個實施例，當主資料被程式設計在單個頁的部分中時，主資料可被程式設計至偶數頁EPG和奇數頁OPG兩者中的相同行區域，如參照圖11所例示的。因此，主資料可在沒有干擾的情況下被穩定地程式設計至單個頁。因此，具有提高的可靠性的記憶體系統1000可被提供。
圖14說明資料被程式設計至其的偶數頁EPG和奇數頁OPG的區域的另一個示例。
參照圖14，第一行區域CR1可被定義在偶數頁EPG和奇數頁OPG的左側。第二行區域CR2可被定義在偶數頁EPG和奇數頁OPG的右側。第一部分資料PD1可被程式設計至偶數頁EPG中的第一行區域CR1的記憶胞，且第二部分資料PD2可被程式設計至奇數頁OPG中的相同行區域CR1的記憶胞。第二行區域CR2的偶數記憶胞和奇數記憶胞可保持被抹除或保持未被選擇。
例如，當行位址被分配給如參照圖12所述的偶數位元線EBL1-EBLm和奇數位元線OBL1-OBLm時，可為偶數頁EPG中的第一行區域CR1選擇第零至第r行位址CADDR0-CADDRr，且可為奇數頁OPG中的第一行區域CR1選擇第m至第(m+r)行位址CADDRm-CADDRm+r。
圖15說明資料被程式設計至其的偶數頁EPG和奇數頁OPG的區域的另一個示例。
參照圖15，第一行區域CR1可被定義在偶數頁EPG和奇數頁OPG的右側。第二行區域CR2可被定義在偶數頁EPG和奇數頁OPG的左側。 第一部分資料PD1可被程式設計至偶數頁EPG中的第一行區域CR1的記憶胞，且第二部分資料PD2可被程式設計至奇數頁OPG中的相同行區域CR1的記憶胞。第二行區域CR2的偶數記憶胞和奇數記憶胞可保持被抹除或保持未被選擇。
例如，當行位址被分配給如參照圖12所述的偶數位元線EBL1-EBLm和奇數位元線OBL1-OBLm時，可為偶數頁EPG中的第一行區域CR1選擇第(m-x)至第(m-1)行位址CADDRm-x至CADDRm-1，且可為奇數頁OPG中的第一行區域CR1選擇第(2m-x)至第(2m-1)行位址CADDR2m-x至CADDR2m-1。
如參照圖11、圖14和圖15所述的，第一行區域CR1和第二行區域CR2可以不同地定位。圖16是說明圖8所示的方法的步驟S120的示例的流程圖。圖17說明根據如圖16所示的步驟S120的第一半頁資料HPD1和第二半頁資料HPD2的程式操作。
現在參照圖1、圖8、圖16和圖17，在步驟S210和S310中，控制器200可透過將第一虛擬資料DD1填充至第一部分資料PD1來產生第一半頁資料HPD1。第一虛擬資料DD1可被填充使得第一部分資料PD1可被程式設計至偶數頁EPG中的第一行區域CR1的記憶胞且第一虛擬資料DD1可被程式設計至偶數頁EPG中的第二行區域CR2的記憶胞，如圖11和圖17所例示。第一半頁資料HPD1可被儲存在緩衝記憶體220中。
根據一個實施例，第一半頁資料HPD1的大小可與選擇的頁中的偶數頁EPG的整個大小相同。
在步驟S220和S320中，控制器200可透過將第二虛擬資料DD2填充至第二部分資料PD2來產生第二半頁資料HPD2。第二虛擬資料DD2可被 填充使得第二部分資料PD2可被程式設計至奇數頁OPG中的第一行區域CR1的記憶胞且第二虛擬資料DD2可被程式設計至奇數頁OPG中的第二行區域CR2的記憶胞，如圖11和圖17所例示。第二半頁資料HPD2可被儲存在緩衝記憶體220中。
根據一個實施例，第二半頁資料HPD2的大小可與選擇的頁中的奇數頁OPG的總大小相同。
第一虛擬資料DD1和第二虛擬資料DD2中的每個可具有預定的資料模式。根據預定的資料模式，其中儲存資料的選擇的記憶胞的臨界電壓可被防止被其中未儲存資料的未選擇的記憶胞的臨界電壓改變。
在步驟S230和S330中，控制器200可控制半導體記憶體裝置100分別利用第一半頁資料HPD1和第二半頁資料HPD2執行對選擇的頁中的偶數頁EPG和奇數頁OPG的程式操作。
根據一個實施例，第一半頁資料HPD1和第二半頁資料HPD2可透過單個程式操作被程式設計到偶數頁EPG和奇數頁OPG中。例如，控制器200可透過將程式命令、對應於偶數頁EPG和奇數頁OPG的實體區塊位址、第一半頁資料HPD1和第二半頁資料HPD2轉移至半導體記憶體裝置100來控制單個程式操作。實體區塊位址的行位址可表示偶數頁EPG和奇數頁OPG兩者或整個選擇的頁。
根據另一個實施例，第一半頁資料HPD1和第二半頁資料HPD2可透過不同程式操作被程式設計到偶數頁EPG和奇數頁OPG中。例如，控制器200可透過將第一程式命令、對應於偶數頁EPG的第一實體區塊位址和第一半頁資料HPD1轉移至半導體記憶體裝置100來控制不同程式操作。包括在第一 實體區塊位址中的行位址可表示選擇的頁中的偶數頁EPG。然後，控制器200可透過將第二程式命令、對應於奇數頁OPG的第二實體區塊位址和第二半頁資料HPD2轉移至半導體記憶體裝置100來控制不同程式操作。包括在第二實體區塊位址中的行位址可表示選擇的頁的奇數頁OPG。
圖18是說明圖8所示的方法的步驟S120的另一個示例的流程圖。圖19說明根據圖18所示的步驟S120的第一部分資料PD1和第二部分資料PD2的程式操作。
參照圖1、圖8、圖18和圖19，在步驟S310和S410中，控制器200可控制第一部分資料PD1和第二部分資料PD2到半導體記憶體裝置100的程式操作。值得注意的是，步驟S310和S410不包括填充資料，這不同於圖16和圖17的示例。控制器200可將第一部分資料PD1和第二部分資料PD2提供至半導體記憶體裝置100。
控制器200可將特定程式命令提供至半導體記憶體裝置100使得半導體記憶體裝置100可利用選擇的頁中的虛擬資料DD1和DD2程式設計未選擇的記憶胞。實體區塊位址的行位址可表示偶數頁EPG和奇數頁OPG兩者中的第一行區域CR1。
在步驟S320、S420和S440中，半導體記憶體裝置100可利用第一虛擬資料DD1連同第一部分資料PD1程式設計偶數頁。
半導體記憶體裝置100的讀取和寫入電路123可透過輸入/輸出電路124接收第一部分資料PD1。第一部分資料PD1可被儲存在對應於讀取和寫入電路123中的偶數頁EPG的第一行區域CR1的頁緩衝器中。另外，半導體記憶體裝置100的控制邏輯125可將第一虛擬資料DD1提供至讀取和寫入電路 123。第一虛擬資料DD1可被儲存在對應於讀取和寫入電路123中的偶數頁EPG的第二行區域CR2的頁緩衝器中。
半導體記憶體裝置100可透過將第一虛擬資料DD1填充至第一部分資料PD1利用第一虛擬資料DD1連同第一部分資料PD1程式設計偶數頁EPG。第一虛擬資料DD1可被填充使得第一部分資料PD1可被程式設計至偶數頁EPG中的第一行區域CR1的記憶胞，且第一虛擬資料DD1可被程式設計至偶數頁EPG中的第二行區域CR2的記憶胞，如圖11和19所例示。
在步驟S330、S430和S440中，半導體記憶體裝置100可利用第二虛擬資料DD2連同第二部分資料PD2程式設計奇數頁。
半導體記憶體裝置100的讀取和寫入電路123可透過輸入/輸出電路124接收第二部分資料PD2。第二部分資料PD2可被儲存在對應於讀取和寫入電路123中的奇數頁OPG的第一行區域CR1的頁緩衝器中。另外，半導體記憶體裝置100的控制邏輯125可將第二虛擬資料DD2提供至讀取和寫入電路123。第二虛擬資料DD2可被儲存在對應於讀取和寫入電路123中的奇數頁OPG的第二行區域CR2的頁緩衝器中。
半導體記憶體裝置100可透過將第二虛擬資料DD2填充至第二部分資料PD2利用第二虛擬資料DD2連同第二部分資料PD2程式設計奇數頁OPG。第二虛擬資料DD2可被填充使得第二部分資料PD2可被程式設計至奇數頁OPG中的第一行區域CR1的記憶胞，且第二虛擬資料DD2可被程式設計至奇數頁OPG中的第二行區域CR2的記憶胞，如圖11和19所例示。
第一虛擬資料DD1和第二虛擬資料DD2中的每個可具有預定的資料模式。根據資料模式，選擇的記憶胞的臨界電壓可被防止被未選擇的記憶 胞的臨界電壓改變。
在步驟S440中，選擇的頁可利用被儲存在讀取和寫入電路123中的資料來程式設計。因此，對應於偶數頁EPG的第一行區域CR1的記憶胞可利用第一部分資料PD1來程式設計，且對應於奇數頁OPG的第一行區域CR1的記憶胞可利用第二部分資料PD2來程式設計。對應於偶數頁EPG的第二行區域CR2的記憶胞可利用第一虛擬資料DD1來程式設計，且對應於奇數頁OPG的第二行區域CR2的記憶胞可利用第二虛擬資料DD2來程式設計。
根據一個實施例，步驟S320和S330或步驟S420-S440可透過單個程式操作來執行。例如，控制器200可透過將程式命令、對應於偶數頁EPG和奇數頁OPG的實體區塊位址、第一部分資料PD1和第二部分資料PD2轉移至半導體記憶體裝置100來控制單個程式操作，使得具有第一虛擬資料DD1的第一部分資料PD1可被程式設計在偶數頁EPG中，同時具有第二虛擬資料DD2的第二部分資料PD2可被程式設計在奇數頁EPG中。實體區塊位址的行位址可表示偶數頁EPG、奇數頁OPG或整個選擇的頁或其任何組合。
步驟S320和S330或步驟S420-S440可透過不同程式操作來執行。例如，控制器200可將第一特定程式命令、第一實體區塊位址和第一部分資料PD1轉移至半導體記憶體裝置100使得第一部分資料PD1可被程式設計在偶數頁EPG中。隨後，控制器200可將第二特定程式命令、第二實體區塊位址和第二部分資料PD2轉移至半導體記憶體裝置100使得第二部分資料PD2可被程式設計在奇數頁OPG中。第一實體區塊位址的行位址可表示選擇的頁的偶數頁中的第一行區域CR1。第二實體區塊位址的行位址可表示選擇的頁的奇數頁的第一行區域CR1。
圖20是說明根據本發明的一個實施例的記憶體系統的應用示例(2000)的方塊圖。因此，記憶體系統2000可包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可包括多個半導體資料晶片。多個半導體資料晶片可被分為多個組。
多個組可分別透過第一至第k通道CH1-CHk與控制器2200通訊，如圖20所示。半導體資料晶片中的每個可以與上面參照圖1所述的半導體記憶體裝置100實質相同的方式配置和操作。
組中的每個可透過單個公用通道與控制器2200通訊。控制器2200可以與上面參照圖1所述的控制器200實質相同的方式配置，且被配置以透過多個通道CH1-CHk控制半導體記憶體裝置2100的多個資料晶片。
圖20說明耦接至單個通道的多個半導體資料晶片。然而，記憶體系統2000可被修改使得單個半導體資料晶片可被耦接至單個通道。
控制器2200和半導體記憶體裝置2100可被集成在一個半導體裝置中。根據一個實施例，控制器2200和半導體記憶體裝置2100可被集成在單個半導體裝置中以形成諸如以下的存儲卡：PC卡(國際個人電腦記憶卡協會(PCMCIA,personal computer memory card international association))、標準快閃記憶體(CF,compact flash card)卡、智慧媒體卡(SMC,smart media card)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、小型SD、微型SD或SDHC)、通用閃速儲存裝置(UFS,universal flash storage device)等。
控制器2200和半導體記憶體裝置2100可被集成在單個半導體裝置中以形成固態驅動器(SSD,solid state drive)。SSD可包括用於將資料儲存在半導體記憶體裝置中的儲存裝置。當記憶體系統2000被用作SSD時，被耦接 至記憶體系統2000的主機的操作速率可被顯著改善。
在另一個示例中，記憶體系統2000可被用作諸如以下各種電子裝置中的數個元件中的一個：電腦、超級移動電腦(UMPC,ultra mobile PC)、工作站、輕省筆電(net-book)、個人數位助理(PDA,personal digital assistant)、可攜式電腦、網路平板、無線手機、行動電話、智慧手機、電子書、可攜式多媒體播放機(PMP,portable multimedia player)、可攜式遊戲機、導航裝置、黑盒子、數位相機、三維電視、數位音訊記錄器、數位音訊播放機、數位圖像記錄器、數位圖像播放機、數位視訊記錄器、數位視訊播放機、用於在無線環境中傳輸/接收資訊的裝置、用於家用網路的裝置、用於電腦網路的裝置、用於遠端資訊處理網路的裝置、RFID裝置、用於計算系統的其它裝置等。
根據一個示例性實施例，半導體記憶體裝置100或記憶體系統1000可以各種形式封裝。例如，半導體記憶體裝置100或記憶體系統1000可透過諸如以下的各種方法來封裝：疊層封裝(PoP,package on package)、球柵陣列(BGA,ball grid array)、晶片尺寸封裝(CSP,chip scale package)、塑膠引線晶片載體(PLCC,plastic leaded chip carrier)、塑膠雙列直插式封裝(PDIP,plastic dual in line package)、疊片包裝式晶粒(die in waffle pack)、晶圓形式的晶粒(die in wafer form)、板上晶片(COB,chip on board)、陶瓷雙列直插式封裝(CERDIP,ceramic dual in line package)、塑膠公制四方扁平封裝(MQFP,plastic metric quad flat package)、薄型四方扁平封裝(TQFP,thin quad flat package)、小外形積體電路(SOIC,small outline integrated circuit)、收縮型小外形封裝(SSOP,shrink small outline package)、薄型小外形封裝(TSOP,thin small outline package)、系統級封裝(SIP,system in package)、多晶片封裝(MCP,multi chip package)、晶圓級焊 接封裝(WFP,wafer-level fabricated package)、晶圓級處理堆疊封裝(WSP,wafer-level processed stack package)等。
圖21說明具有上面參照圖20所述的記憶體系統2000的計算系統3000。
計算系統3000可包括中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源供應器3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000可透過系統匯流排3500被電連接至中央處理單元3100、RAM 3200、使用者介面3300和電源供應器3400。透過使用者介面3300提供或由中央處理單元3100處理的資料可被儲存在記憶體系統2000中。
在圖21中，半導體記憶體裝置2100可透過控制器2200被耦接至系統匯流排3500。然而，半導體記憶體裝置2100可被直接耦接至系統匯流排3500。中央處理單元3100和RAM 3200可執行控制器2200的功能。
如圖21中所示，圖20中所示的記憶體系統2000可被包括作為記憶體系統3000。然而，記憶體系統2000可用圖1中所示的記憶體系統1000來替換。根據一個實施例，計算系統3000可包括上面分別參照圖1和圖20所述的記憶體系統1000和記憶體系統2000兩者。
根據本發明的各種實施例，當被部分儲存在單個頁中的主資料被程式設計時，第一部分資料和第二部分資料可分別被程式設計至第一半頁和第二半頁的相同行區域。因此，儲存在頁中的主資料的可靠性可被提高。
根據本發明的各種實施例，具有提高的可靠性的記憶體裝置和系統可被提供。
將對所屬領域中具有通常知識者顯而易見的是，在不脫離本發明的精神或範圍的情況下，可對本發明的上述示例性實施例做出各種修改。因此，本發明旨在涵蓋所提供附加的申請專利範圍和它們的相同的範圍內的所有這種修改。
S110~S120‧‧‧步驟

Claims (20)

  1. 一種記憶體系統的操作方法，該記憶體系統包括多個頁，每個頁包括第一半頁和第二半頁，該操作方法包括：從主資料獲取第一部分資料和第二部分資料；利用該第一部分資料對所選擇的頁的第一半頁執行第一程式操作；以及利用該第二部分資料對所選擇的頁的第二半頁執行第二程式操作；其中，該第一部分資料和該第二部分資料分別被程式設計在該第一半頁和該第二半頁中的相同的第一行區域中。
  2. 如請求項1所述的操作方法，其中，第一虛擬資料在該第一程式操作期間被程式設計在該第一半頁中的第二行區域中；以及其中，第二虛擬資料在該第二程式操作期間被程式設計在該第二半頁中的第二行區域中。
  3. 如請求項1所述的操作方法，其中，該第一虛擬資料和該第二虛擬資料中的每個均具有預定的資料模式。
  4. 如請求項1所述的操作方法，其中，該第一程式操作和該第二程式操作回應於單個程式命令被同時地執行。
  5. 如請求項2所述的操作方法，其中，該第一程式操作和該第二程式操作回應於不同程式命令被順序地執行。
  6. 如請求項1所述的操作方法，其中，該第一行區域被設置在該第一半頁和該第二半頁中的每個的實質中間的位置。
  7. 如請求項1所述的操作方法，其中，該主資料的大小小於整頁的大小。
  8. 如請求項1所述的操作方法，其中，該第一部分資料和該第二部分資料具有實質相同的大小。
  9. 如請求項1所述的操作方法，其中，該第一半頁和該第二半頁彼此交替地設置。
  10. 一種記憶體系統，其包括：半導體記憶體裝置，其包括多個頁，每個頁包括第一半頁和第二半頁；以及控制器，其適用於：從主資料獲取第一部分資料和第二部分資料；利用該第一部分資料對所選擇的頁的第一半頁執行第一程式操作；以及利用該第二部分資料對所選擇的頁的第二半頁執行第二程式操作，其中，該控制器分別將該第一部分資料和該第二部分資料程式設計在該第一半頁和該第二半頁中的相同的第一行區域中。
  11. 如請求項10所述的記憶體系統，其中，該控制器在該第一程式操作期間將第一虛擬資料程式設計在該第一半頁中的第二行區域中，以及其中，該控制器在該第二程式操作期間將第二虛擬資料程式設計在該第二半頁中的第二行區域中。
  12. 如請求項11所述的記憶體系統，其中，該第一虛擬資料和該第二虛擬資料中的每個均具有預定的資料模式。
  13. 如請求項11所述的記憶體系統，其中，該控制器回應於單個程式命令同時執行該第一程式操作和該第二程式操作。
  14. 如請求項11所述的記憶體系統，其中，該控制器回應於不同程式命令順序地執行該第一程式操作和該第二程式操作。
  15. 如請求項10所述的記憶體系統，其中，該第一行區域被設置在該第一半頁和該第二半頁中的每個的實質中間的位置。
  16. 如請求項10所述的記憶體系統，其中，該主資料的大小小於整頁的大小。
  17. 如請求項10所述的記憶體系統，其中，該第一部分資料和該第二部分資料具有實質相同的大小。
  18. 如請求項10所述的記憶體系統，其中，該第一半頁和該第二半頁彼此交替地設置。
  19. 一種多個頁的控制方法，每個頁均包括第一半頁和第二半頁，該控制方法包括：提供待被部分地儲存在選擇的頁中的主資料；利用該主資料對所選擇的頁的第一半頁和第二半頁中的相同的第一行區域執行主程序操作；以及在該主程序操作期間利用虛擬資料對所選擇的頁的第一半頁和第二半頁中的相同的第二行區域執行虛擬程式操作。
  20. 如請求項19所述的控制方法，其中，該主資料包括第一部分資料和第二部分資料，其中，該虛擬資料包括第一虛擬資料和第二虛擬資料，其中，該主程序操作的執行包括：利用該第一部分資料對該第一半頁中的第一行區域執行第一主程序操作；以及 利用該第二部分資料對該第二半頁中的第一行區域執行第二主程序操作，以及其中，該虛擬程式操作的執行包括：在該第一主程序操作期間利用該第一虛擬資料對該第一半頁中的第二行區域執行第一虛擬程式操作；以及在該第二主程序操作期間利用該第二虛擬資料對該第二半頁中的第二行區域執行第二虛擬程式操作。
TW105104070A 2015-07-23 2016-02-05 包括半導體記憶體裝置的記憶體系統及其操作方法 TWI688896B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150104594A KR20170011645A (ko) 2015-07-23 2015-07-23 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법
KR10-2015-0104594 2015-07-23

Publications (2)

Publication Number Publication Date
TW201704996A true TW201704996A (zh) 2017-02-01
TWI688896B TWI688896B (zh) 2020-03-21

Family

ID=57837281

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105104070A TWI688896B (zh) 2015-07-23 2016-02-05 包括半導體記憶體裝置的記憶體系統及其操作方法

Country Status (4)

Country Link
US (1) US9607699B2 (zh)
KR (1) KR20170011645A (zh)
CN (1) CN106373609B (zh)
TW (1) TWI688896B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660269B (zh) * 2018-01-26 2019-05-21 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
TWI709855B (zh) * 2018-01-26 2020-11-11 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113230A (ko) * 2017-04-05 2018-10-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102535243B1 (ko) * 2017-12-18 2023-05-23 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20190091035A (ko) * 2018-01-26 2019-08-05 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
CN110147200A (zh) * 2018-02-13 2019-08-20 矽创电子股份有限公司 闪存的控制器及控制方法
JP6623247B2 (ja) * 2018-04-09 2019-12-18 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法
KR102568896B1 (ko) * 2018-04-19 2023-08-21 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6763424B2 (en) * 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
US6678785B2 (en) * 2001-09-28 2004-01-13 M-Systems Flash Disk Pioneers Ltd. Flash management system using only sequential write
US7057939B2 (en) * 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
US7453734B2 (en) * 2006-11-01 2008-11-18 Macronix International Co., Ltd. Method and apparatus for fast programming of memory
KR101642930B1 (ko) 2009-10-14 2016-07-27 삼성전자주식회사 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101861247B1 (ko) 2011-04-06 2018-05-28 삼성전자주식회사 메모리 컨트롤러, 이의 데이터 처리 방법, 및 이를 포함하는 메모리 시스템
US9588883B2 (en) * 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
KR20130072669A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US20130343125A1 (en) * 2012-06-22 2013-12-26 Mosaid Technologies Incorporated Apparatus and methods for carrying out operations in a non-volatile memory cell having multiple memory states
KR20140027859A (ko) * 2012-08-27 2014-03-07 삼성전자주식회사 호스트 장치 및 이를 포함하는 시스템
US9318199B2 (en) * 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations
US9037902B2 (en) * 2013-03-15 2015-05-19 Sandisk Technologies Inc. Flash memory techniques for recovering from write interrupt resulting from voltage fault
US20150170747A1 (en) * 2013-12-17 2015-06-18 Skymedi Corporation Method and system for programming a multi-bit per cell non-volatile memory
US20150349805A1 (en) * 2014-05-28 2015-12-03 Skymedi Corporation Method of Handling Error Correcting Code in Non-volatile Memory and Non-volatile Storage Device Using the Same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660269B (zh) * 2018-01-26 2019-05-21 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
CN110083546A (zh) * 2018-01-26 2019-08-02 慧荣科技股份有限公司 记忆装置中进行写入管理的方法、记忆装置和其控制器
US10437520B2 (en) 2018-01-26 2019-10-08 Silicon Motion Inc. Method for performing writing management in a memory device, and associated memory device and controller thereof
US10754585B2 (en) 2018-01-26 2020-08-25 Silicon Motion, Inc. Method for performing writing management in a memory device, and associated memory device and controller thereof
TWI709855B (zh) * 2018-01-26 2020-11-11 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
CN110083546B (zh) * 2018-01-26 2022-10-21 慧荣科技股份有限公司 记忆装置中进行写入管理的方法、记忆装置和其控制器

Also Published As

Publication number Publication date
KR20170011645A (ko) 2017-02-02
TWI688896B (zh) 2020-03-21
US9607699B2 (en) 2017-03-28
US20170025177A1 (en) 2017-01-26
CN106373609B (zh) 2021-01-26
CN106373609A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
TWI674581B (zh) 半導體記憶體裝置及其之操作方法
TWI688896B (zh) 包括半導體記憶體裝置的記憶體系統及其操作方法
US9899093B2 (en) Semiconductor memory device having memory strings coupled to bit lines and operating method thereof
US9305652B2 (en) Semiconductor memory device and erasing method thereof
TWI725296B (zh) 記憶體裝置及其操作方法
US10146442B2 (en) Control logic, semiconductor memory device, and operating method
KR102429452B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US9691490B2 (en) Semiconductor memory device including dummy memory cells and memory system including the same
TWI681398B (zh) 半導體記憶體裝置及其操作方法
KR102663261B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20150091893A (ko) 반도체 메모리 장치 및 그것을 포함하는 시스템
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US10163512B2 (en) Semiconductor device capable of effectively eliminating hot holes in a channel and operating method thereof
KR102643658B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102320830B1 (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
TWI681401B (zh) 半導體記憶體裝置和其之操作方法
CN109949839B (zh) 存储器控制器及存储器控制器的操作方法
KR20160007941A (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
US9396799B2 (en) Semiconductor memory device improving threshold voltage of unselected memory block and method of operating the same
KR102603243B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20160029506A (ko) 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102624606B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20180019345A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20190033791A (ko) 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
US9472292B1 (en) Semiconductor memory device