TWI681398B - 半導體記憶體裝置及其操作方法 - Google Patents

半導體記憶體裝置及其操作方法 Download PDF

Info

Publication number
TWI681398B
TWI681398B TW105112246A TW105112246A TWI681398B TW I681398 B TWI681398 B TW I681398B TW 105112246 A TW105112246 A TW 105112246A TW 105112246 A TW105112246 A TW 105112246A TW I681398 B TWI681398 B TW I681398B
Authority
TW
Taiwan
Prior art keywords
program
state
program state
mode
memory
Prior art date
Application number
TW105112246A
Other languages
English (en)
Other versions
TW201730890A (zh
Inventor
吳垓橓
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201730890A publication Critical patent/TW201730890A/zh
Application granted granted Critical
Publication of TWI681398B publication Critical patent/TWI681398B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

提供了一種半導體記憶體裝置及其操作方法，該半導體記憶體裝置包括各自具有n個程式狀態中的一個作為目的程式狀態的多個記憶體單元，該操作方法包括：將具有作為目的程式狀態的第一組程式狀態的第一組記憶體單元設置為程式允許模式；將具有作為目的程式狀態的第二組程式狀態的第二組記憶體單元設置為程式禁止模式；按照程式狀態的級別的升序對n個程式狀態中的第i執行程式操作和程式驗證操作；以及在對第i程式狀態的程式驗證操作成功後，將具有第i程式狀態的第一組記憶體單元中的一個或更多個記憶體單元從程式允許模式改變為程式禁止模式，且將具有第(i+k)程式狀態的第二組記憶體單元中的一個或更多個記憶體單元從程式禁止模式改變為程式允許模式。

Description

半導體記憶體裝置及其操作方法
相關申請案之交互參考
本申請要求於2015年11月23日在韓國智慧財產權局提交的韓國專利申請第10-2015-0163835號的優先權，通過引用將其整個公開內容整體結合於此。
本公開的一方面涉及一種電子設備，且更具體地，涉及一種半導體記憶體裝置及其操作方法。
半導體記憶體裝置是通過使用半導體(例如，矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等)來實現的記憶體裝置。在半導體記憶體裝置中包括揮發性記憶體裝置和非揮發性記憶體裝置。
揮發性記憶體裝置是一種當供電受阻時消除存儲的資料的記憶體裝置。靜態RAM(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)被包括在揮發性記憶體裝置中。非揮發性記憶體裝置是一種當供電受阻時保持所存儲的資料的記憶體裝置。唯讀記憶體(ROM)、可程式化ROM(PROM)、電可程式化ROM(EPROM)、電可擦除且可程式化ROM(EEPROM)、快閃記憶體、相變RAM(PRAM)、磁性RAM(MRAM)、電 阻式RAM(RRAM)和鐵電RAM(FRAM)被包括在非揮發性記憶體裝置中。快閃記憶體寬泛地分類為NOR類型和NAND類型。
本發明的實施方式提供了一種表現出改進的可靠性的半導體記憶體裝置及其操作方法。
根據本公開的一方面，提供了一種半導體記憶體裝置的操作方法，該半導體記憶體裝置包括多個記憶體單元，所述多個記憶體單元各自具有n個程式狀態中的一個作為目的程式狀態，所述操作方法包括以下步驟：將第一組記憶體單元設置為程式允許模式，所述第一組記憶體單元具有作為所述目的程式狀態的第一組程式狀態；將第二組記憶體單元設置為程式禁止模式，所述第二組記憶體單元具有作為所述目的程式狀態的第二組程式狀態；按照所述程式狀態的級別的升序對n個程式狀態中的第i程式狀態執行程式操作和程式驗證操作；以及在對所述第i程式狀態執行的所述程式驗證操作成功後，將具有所述第i程式狀態的所述第一組記憶體單元中的一個或更多個記憶體單元從所述程式允許模式改變為所述程式禁止模式，並且將具有第(i+k)程式狀態的所述第二組記憶體單元中的一個或更多個記憶體單元從所述程式禁止模式改變為所述程式允許模式。
根據本公開的一方面，提供了一種半導體記憶體裝置的操作方法，該半導體記憶體裝置包括多個記憶體單元，所述多個記憶體單元各自具有n個程式狀態中的一個作為目的程式狀態，所述操作方法包括以下步驟：根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的一個來執行對所述記憶體單元的程式操作，直至滿足第一條件；根據 第一程式模式設置、第二程式模式設置以及第三程式模式設置中的另一個來執行對所述記憶體單元的程式操作，直至滿足第二條件；以及根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的剩餘一個來執行對所述記憶體單元的程式操作。
根據本公開的一方面，提供了一種半導體記憶體裝置，該半導體記憶體裝置包括：多個記憶體單元，所述多個記憶體單元各自具有n個程式狀態中的一個作為目的程式狀態；以及週邊電路，所述週邊電路被配置為執行以下操作：將第一組記憶體單元設置為程式允許模式，所述第一組記憶體單元具有作為所述目的程式狀態的第一組程式狀態；將第二組記憶體單元設置為程式禁止模式，所述第二組記憶體單元具有作為所述目的程式狀態的第二組程式狀態；按照所述程式狀態的級別的升序對n個程式狀態中的第i執行程式操作和程式驗證操作；以及在對第i程式狀態的所述程式驗證操作成功後，將具有所述第i程式狀態的所述第一組記憶體單元中的一個或更多個記憶體單元從所述程式允許模式改變為所述程式禁止模式，並且將具有第(i+k)程式狀態的所述第二組記憶體單元中的一個或更多個記憶體單元從所述程式禁止模式改變為所述程式允許模式。
根據本公開的一方面，提供了一種半導體記憶體裝置，該半導體記憶體裝置包括：多個記憶體單元，所述多個記憶體單元各自具有n個程式狀態中的一個作為目的程式狀態；以及週邊電路，所述週邊電路被配置為執行以下操作：根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的一個對所述記憶體單元執行程式操作，直至滿足第一條件；根據第一程式模式設置、第二程式模式設置以及第三程式模式設置 中的另一個對所述記憶體單元執行所述程式操作，直至滿足第二條件；以及根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的剩餘一個對所述記憶體單元執行所述程式操作。
50‧‧‧記憶體系統
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀取和寫入電路
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
126‧‧‧程式模式設置單元
200‧‧‧控制器
210‧‧‧RAM
220‧‧‧記憶體控制單元
230‧‧‧錯誤校正電路
601‧‧‧記憶體單元
603‧‧‧記憶體單元
610‧‧‧程式早期階段
620‧‧‧程式中期階段
630‧‧‧程式後期階段
1000‧‧‧記憶體系統
1001‧‧‧早期程式階段
1003‧‧‧中期程式階段
1005‧‧‧後期程式階段
1101‧‧‧早期程式階段
1103‧‧‧中期程式階段
1105‧‧‧後期程式階段
1200‧‧‧控制器
1210‧‧‧隨機存取記憶體(RAM)
1220‧‧‧處理單元
1230‧‧‧主機介面
1240‧‧‧記憶體介面
1250‧‧‧錯誤校正區塊
1300‧‧‧半導體記憶體裝置
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
圖1是例示記憶體系統的配置的方塊圖。
圖2是例示圖1的半導體記憶體裝置的結構的方塊圖。
圖3是例示圖2的記憶體單元陣列的結構的示意圖。
圖4是例示在程式操作期間施加至字線的電壓及其通過干擾的示意圖。
圖5是例示在程式操作期間與選擇的字線相鄰並且具有擦除狀態的記憶體單元的閾值電壓的改變的曲線圖。
圖6是例示在程式操作期間針對記憶體單元的目的程式狀態施加至位元線的電壓的示意圖。
圖7是例示根據本公開的實施方式的半導體記憶體裝置的操作方法的流程圖。
圖8是例示根據本公開的另一實施方式的半導體記憶體裝置的操作方法的流程圖。
圖9是例示根據本公開的另一實施方式的半導體記憶體裝置的操作方法的流程圖。
圖10是例示當半導體記憶體裝置根據圖7的實施方式來操作時施加至位元線的電壓的示意圖。
圖11是例示當半導體記憶體裝置根據圖8的實施方式來操 作時施加至位元線的電壓的示意圖。
圖12是例示當半導體記憶體裝置根據圖9的實施方式來操作時施加至位元線的電壓的示意圖。
圖13是例示圖1的記憶體系統的應用示例的方塊圖。
圖14是例示圖12的記憶體系統的應用示例的方塊圖。
圖15是例示包括參照圖13描述的記憶體系統的計算系統的方塊圖。
在以下詳細描述中，針對結構和功能性描述僅示出了本發明的特定示例性實施方式。然而，本發明的範圍不限於本說明書的詳細描述，而是由所附申請專利範圍來限定，但是本領域技術人員將理解，在不脫離如申請專利範圍中所闡述的本發明的精神和範圍的情況下，可以進行形式和細節上的各種變更。
提供實施方式以用於向本發明所屬的領域中的技術人士充分公開本發明。術語“第一”、“第二”等可以被用於將類似的元件彼此區分，然而，要注意的是，這些術語並不旨在以任何方式來限制這些元件。例如，第一元件可以等同地被稱為第二元件，並且第二元件可以被稱為第一元件。另外，單數術語也包括複數，除非另外明確聲明。
在以下詳細描述中，通過例示的方式僅簡單地示出和描述了本發明的特定示例性實施方式。本領域技術人員會認識到，在不脫離本發明的精神和範圍的情況下，全部可以以各種不同的方式來修改所述實施方式。因此，附圖和描述將被認為本質上是例示性的而非限制性的。另外， 將理解的是，當元件或層被稱為“在”另一元件或層“上”、“耦接至”或“耦合至”另一元件或層時，它可以直接在另一元件或層上、直接耦接或耦合至另一元件或層，或者可以存在介於中間的元件或層。相比之下，當元件被稱為“直接在”另一元件或層“上”、“直接耦接至”或“直接耦合至”另一元件或層時，不存在介於中間的元件或層。遍及全文類似的編號指代類似的元件。如本文中所使用，術語“和/或”包括一個或更多個相關聯列出的項的任何和全部組合。
本文中所使用的術語僅用於描述特定實施方式的目的，且並不旨在限制本公開。還將理解的是，術語“包括”、“包含”、“含有”和“具有”在本說明書中被使用時，指定存在所述特徵、整數、操作、元件和/或部件，但是並不排除存在或增加一個或更多個其他特徵、整數、操作、元件、部件和/或它們的群組。
除非另外限定，否則本文中使用的所有術語(包括技術和科學術語)具有與本發明所屬的領域中的普通技術人士通常所理解的相同的含義。還將理解的是，諸如在通常使用的詞典中定義的那些的術語應被解釋為具有與它們在相關技術背景下的含義一致的含義，並且將不會在理想的或過於正式的意義下被解釋，除非本文中明確做如此限定。
本文中已公開了示例性實施方式，並且儘管採用了特定的結構或功能性說明，但是它們僅在一般性和描述性意義下被使用和被解釋，且並不用於限制的目的。
下文中，將參照附圖詳細描述本發明的實施方式。
圖1是例示記憶體系統的配置的方塊圖。
記憶體系統50包括半導體記憶體裝置100和控制器200。
半導體記憶體裝置100可以是或包括NAND快閃記憶體、垂直NAND、NOR快閃記憶體、電阻式隨機存取記憶體(resistive random access memory，RRAM)、相變記憶體(phase-change memory，PRAM)、磁阻式隨機存取記憶體(magnetoresistive random access memory，MRAM)、鐵電式隨機存取記憶體(ferroelectric random access memory，FRAM)和旋轉轉矩隨機存取記憶體(spin transfer torque random access memory，STT-RAM)，這些記憶體包括在半導體記憶體裝置100中。此外，本發明的半導體記憶體裝置100可以通過三維陣列結構來實現。除了電荷存儲層被配置為絕緣層的電荷捕獲快閃記憶體(CTF)之外，本發明可以被應用於電荷存儲層被配置為浮置閘極(FG)的快閃記憶體裝置。
半導體記憶體裝置100可以包括記憶體單元陣列110和用於驅動該記憶體單元陣列110的週邊電路120。記憶體單元陣列110可以包括多個非揮發性記憶體單元。這些記憶體單元可以根據它們的可存取性和/或它們的使用目的按單元被分組。例如，記憶體單元可以按照一次能夠存取以從其中讀取資料或向其中寫入資料的頁面來分組。這些頁面可以按照記憶體區塊來分組。
記憶體單元陣列100可以包括多個記憶體區塊，並且多個記憶體區塊可以根據使用目的而被用作系統區塊和使用者區塊。
週邊電路120可以響應於對控制器200的控制來操作。週邊電路120可以回應於對控制器200的控制並且將程式資料傳送至記憶體單元陣列110。週邊電路120可以從記憶體單元陣列110讀取資料以及操作以刪 除記憶體單元陣列110的資料。
在各種實施方式中，半導體記憶體裝置100的讀取操作和程式操作可以以每個頁面為基礎而被執行。這意味著資料可能不會單獨地從單個記憶體單元中讀取或寫入至單個記憶體單元，而是同時從形成單個頁面的記憶體單元的群組中讀取或寫入至該群組。半導體記憶體裝置100的刪除操作可以以每個記憶體區塊為基礎而被執行。這意味著存儲在記憶體單元中的資料不能單獨地一次從一個記憶體單元中或者按頁面來擦除，而是僅同時針對形成記憶體區塊的所有記憶體單元來擦除。
在程式操作期間，週邊電路120可以從控制器200接收表示程式操作的命令、物理位址PA和寫入資料。在週邊電路120中，當由物理位址PA選擇一個記憶體區塊和包括在相應記憶體區塊中的一個頁面時，寫入資料可以被程式化至所選擇的頁面。
在讀取操作期間，週邊電路120可以從控制器200接收表示讀取操作的命令(下文中為讀取命令)和物理區塊位址(PBA)。週邊電路120可以從由物理區塊位址(PBA)選擇的一個記憶體區塊和其中包括的一個頁面中讀取資料，並且向控制器200輸出讀取的資料(下文中為頁面資料)。
在刪除操作期間，週邊電路120可以從控制器200接收表示刪除操作的命令和物理區塊位址(PBA)。物理區塊位址(PBA)可以指定一個記憶體區塊。週邊電路120可以刪除與該物理區塊位址(PBA)對應的記憶體區塊的資料。
控制器200可以控制半導體記憶體裝置100的一般性操作。 控制器200可以回應於來自外部主機的請求而對半導體記憶體裝置100進行存取。控制器200可以經由半導體記憶體裝置100的週邊電路120來控制半導體裝置100的操作。
控制器200可以是任何合適的控制器。例如，如圖1所示，控制器200可以包括RAM 210、記憶體控制單元220和錯誤校正電路(error correcting circuit)230。
隨機存取記憶體(RAM)210可以根據記憶體控制單元220的控制來操作，並且被用作工作記憶體、緩衝記憶體和快取記憶體。當RAM210被用作工作記憶體時，由記憶體控制單元220處理的資料可以被臨時存儲。當RAM 210被用作緩衝記憶體時，RAM 210可以被用於緩衝從主機(未示出)向半導體記憶體裝置100或從半導體記憶體裝置100向主機(未示出)發送的資料。
記憶體控制單元220可以將從主機接收的邏輯區塊位址(LBA)改變為物理區塊位址(PBA)。例如，記憶體控制單元220可以被配置為控制半導體記憶體裝置100的讀取操作、程式操作、刪除操作或背景操作。記憶體控制單元220可以被配置為驅動韌體以控制半導體記憶體裝置100。
記憶體控制單元220可以將主機提供的邏輯區塊位址(LBA)通過快閃記憶體轉換層(FTL)改變為物理區塊位址(PBA)。更詳細地，快閃記憶體轉換層(FTL)可以通過使用映射表來接收邏輯區塊位址(LBA)並且將該邏輯區塊位址(LBA)改變為物理區塊位址(PBA)。物理區塊位址(PBA)可以是指示記憶體單元陣列100的特定字線的頁面編 號。可以使用任何合適的映射方法。例如，映射方法可以包括存儲在控制器中的可以將邏輯區塊位址與相應的物理區塊位址連結的映射表的使用。映射方法可以基於映射單元而改變。代表性的映射方法可以包括頁面映射方法、區塊映射方法和混合映射方法。
錯誤校正碼(error correcting code，ECC)230可以是用於在從記憶體裝置100讀取或向記憶體裝置100寫入的資料中檢測和糾正錯誤的任何合適的電路。例如，ECC 230可以生成與要被程式化的資料對應的錯誤校正碼(ECC)的奇偶性。另外，在讀取操作期間，錯誤校正碼電路230可以通過使用與讀取的頁面資料對應的奇偶性來糾正錯誤。該錯誤校正碼電路230可以通過使用編碼調製(例如，低密度同位(LDPC)碼；Bose、Chaudhri、Hocquenghem(BCH)碼；渦輪碼；裡德-索羅門(Reed-Solomon)碼；卷積碼；遞迴系統碼(RSC)；網路編碼調製(TCM)；區塊編碼調製(BCM)和漢明碼)來糾正錯誤。
在讀取操作期間，錯誤校正碼電路230可以糾正所讀取的頁面資料的錯誤。當在所讀取的頁面資料中包括超過要被糾正的位元數的錯誤位元時，解碼可能會失敗。當在所讀取的頁面資料中包括等於或小於要被糾正的位元數的錯誤位元時，解碼可以成功。
解碼成功可以表示相應的讀取命令被通過。解碼失敗可以表示相應的讀取命令失敗。當解碼成功時，控制器200可以向主機輸出錯誤被糾正的頁面資料。
圖2是例示圖1的半導體記憶體裝置100的結構的方塊圖。
圖3是例示圖2的記憶體單元陣列110的結構的示意圖。
參照圖2，半導體記憶體裝置100可以包括記憶體單元陣列110和週邊電路120。
參照圖3，記憶體單元陣列110可以包括多個記憶體區塊BLK1至BLKz。
包括在記憶體單元陣列110中的多個記憶體單元可以根據使用的目的而被使用。多個區塊可以被分成主區塊和附加區塊，並且與記憶體單元的操作有關的各種設置資訊可以被存儲在附加區塊中。
參照圖3，第一記憶體區塊BLK1至第z記憶體區塊BLKz可以共同地被耦合到第一位元線BL1至第m位元線BLm。在圖3中，為便於說明而例示了包括在多個記憶體區塊BLK1至BLKz當中的第一記憶體區塊BLK1中的元件，並且省略了包括在記憶體區塊BLK2至BLKz中的每一個中的元件。記憶體區塊BLK2至BLKz中的每一個可以被配置為與第一記憶體區塊BLK1相同。
第一記憶體區塊BLK1可以包括多個單元串CS1_1至CS1_m。第一單元串CS1_1至第m單元串CS1_m中的每一個可以分別被耦接至第一位元線BL1至第m位元線BLm。
第一單元串CS1_1至第m單元串Cs1_m中的每一個可以包括汲極選擇電晶體DST、串聯耦接的多個記憶體單元MC1至MCn和源極選擇電晶體SST。汲極選擇電晶體DST可以被耦合至汲極選擇線DSL1。第一記憶體單元MC1至第n記憶體單元MCn可以分別被耦合至第一字線WL1至第n字線WLn。源極選擇電晶體SST可以被耦合至源極選擇線SSL1。汲極選擇電晶體DST的汲極側可以被耦合至相應的位元線。第一單元串CS1_1 至第m單元串CS1_m的汲極選擇電晶體可以分別被耦合至第一位元線BL1至第m位元線BLm。源極選擇電晶體SST的源極側可以被耦合至共用源極線CSL。作為一種實施方式，共用源極線CSL可以共同地被耦合至第一至第z記憶體區塊BLK1至BLKz。
汲極選擇線DSL1、第一字線WL1至第n WLn以及源極選擇線SSL1可以被包括在圖2的列線路RL中。汲極選擇線DSL1、第一字線WL1至第n WLn以及源極選擇線SSL1可以通過位址解碼器121控制。共用源極線CSL可以通過控制邏輯125來控制。第一位元線BL1至第m位元線BLm可以通過讀取和寫入電路123來控制。
參照圖2，週邊電路120可以包括位址解碼器121、電壓產生器122、讀取和寫入電路123、輸入/輸出緩衝器124、控制邏輯125和程式模式設置單元126。
位址解碼器121可以通過列線路RL被耦合至記憶體單元陣列。位址解碼器121可以被配置為回應於控制邏輯125的控制而操作。
作為一種實施方式，位址解碼器121可以包括位址緩衝器、區塊解碼器和列解碼器。
位址解碼器121可以通過控制邏輯125來接收位址PA。半導體記憶體裝置100的程式操作可以按照頁面為單位來執行。在程式操作期間接收的物理區塊位址PA可以包括區塊位址或列位址中的至少一個。在讀取程式操作期間接收的物理區塊位址PA可以包括區塊位址或列位址中的至少一個。
位址解碼器121可以被配置為在所接收的位址PA當中執行 對區塊位址的解碼。位址解碼器121可以根據解碼的區塊位址在記憶體區塊BLK1至BLKz當中選擇一個記憶體區塊。
位址解碼器121可以被配置為在所接收的物理區塊位址PA當中執行對列位址的解碼，並且在所選擇的記憶體區塊當中選擇一個字線。一個頁面可以被相應地選擇。
位址解碼器121可以通過根據所解碼的列位址將從電壓產生器122提供的電壓施加至列線路RL來選擇所選擇的記憶體區塊的一個字線。在程式操作期間，位址解碼器121可以向所選擇的字線施加程式脈衝，以及向未選擇的字線施加低於程式脈衝的通過脈衝。在寫入操作期間，位址解碼器121可以向所選擇的字線施加讀取電壓，以及向與所選擇的字線相鄰的未選擇的字線施加第一通過電壓和第二通過電壓。
電壓產生器122可以被配置為通過使用向半導體記憶體裝置100提供的外部電源電壓來生成多個電壓。電壓產生器122可以回應於控制邏輯125的控制來操作。例如，電壓產生器122可以通過調整外部電源電壓來生成內部電源電壓。在電壓產生器122中生成的內部電源電壓可以被提供至位址解碼器121、讀取和寫入電路123、輸入/輸出緩衝器124、控制邏輯125和程式模式設置單元126，並且被用作半導體記憶體裝置100的操作電壓。
電壓產生器122可以通過使用外部電源電壓和內部電源電壓中的至少一個來生成多個電壓。作為一種實施方式，電壓產生器122可以包括接收內部電源電壓的多個泵電容器，並且通過回應於控制邏輯125的控制選擇性地啟動多個泵電容器來生成多個電壓。例如，電壓產生器122 可以生成施加至在讀取操作期間選擇的字線的讀取電壓以及施加至未選擇的字線的通過電壓。
讀取和寫入電路123可以通過位元線BL被耦合至記憶體單元陣列110。讀取和寫入電路123可以響應於控制邏輯125的控制來操作。
讀取和寫入電路123可以在程式驗證操作期間從記憶體單元陣列100的所選擇的頁面中讀取頁面資料DATA，並且確定讀取資料的程式操作完成。
讀取和寫入電路123可以響應於控制邏輯125的控制，並且控制施加至與記憶體單元陣列110耦合的位元線BL的偏壓。更詳細地，讀取和寫入電路123可以根據控制邏輯125的控制選擇性地向位元線BL施加程式允許電壓或程式阻止電壓。在各種實施方式中，讀取和寫入電路123可以向位元線BL施加程式控制電壓。
輸入/輸出緩衝器124可以通過資料線DL被耦合至讀取和寫入電路123。輸入/輸出緩衝器124可以回應於控制邏輯125的控制來操作。輸入/輸出緩衝器124可以在程式操作期間從控制器200接收存儲的資料DATA。
控制邏輯125可以被配置為控制半導體記憶體裝置100的操作。控制邏輯125可以接收命令CMD和物理區塊位址PA。在讀取操作期間，命令CMD可以是讀取命令。在程式操作期間，命令CMD可以是表示程式操作的命令。在刪除操作期間，命令CMD可以是表示刪除操作的命令。控制邏輯125可以被配置為回應於所接收的命令CMD來控制位址解碼器121、電壓產生器122、讀取和寫入電路123和輸入/輸出緩衝器124以及程 式模式設置單元126。
程式操作可以通過多個程式迴圈來執行。程式迴圈可以向所選擇的字線施加程式電壓，並且包括驗證記憶體單元的程式狀態的操作。驗證程式狀態的操作可以向所選擇的字線施加程式驗證電壓、從所選擇的頁面讀取頁面資料DATA並且確定讀取資料的程式是否被完成。
控制邏輯125可以根據程式驗證操作的結果通過控制讀取和寫入電路123來確定施加至與記憶體單元陣列110耦合的位元線BL的電壓。控制邏輯125可以控制讀取和寫入電路123以根據記憶體單元的程式狀態選擇性地向每個位元線BL施加程式允許電壓或程式阻止電壓。
程式模式設置單元126可以根據與記憶體單元陣列110的字線WL耦合的記憶體單元的目的程式狀態來設置程式模式。控制邏輯125可以控制讀取和寫入電路123以根據程式模式設置單元126的程式狀態來選擇性地向每個位元線BL施加程式允許電壓或程式阻止電壓(prpgram prevent voltage)。
與所選擇的字線耦合的多個記憶體單元可以具有它們自身的目的程式狀態。在各種實施方式中，該目的程式狀態可以具有第一程式狀態PV1至第n程式狀態PVN。每個程式狀態可以以記憶體單元的閾值電壓為基礎而被分類。具有作為目的程式狀態的較低程式狀態的記憶體單元可以被程式化為具有相比具有作為目的程式狀態的高記憶體程式狀態的記憶體單元更低的閾值電壓。在本說明書中，將在一個記憶體單元中存儲三位元的TLC方法(即，N為7)的程式描述為示例，但這是為了便於說明，且並不限於通過TLC方法程式化的記憶體單元。
控制邏輯125在程式操作期間可以向所選擇的字線WL施加程式電壓，以及向未選擇的字線WL施加通過電壓。在控制邏輯125在程式操作期間向字線WL施加程式電壓或通過電壓的同時，控制邏輯125可以控制讀取和寫入電路123以根據程式模式設置單元126的設置狀態向位元線BL施加程式允許電壓或程式阻止電壓。
程式允許模式的記憶體單元可以通過將程式允許模式的記憶體單元耦合至的位元線BL而提供有程式允許電壓。程式允許電壓的位準可以是接地電壓位準0V。
程式禁止模式的記憶體單元可以通過將程式禁止模式的記憶體單元耦合至的位元線BL而提供有程式禁止電壓(program inhibit voltage)。程式阻止電壓的位準可以是電源電壓位準Vcc。
根據本發明的實施方式，程式模式設置單元126可以將在包括在記憶體單元陣列110中的多個記憶體單元當中的包括在第一記憶體單元組中的記憶體單元設置為程式允許模式。程式模式設置單元126可以將在包括在記憶體單元陣列110中的多個記憶體單元當中的包括在第二記憶體單元組中的記憶體單元設置為程式禁止模式。
在各種實施方式中，第一記憶體單元組可以包括各自具有在“n”個程式狀態PV1至PVn(即，7個程式狀態PV1至PV7)的第一至第m程式狀態PV1至PVm當中的目的程式狀態的記憶體單元。第二記憶體單元組可以包括各自具有在‘“n”個程式狀態PV1至PVn的第(m+1)至第n程式狀態PV(m+1)至PVn當中的目的程式狀態的記憶體單元。m值可以根據實施方式而被不同地設置。
程式模式設置單元126可以根據程式驗證結果來將記憶體單元的程式允許模式改變為程式禁止模式。程式驗證的成功可以表示記憶體單元的閾值電壓達到它的目的程式狀態。程式驗證的失敗可以表示記憶體單元的閾值電壓並未達到它的目的程式狀態。
在程式操作期間，當程式模式設置單元126在程式驗證操作期間對作為目的程式狀態的第i程式狀態(1
Figure 105112246-A0202-12-0017-18
i
Figure 105112246-A0202-12-0017-17
7)的程式驗證成功時，該程式模式設置單元126可以將具有第(i+k)程式狀態(即，k=3)作為它的目的程式狀態的記憶體單元設置為程式允許模式，同時將具有作為目的程式狀態的第i程式狀態的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式。
根據另一實施方式，程式模式設置單元126可以具有多個程式模式設置(即，第一程式模式設置至第三程式模式設置)。施加至位元線的電壓可以取決於多個程式模式設置。
第一程式模式設置至第三程式模式設置中的每一個可以針對經過程式操作的每個記憶體單元來限定程式允許模式和程式禁止模式，使得一個或更多個預定目的程式狀態的記憶體單元被設置為程式允許模式，同時其它記憶體單元被設置為程式禁止模式。每個記憶體單元可以具有在“n”個程式狀態PV1至PVn當中的它自身的目的程式狀態。程式操作可以被執行為使得每個記憶體單元的閾值電壓達到相應的目的程式狀態。
在程式操作期間，根據第一程式模式設置至第三程式模式設置中的每一個，程式允許模式的記憶體單元可以通過程式允許模式的記憶體單元被耦合至的位元線BL而被提供有程式允許電壓，同時程式禁止模式 的記憶體單元可以通過程式禁止模式的記憶體單元被耦合至的位元線BL而被提供有程式禁止電壓。
根據本發明的實施方式，程式模式設置單元126可以根據對預定目的程式狀態的程式驗證的結果而將程式操作的第一程式模式設置至第三程式模式設置從一個改變為另一個。例如，在對作為目的程式狀態的第二程式狀態PV2的程式驗證成功後，程式模式設置單元126可以將程式操作的程式模式設置從第一程式模式改變為第二程式模式。例如，程式模式設置單元126可以在對作為目的程式狀態的第四程式狀態PV4的程式驗證成功後，將程式操作的程式模式設置從第二程式模式改變為第三程式模式。
根據本發明的另一實施方式，程式模式設置單元126可以根據預定數量的施加的程式脈衝來將程式操作的第一程式模式設置至第三程式模式設置從一個改變為另一個。例如，當施加的程式脈衝的數量達到可施加的程式脈衝的總數量的三分之一時，程式模式設置單元126可以將程式操作的程式模式設置從第一程式模式改變為第二程式模式。例如，當施加的程式脈衝的數量達到可施加的程式脈衝的總數量的三分之二時，程式模式設置單元126可以將程式操作的程式模式設置從第二程式模式改變為第三程式模式。
下文中，將通過圖4和圖5來描述通過干擾。
圖4是例示在程式操作期間施加至字線的電壓及其通過干擾的示意圖。
圖4可以表示包括在一個記憶體區塊中的多個記憶體單元 串CS1至CSm。“m”個單元串CS1至CSm可以被耦合至“m”個位元線BL1至BLm。
第一單元串CS1至第m單元串CSm中的每一個可以包括汲極選擇電晶體DST、串聯耦合的多個記憶體單元M1至Mn和源極選擇電晶體SST。汲極選擇電晶體DST可以被耦合至汲極選擇線DSL。第一記憶體單元M1至第n記憶體單元Mn中的每一個可以被耦合至第一字線WL1至第n字線WLn。源極選擇電晶體SST可以被耦合至源極選擇線SSL。汲極選擇電晶體DST的汲極側可以被耦合至相應位元線。第一單元串CS1至第m單元串CSm的汲極電晶體可以分別被耦合至第一位元線BL1至第m位元線BLm。源極選擇電晶體的源極側可以被耦合至共用源極線CSL。
參照圖4，為執行程式而選擇的字線WL是第二字線WL2。耦合至第二字線WL2的多個記憶體單元可以構成一個頁面。耦合至第二字線WL的每個記憶體單元可以具有作為目的程式狀態的第一程式狀態PV1、第二程式狀態PV2和第七程式狀態PV7。
程式電壓Vpgm可以被施加至在程式操作期間選擇的第二字線WL2。另外，程式驗證電壓Vvrfy可以被施加至根據程式操作選擇的字線WL2。當程式電壓Vpgm和程式驗證電壓Vvrfy被施加至所選擇的字線WL2時，通過電壓Vpass可以被施加至未選擇的字線。可以通過向與所選擇的字線WL2相鄰的字線WL1和WL3施加每個通過電壓Vpass來防止耦合至未選擇的字線的記憶體單元的閾值電壓的改變。程式允許電壓(例如：0V)可以被施加，使得耦合至所選擇的字線的記憶體單元可以在每個位元線中被程式化。換言之，由於位元線共同地被耦合至第一單元串CS1至第 m單元串CSm，所以在程式操作期間可以施加程式允許電壓。另外，程式阻止電壓可以順序地被施加至位元線，在所述位元線中隨著程式操作進行而完成程式化的單元被耦合。在執行程式操作的同時，通過電壓Vpass可以相繼地被施加至與和所選擇的字線WL2相鄰的未選擇的字線WL3和WL1耦合的記憶體單元403。因此，通過電壓Vpass可以重複地被施加至閘極電極，並且程式允許電壓可以重複地被施加至位元線，與未選擇的字線WL1和WL3耦合的記憶體單元403的閾值電壓可能會增加。該現象被稱為通過干擾。具體地，在與耦合至位元線BLm-1的所選擇的字線W2相鄰的記憶體單元404和405中(在該位元線BLm-1中具有高目的程式狀態的記憶體單元被耦合)，在相對長的時間內可能會發生通過干擾，直至程式禁止電壓被施加至位元線。因此，與所選擇的字線相鄰的記憶體單元404和405的閾值電壓可能被改變，且半導體記憶體裝置的可靠性可能會降低。
圖5是例示在程式操作期間與所選擇的字線相鄰並且具有擦除狀態的記憶體單元的閾值電壓的改變的曲線圖。
圖5例示了圖4中描述的與所選擇的字線相鄰的記憶體單元404和405的通過干擾的影響。詳細地，圖5例示了具有與所選擇的字線相鄰的記憶體單元具有擦除狀態ERS的低閾值電壓的閾值電壓變化。
根據圖5，在早期的程式階段，當執行將所選擇的字線的記憶體單元程式化為第一程式狀態的第一程式操作(第一PGM)和將所選擇的字線的記憶體單元程式化為第二程式狀態的第二程式操作(第二PGM)時，與所選擇的字線相鄰並且處於擦除狀態(ERS)的記憶體單元的閾值電壓可能會增加。
圖6是例示在程式操作期間針對記憶體單元的目的程式狀態施加至位元線的電壓的示意圖。
參照圖6，程式操作可以包括程式早期階段610、程式中期階段620和程式後期階段630。位元線可以被耦合至記憶體單元，這些記憶體單元各自具有在第一至第七程式狀態PV1至PV7當中的目的程式狀態。
在程式早期階段610開始時，記憶體單元尚未被程式化，且因此被設置為程式允許模式PGM MODE並被提供有程式允許電壓。因此，程式允許電壓可以被施加至位元線，具有作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的記憶體單元601和具有第五程式狀態PV5至第七程式狀態PV7的記憶體單元603被耦合至這些位元線。因此，在與具有作為目的程式狀態的第三至第七程式狀態PV3至PV7的記憶體單元601和603相鄰的記憶體單元中可能會出現電壓位準為高的通過干擾現象。
作為程式早期階段610的結果，在對作為目的程式狀態的第一和第二程式狀態PV1和PV2的驗證成功後，可以完成具有作為目的程式狀態的第一和第二程式狀態PV1和PV2的記憶體單元的程式。因此，具有作為目的程式狀態的第一和第二程式狀態PV1和PV2的記憶體單元被設置為程式禁止模式INHIBIT MODE。程式禁止電壓被提供至具有作為目的程式狀態的第一和第二程式狀態PV1和PV2的記憶體單元所耦合至的位元線。
在程式中期階段620期間，具有第三至第七程式狀態PV3至PV7的記憶體單元601和603保持設置為程式允許模式PGM MODE，並且再次被提供有程式允許電壓。因此，在與具有作為目的程式狀態的第三至第七程式狀態PV3至PV7的記憶體單元601和603相鄰的記憶體單元中 仍可能出現通過干擾現象。
作為程式中期階段620的結果，在對作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的驗證成功後，可以完成具有作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的記憶體單元的程式。因此，具有作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的記憶體單元被設置為程式禁止模式INHIBIT MODE。程式禁止電壓被提供至具有作為目的程式狀態的第一程式狀態PV1至第四程式狀態PV4的記憶體單元所耦合至的位元線。
在程式後期階段630期間，具有第五程式狀態PV5至第七程式狀態PV7的記憶體單元603保持設置為程式允許模式PGM MODE，並且仍然被提供有程式允許電壓。因此，在與具有作為目的程式狀態的第五程式狀態PV5至第七程式狀態PV7的記憶體單元603相鄰的記憶體單元中仍可能出現通過干擾現象。
圖7是例示根據本公開的實施方式的半導體記憶體裝置的操作方法的流程圖。
參照圖7，在步驟701處，半導體記憶體裝置100可以將記憶體單元陣列110中的耦合至所選擇的字線的多個記憶體單元當中的第一記憶體單元組的記憶體單元設置為程式允許模式。另外，半導體記憶體裝置100可以將記憶體單元陣列110中的耦合至所選擇的字線的多個記憶體單元當中的第二記憶體單元組的記憶體單元設置為程式禁止模式。如上所示例，第一記憶體單元組可以包括各自具有在“n”個程式狀態PV1至PVn的第一至第m程式狀態PV1至PVm當中的目的程式狀態的記憶體單元。第 二記憶體單元組可以包括各自具有在“n”個程式狀態PV1至PVn的第(m+1)至第n程式狀態PV(m+1)至PVn當中的目的程式狀態的記憶體單元。作為一種實施方式，m可以為3(三)。m的值可以根據實施方式來不同地選擇。
在步驟703處，半導體記憶體裝置100可以對耦合至所選擇的字線的多個記憶體單元執行在“n”個程式狀態PV1至PVn當中的程式操作。當程式脈衝被施加至在程式操作期間選擇的字線時，根據程式模式設置，每個不同的電壓可以被施加至與所選擇的字線耦合的記憶體單元的位元線。
更詳細地，程式允許電壓可以被施加至程式允許模式的記憶體單元的位元線，而程式禁止電壓被施加至程式禁止模式的記憶體單元的位元線。程式允許電壓的位準可以是接地電壓位準(0V)。程式阻止電壓的位準可以是電源電壓位準(Vcc)。
在步驟705處，半導體記憶體裝置100可以對具有作為目的程式狀態的第i程式狀態的記憶體單元執行驗證操作。如上所示，程式驗證的成功可以表示記憶體單元的閾值電壓達到它的目的程式狀態。程式驗證的失敗可以表示記憶體單元的閾值電壓並未達到它的目的程式狀態。
作為步驟705的驗證操作的結果，當對具有作為目的程式狀態的第i程式狀態的記憶體單元的程式驗證失敗時，半導體記憶體裝置可以返回至步驟703並且將程式脈衝施加至所選擇的字線。使用增加步進脈衝程式ISPP方法。
作為步驟705的驗證操作的結果，當對具有作為目的程式狀 態的第i程式狀態的記憶體單元的程式驗證成功時，半導體記憶體裝置可以進行至步驟706。
在步驟706處，半導體記憶體裝置100可以將具有作為目的程式狀態的第i程式狀態的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式。
在707階段處，半導體記憶體裝置100可以確定對與所選擇的字線耦合的記憶體單元的程式操作是否完成。作為確定的結果，當對與所選擇的字線耦合的所有記憶體單元的程式操作被完成時，該處理可以結束。當尚未完成對所有記憶體單元的程式操作時，半導體記憶體裝置可以進行至步驟709。
在步驟709處，半導體記憶體裝置100可以將具有作為目的程式狀態的第(i+k)程式狀態的記憶體單元設置為程式允許模式。在一種實施方式中，i和k的值可以是自然數或整數。在一種實施方式中，k可以是三(3)。
步驟709可以是可選的。當不存在具有作為目的程式狀態的第(i+k)程式狀態的記憶體單元時，步驟709可以被跳過。
對於具有下一程式狀態的記憶體單元或具有作為目的程式狀態的第(i+1)程式狀態(步驟S711)的記憶體單元，半導體記憶體裝置100可以重複步驟703至711。
圖10是例示當半導體記憶體裝置根據圖7的實施方式操作時施加至位元線的電壓的示意圖。
在圖10中作為示例描述了在一個記憶體單元中存儲三個資 料位元的TLC方法。然而，本公開的實施方式可以被應用於如上所述在一個記憶體單元中存儲任意數量的位元的方法(MLC或QLC)，並且明確指出本公開的實施方式可以不限於以TLC方法程式化的記憶體單元。
參照圖10，半導體記憶體裝置100可以按照升序對“n”個程式狀態PV1至PVn的目的程式狀態執行程式操作。
根據實施方式，當半導體記憶體裝置100在程式驗證操作期間對作為目的程式狀態的第i程式狀態的程式驗證成功時，半導體記憶體裝置100可以將具有作為它的目的程式狀態的第(i+k)程式狀態的記憶體單元設置為程式允許模式PGM MODE，同時將具有作為目的程式狀態的第i程式狀態的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式INHIBIT MODE。
初始地，半導體記憶體裝置100可以在記憶體單元陣列110中的與所選擇的字線耦合的多個記憶體單元當中將第一記憶體單元組的記憶體單元設置為程式允許模式PGM MODE。另外，半導體記憶體裝置100可以在記憶體單元陣列110中的與所選擇的字線耦合的多個記憶體單元當中將第二記憶體單元組的記憶體單元設置為程式禁止模式INHIBIT MODE。第一記憶體單元組的記憶體單元可以具有作為目的程式狀態的第一程式狀態PV1至第三程式狀態PV3，並且第二記憶體單元組的記憶體單元可以具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7。
隨著程式操作繼續，程式允許電壓可以被施加至程式允許模式的記憶體單元的位元線，而程式禁止電壓被施加至程式禁止模式的記憶體單元的位元線。
當對具有作為目的程式狀態的第i程式狀態(即，第一程式狀態PV1)的記憶體單元的程式驗證成功時，半導體記憶體裝置100可以將具有作為目的程式狀態的第i程式狀態(即，第一程式狀態PV1)的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式INHIBIT MODE，而半導體記憶體裝置100可以將具有作為目的程式狀態的第(i+k)程式狀態(第四程式狀態PV4：k=3)的記憶體單元設置為程式允許模式PGM MODE。
如此，隨著半導體記憶體裝置100在程式驗證操作期間對作為目的程式狀態的第i程式狀態(即，依次為第一程式狀態PV1至第三程式狀態PV3)的程式驗證成功，半導體記憶體裝置100可以將具有作為它的目的程式狀態的第(i+k)程式狀態(即，依次為第四至第六程式狀態PV4至PV6)的記憶體單元設置為程式允許模式PGM MODE，同時將具有作為目的程式狀態的第i程式狀態(即，依次為第一程式狀態PV1至第三程式狀態PV3)的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式INHIBIT MODE。
例如，當半導體記憶體裝置100在程式驗證操作期間對作為目的程式狀態的第四程式狀態PV4的程式驗證成功時，半導體記憶體裝置100可以將具有作為它的目的程式狀態的第七程式狀態PV7的記憶體單元設置為程式允許模式PGM MODE，同時將具有作為目的程式狀態的第四程式狀態PV4的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式INHIBIT MODE。
隨著半導體記憶體裝置100在程式驗證操作期間對作為目的程式狀態的第五程式狀態PV5至第七程式狀態PV7的程式驗證成功，半 導體記憶體裝置100可以將具有作為目的程式狀態的第五程式狀態PV5至第七程式狀態PV7的記憶體單元或驗證成功的記憶體單元設置為程式禁止模式INHIBIT MODE。如上所述，當不存在具有作為目的程式狀態的第(i+k)程式狀態的記憶體單元時，可以跳過步驟709。
如此，在對具有低位準的程式狀態(即，第i程式狀態)的記憶體單元的程式操作期間，具有作為目的程式狀態的較高位準的程式狀態(即，第(n+k)程式狀態)的記憶體單元可以設置為程式禁止模式INHIBIT MODE。因此，可以降低具有作為目的程式狀態的較高位準的程式狀態(即，第(n+k)程式狀態)的記憶體單元的通過干擾。
圖8和圖9是例示根據本公開的實施方式的半導體記憶體裝置的操作方法的流程圖。
根據參照圖8和圖9描述的實施方式，半導體記憶體裝置100可以具有各自限定要被施加至與所選擇的字線耦合的記憶體單元的位元線的電壓的多個程式模式設置(即，第一程式模式設置至第三程式模式設置)。
第一程式模式設置至第三程式模式設置中的每一個可以限定針對記憶體單元的目的程式狀態PV1至PVn的程式模式。詳細地，第一程式模式設置至第三程式模式設置中的每一個可以針對與所選擇的字線耦合的具有特定程式狀態的記憶體單元的一部分來限定程式允許模式，並且針對與所選擇的字線耦合的具有在“n”個程式狀態PV1至PVn當中的其餘程式狀態的記憶體單元的另一部分來限定程式禁止程式狀態。
例如，第一程式模式設置可以將具有第一程式狀態PV1至 第三程式狀態PV3的目的程式狀態的記憶體單元限定為程式允許模式；並且可以將具有第四程式狀態PV4至第七程式狀態PV7的目的程式狀態的記憶體單元限定為程式禁止模式。
例如，第二程式模式設置可以將具有第一程式狀態PV1、第二程式狀態PV2、第六程式狀態PV6和第七程式狀態PV7的目的程式狀態的記憶體單元限定為程式禁止模式；並且可以將具有第三程式狀態PV3至第五程式狀態PV5的目的程式狀態的記憶體單元限定為程式允許模式。
例如，第三程式模式設置可以將具有第一程式狀態PV1至第四程式狀態PV4的目的程式狀態的記憶體單元限定為程式禁止模式；並且可以將具有第五程式狀態PV5至第七程式狀態PV7的目的程式狀態的記憶體單元限定為程式允許模式。
程式操作可以包括分別與第一程式模式設置至第三程式模式設置對應的早期、中期和後期程式階段。
然而，本發明的實施方式不限於以上所示例的程式模式設置。
在程式操作期間根據第一程式模式設置至第三程式模式設置中的每一個，程式允許模式的記憶體單元可以通過程式允許模式的記憶體單元所耦合至的位元線BL而被提供有程式允許電壓，而程式禁止模式的記憶體單元可以通過程式禁止模式的記憶體單元所耦合至的位元線BL而被提供有程式禁止電壓。
根據本發明的實施方式，程式模式設置單元126可以根據對預定目的程式狀態的程式驗證的結果來將程式操作的第一程式模式設置至 第三程式模式設置從一個改變為另一個，如參照圖8和圖11所述。例如，程式模式設置單元126可以在對作為目的程式狀態的第二程式狀態PV2的程式驗證成功後，將程式操作的程式模式設置從第一程式模式改變為第二程式模式。例如，程式模式設置單元126可以在對作為目的程式狀態的第四程式狀態PV4的程式驗證成功後，將程式操作的程式模式設置從第二程式模式改變為第三程式模式。
參照圖8，在步驟801處，半導體記憶體裝置100可以將與所選擇的字線耦合的記憶體單元的位元線的電壓設置為第一程式模式設置。
在步驟803處，半導體記憶體裝置100可以向所選擇的字線施加程式脈衝並且向未選擇的字線施加通過電壓。半導體記憶體裝置100可以根據第一程式模式設置向位元線施加程式禁止電壓和程式允許電壓。根據第一程式模式設置，程式允許電壓可以被施加至具有第一程式狀態PV1至第三程式狀態PV3的目的程式狀態的記憶體單元的位元線，並且程式禁止電壓可以被施加至具有第四程式狀態PV4至第七程式狀態PV7的目的程式狀態的記憶體單元的位元線。
在步驟805處，半導體記憶體裝置100可以對具有作為目的程式狀態的第p程式狀態PVp的記憶體單元執行驗證操作。如上所述，程式驗證的成功可以表示記憶體單元的閾值電壓達到它的目的程式狀態。程式驗證的失敗可以表示記憶體單元的閾值電壓並未達到它的目的程式狀態。在一種實施方式中，第p程式狀態PVp可以是第二程式狀態PV2。
作為步驟805的驗證操作的結果，當對第p程式狀態PVp (例如，第二程式狀態PV2)的程式驗證失敗時，半導體記憶體裝置100可以利用另一程式脈衝來重複步驟803。可以使用增加步進脈衝程式ISPP方法。作為步驟805的驗證操作的結果，當對第p程式狀態PVp(例如，第二程式狀態PV2)的程式驗證成功時，半導體記憶體裝置可以進行至步驟807。
在步驟807至811處，半導體記憶體裝置100利用第二程式模式設置來重複參照步驟801至805描述的程式操作。
根據第二程式模式設置，程式禁止電壓可以被施加至具有第一程式狀態PV1、第二程式狀態PV2、第六程式狀態PV6和第七程式狀態PV7的目的程式狀態的記憶體單元的位元線，並且程式允許電壓可以被施加至具有第三程式狀態PV3至第五程式狀態PV5的目的程式狀態的記憶體單元的位元線。
在步驟811處，半導體記憶體裝置100可以對具有作為目的程式狀態的第q程式狀態PVq的記憶體單元執行驗證操作。在一種實施方式中，第q程式狀態PVq可以是第二程式狀態PV4。
在步驟813至817處，半導體記憶體裝置100利用第三程式模式設置來重複參照步驟801至805或步驟807至811描述的程式操作。
根據第三程式模式設置，程式禁止電壓可以被施加至具有第一程式狀態PV1至第四程式狀態PV4的目的程式狀態的記憶體單元的位元線，並且程式允許電壓可以被施加至具有第五程式狀態PV5至第七程式狀態PV7的目的程式狀態的記憶體單元的位元線。
在步驟817處，半導體記憶體裝置100可以確定對與所選擇 的字線耦合的記憶體單元的程式操作是否被完成。通過對具有作為目的程式狀態的最高程式狀態的記憶體單元的程式驗證來確定記憶體單元的程式是否被完成。當作為確定的結果程式驗證失敗時，半導體記憶體裝置可以返回至步驟815，並且將程式脈衝施加至所選擇的字線。可以使用增加步進脈衝程式ISPP方法。當在步驟817中作為確定的結果程式驗證成功時，該程式可以完成。
圖11是例示當半導體記憶體裝置根據圖8的實施方式來操作時施加至位元線的電壓的示意圖。
在圖11中作為示例描述了在一個記憶體單元中存儲三個資料位元的TLC方法。然而，本公開的實施方式可以被應用於如上所述在一個記憶體單元中存儲任意數量的位元的方法(MLC或QLC)，並且明確指出本公開的實施方式可以不限於以TLC方法程式化的記憶體單元。
參照圖11，半導體記憶體裝置100可以根據分別與早期、中期和後期程式階段1001至1005對應的第一程式模式設置至第三程式模式設置來執行程式操作。
在與第一程式模式設置對應的早期程式階段1001處，程式允許電壓可以被施加至具有作為目的程式狀態的第一程式狀態PV1至第三程式狀態PV3的記憶體單元的位元線，並且程式禁止電壓可以被施加至具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7的記憶體單元的位元線。因此，由於程式禁止電壓被施加至由具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7的記憶體單元所耦合的位元線，所以可以阻止彼此相鄰的記憶體單元的通過干擾現象。
作為程式早期階段1001的結果，在對作為目的程式狀態的第一和第二程式狀態PV1和PV2的驗證成功後，具有作為目的程式狀態的第一和第二程式狀態PV1和PV2的記憶體單元的程式可以被完成。
在與第二程式模式設置對應的中期程式階段1003處，程式禁止電壓可以被施加至具有作為目的程式狀態的第一程式狀態PV1、第二程式狀態PV2、第六程式狀態PV6和第七程式狀態PV7的記憶體單元的位元線，並且程式允許電壓可以被施加至具有作為目的程式狀態的第三程式狀態PV3至第五程式狀態PV5的記憶體單元的位元線。因此，由於程式禁止電壓被施加至由具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7的記憶體單元所耦合的位元線，所以可以阻止彼此相鄰的記憶體單元的通過干擾現象。
作為程式中期階段1003的結果，在對作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的驗證成功後，可以完成具有作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的記憶體單元的程式。
在與第三程式模式設置對應的後期程式階段1005處，程式禁止電壓可以被施加至具有作為目的程式狀態的第一程式狀態PV1至第四程式狀態PV4的記憶體單元的位元線，並且程式允許電壓可以被施加至具有作為目的程式狀態的第五程式狀態PV5至第七程式狀態PV7的記憶體單元的位元線。
在圖8和圖11的實施方式中，當第二程式狀態PV2的程式操作被完成時，半導體記憶體裝置100可以將程式操作的程式模式設置從 第一程式模式設置改變為第二程式模式設置。另外，當第四程式狀態PV4的程式操作被完成時，半導體記憶體裝置100可以將程式操作的程式模式設置從第二程式模式設置改變為第三程式模式設置。
根據本發明的另一實施方式，如參照圖9和圖11所述，程式模式設置單元126可以根據預定數量的施加的程式脈衝將程式操作的第一程式模式設置至第三程式模式設置從一個改變為另一個。例如，當施加的程式脈衝的數量達到第一基準數量(即，可施加的程式脈衝的總數量的三分之一)時，程式模式設置單元126可以將程式操作的程式模式設置從第一程式模式改變為第二程式模式。例如，當施加的程式脈衝的數量達到第二基準數量(即，可施加的程式脈衝的總數量的三分之二)時，程式模式設置單元126可以將程式操作的程式模式設置從第二程式模式改變為第三程式模式。
參照圖9，在步驟901處，半導體記憶體裝置100可以將與所選擇的字線耦合的記憶體單元的位元線的電壓設置為第一程式模式設置。
在步驟903處，半導體記憶體裝置100可以向所選擇的字線施加程式脈衝並且向未選擇的字線施加通過電壓。半導體記憶體裝置100可以根據第一程式模式設置向位元線施加程式禁止電壓和程式允許電壓。根據第一程式模式設置，程式允許電壓可以被施加至具有第一程式狀態PV1至第三程式狀態PV3的目的程式狀態的記憶體單元的位元線，並且程式禁止電壓可以被施加至具有第四程式狀態PV4至第七程式狀態PV7的目的程式狀態的記憶體單元的位元線。
在步驟905處，半導體記憶體裝置100可以確定施加的程式脈衝的數量是否達到第一基準數量(即，可施加的程式脈衝的總數量的三分之一)。
作為步驟905的確定操作的結果，當施加的程式脈衝的數量並未達到第一基準數量(即，可施加的程式脈衝的總數量的三分之一)時，半導體記憶體裝置100可以利用另一程式脈衝來重複步驟903。可以使用增加步進脈衝程式ISPP方法。作為步驟905的確定操作的結果，當施加的程式脈衝的數量達到第一基準數量(即，可施加的程式脈衝的總數量的三分之一)時，半導體記憶體裝置可以進行至步驟907。
在步驟907至911處，半導體記憶體裝置100利用第二程式模式設置來重複參照步驟901至905描述的程式操作。
根據第二程式模式設置，程式禁止電壓可以被施加至具有第一程式狀態PV1、第二程式狀態PV2、第六程式狀態PV6和第七程式狀態PV7的目的程式狀態的記憶體單元的位元線，並且程式允許電壓可以被施加至具有第三程式狀態PV3至第五程式狀態PV5的目的程式狀態的記憶體單元的位元線。
在步驟911處，半導體記憶體裝置100可以確定施加的程式脈衝的數量是否達到第二基準數量(即，可施加的程式脈衝的總數量的三分之二)。
在步驟913至917處，半導體記憶體裝置100利用第三程式模式設置來重複參照步驟901至905或步驟907至911描述的程式操作。
根據第三程式模式設置，程式禁止電壓可以被施加至具有第 一程式狀態PV1至第四程式狀態PV4的目的程式狀態的記憶體單元的位元線，並且程式允許電壓可以被施加至具有第五程式狀態PV5至第七程式狀態PV7的目的程式狀態的記憶體單元的位元線。
在步驟917處，半導體記憶體裝置100可以確定對與所選擇的字線耦合的記憶體單元的程式操作是否被完成。確定施加的程式脈衝的數量是否達到第三基準數量(即，可施加的程式脈衝的總數量)。當施加的程式脈衝的數量並未達到第三基準數量(即，可施加的程式脈衝的總數量)時，半導體記憶體裝置可以返回至步驟815，並且向所選擇的字線施加程式脈衝。可以使用增加步進脈衝程式ISPP方法。當施加的程式脈衝的數量達到第三基準數量(即，可施加的程式脈衝的總數量)時，該程式可以完成。
圖12是例示當半導體記憶體裝置根據圖9的實施方式來操作時施加至位元線的電壓的示意圖。
在圖12中作為示例描述了在一個記憶體單元中存儲三個資料位元的TLC方法。然而，本公開的實施方式可以被應用於如上所述在一個記憶體單元中存儲任意數量的位元的方法(MLC或QLC)，並且明確指出本公開的實施方式可以不限於以TLC方法程式化的記憶體單元。
參照圖12，半導體記憶體裝置100可以根據第一程式模式設置至第三程式模式設置來執行程式操作。
在與第一程式模式設置對應的早期程式階段1101處，程式允許電壓可以被施加至具有作為目的程式狀態的第一程式狀態PV1至第三程式狀態PV3的記憶體單元的位元線，並且程式禁止電壓可以被施加至具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7的記憶體單 元的位元線。因此，由於程式禁止電壓被施加至由具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7的記憶體單元所耦合的位元線，所以可以阻止彼此相鄰的記憶體單元的通過干擾現象。
作為程式早期階段1101的結果，在對作為目的程式狀態的第一和第二程式狀態PV1和PV2的驗證成功後，可以完成具有作為目的程式狀態的第一和第二程式狀態PV1和PV2的記憶體單元的程式。
在與第二程式模式設置對應的中期程式階段1103處，程式禁止電壓可以被施加至具有作為目的程式狀態的第一程式狀態PV1、第二程式狀態PV2、第六程式狀態PV6和第七程式狀態PV7的記憶體單元的位元線，並且程式允許電壓可以被施加至具有作為目的程式狀態的第三程式狀態PV3至第五程式狀態PV5的記憶體單元的位元線。因此，由於程式禁止電壓被施加至由具有作為目的程式狀態的第四程式狀態PV4至第七程式狀態PV7的記憶體單元耦合的位元線，所以可以阻止彼此相鄰的記憶體單元的通過干擾現象。
作為程式中期階段1103的結果，在對作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的驗證成功後，可以完成具有作為目的程式狀態的第三程式狀態PV3和第四程式狀態PV4的記憶體單元的程式。
在與第三程式模式設置對應的後期程式階段1105處，程式禁止電壓可以被施加至具有作為目的程式狀態的第一程式狀態PV1至第四程式狀態PV4的記憶體單元的位元線，並且程式允許電壓可以被施加至具有作為目的程式狀態的第五程式狀態PV5至第七程式狀態PV7的記憶體單 元的位元線。因此，由於程式禁止電壓被施加至由具有作為目的程式狀態的第七程式狀態PV7的記憶體單元耦合的位元線，所以可以阻止彼此相鄰的記憶體單元的通過干擾現象。
在圖9和圖12的實施方式中，當施加的程式脈衝的數量達到第一基準數量(即，可施加的程式脈衝的總數量的三分之一)時，半導體記憶體裝置100可以將程式操作的程式模式設置從第一程式模式設置改變為第二程式模式設置。此外，當施加的程式脈衝的數量達到第二基準數量(即，可施加的程式脈衝的總數量的三分之二)時，半導體記憶體裝置100可以將程式操作的程式模式從第二程式模式設置改變為第三程式模式設置。
根據圖9和圖12的實施方式，由於半導體記憶體裝置100根據預定的第一和第二基準值來改變程式模式設置，所以位元線電壓可以與程式驗證操作獨立地被設置。
圖13是例示圖1的記憶體系統的示例的方塊圖。
參照圖13，記憶體系統1000可以包括半導體記憶體裝置1300和控制器1200。
半導體記憶體裝置1300可以如參照圖1和操作所說明地被配置，因此這裡將不會重複半導體記憶體裝置1300的描述和操作。
控制器1200可以被耦合至主機和半導體記憶體裝置1300。控制器1200可以被配置為回應於來自主機HOST的請求而對半導體記憶體裝置1200進行存取。例如，控制器1200可以被配置為控制半導體記憶體裝置1300的讀取操作、程式操作、刪除操作和背景操作。控制器1200可以被 配置為在半導體記憶體裝置1300與主機HOST之間提供介面。該控制器可以被配置為驅動韌體以控制半導體記憶體裝置1300。
控制器1200可以包括隨機存取記憶體(RAM)1210、處理單元1220、主機介面1230、記憶體介面1240和錯誤校正區塊1250。
RAM 1210可以被用作處理單元1220的驅動記憶體、半導體記憶體裝置1300、主機HOST之間的快取記憶體記憶體和半導體記憶體裝置1300與主機HOST之間的緩衝記憶體中的一個。
處理單元1220可以控制控制器1200的操作。
處理單元1220可以被配置為使從主機HOST接收的資料隨機化。例如，處理單元1220可以通過使用隨機化種子來使從主機HOST接收的資料隨機化。所隨機化的資料可以被提供至半導體記憶體裝置1100以作為要被存儲(資料，請參照圖1)和程式化至記憶體單元陣列(110，請參照圖1)的資料。
處理單元1220可以被配置為在讀取操作期間使從半導體裝置1300接收的資料去隨機化。例如，處理單元1220可以通過使用去隨機化種子來使從半導體記憶體裝置1300接收的資料去隨機化。去隨機化的資料可以被輸出至主機HOST。
作為一種實施方式，處理單元1220可以通過驅動韌體的軟體來執行隨機化和去隨機化。
主機介面1230可以包括用於在主機HOST與控制器1200之間執行資料交換的協定。作為示例性實施方式，控制器1200可以被配置為通過例如，通用序列匯流排(USB)協定、多媒體卡(MMC)協定、週邊 部件互連(PCI)協定、PCI快速(PCI-E)協定、先進附加技術(ATA)協定、序列ATA協定、並列ATA協定、小型電腦小型介面(SCSI)協定、增強型小型磁碟介面(ESDI)協定和整合驅動電子裝置(IDE)協定以及私有協定的協定中的一種與主機HOST通信。
記憶體介面1240可以與半導體記憶體裝置50介面連接。例如，記憶體介面1240可以包括NAND介面或NOR介面。
錯誤校正區塊1250可以通過使用錯誤校正碼(ECC)來檢測和糾正從半導體記憶體裝置50接收的資料的錯誤。
控制器與半導體記憶體裝置1300可以被整合成為一個半導體記憶體裝置。作為示例性實施方式，控制器1200與半導體記憶體裝置1300可以被整合成為一個半導體記憶體裝置並且構成存儲卡。例如，控制器1200與半導體記憶體裝置1300可以被整合成為一個半導體記憶體裝置並且構成記憶卡，例如，個人電腦記憶卡國際協會(PCMCIA)、緊湊型快閃(CF)卡、智慧媒體卡(SM、SMC)、記憶棒、多媒體卡(MMC、RS-MMC、MMC微型)、SD卡(SD、迷你SD、微型SD、SDHC)和通用快閃儲存裝置(UFS)。
控制器1200和半導體記憶體裝置1300可以被整合成為一個半導體記憶體裝置並且包括固態驅動器(SSD)。SSD可以包括被配置為在半導體記憶體裝置中存儲資料的記憶體裝置。當記憶體系統1000被用作半導體驅動SSD時，與記憶體系統1000耦合的主機HOST的驅動速度可以被顯著提高。
作為另一示例，記憶體系統100可以設置為多個部件中的一個，例如，電腦、超級移動PC(UMPC)、工作站、小筆電、個人數位助理 (PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP)、可攜式遊戲機、導航裝置、黑盒子、數位相機、三D電視、數位音訊記錄器、數位音訊播放機、數位圖形記錄器、數位圖形播放機、數位視訊記錄器、數位視訊播放機、在無線環境中發送/接收資訊的裝置以及構成家用網路的各種電子設備中的一個。
作為一種示例，半導體記憶體裝置1300或記憶體系統100可以被安裝在各種形狀的封裝中。例如，半導體記憶體裝置1300和記憶體系統100可以按照以下方法被封裝和安裝，例如堆疊式封裝(PoP)、球刪陣列(BGA)、晶片級封裝(CSP)、塑膠晶粒承載封裝(PLCC)、塑膠雙列式封裝(PDIP)、疊片包裝晶粒、晶圓形式晶粒、晶片直接封裝(COB)、陶瓷雙列式封裝(CERDIP)、塑膠四面扁平封裝(MQFP)、薄式四面扁平封裝(TQFP)、小型IC包裝(SOIC)、緊縮小型封裝(SSOP)、薄式小型封裝(TSOP)、薄式四面扁平封裝(TQFP)、系統封裝(SIP)、多晶片封裝(MCP)、晶圓級製程封裝(WFP)、晶圓級處理堆疊封裝(WSP))。
圖14是例示圖13中的記憶體系統1000的示例2000的方塊圖。
參照圖14，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體存儲晶片。多個存儲晶片可以被分為多個群組。
在圖14中，多個組中的每一個被例示為通過第一通道CH1至第k通道CHk與控制器2200通信。每個半導體存儲晶片可以被配置為與參照圖1描述的半導體記憶體裝置50中的一個相同並且操作。
每個組可以被配置為通過公共通道與控制器2200通信。控制器2200可以被配置為與參照圖13描述的控制器1200相同並且通過多個通道CH1至CHk來控制半導體記憶體裝置2100的多個存儲晶片。
在圖14中，描述了多個半導體存儲晶片被耦合至一個通道。然而，要理解的是，記憶體系統2000可以被改變為使得一個半導體記憶體裝置被耦合至一個通道。
圖15是例示包括參照圖14描述的記憶體系統2000的計算系統3000的方塊圖。
參照圖15，計算系統3000可以包括：中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000可以通過系統匯流排3500被電耦合至中央處理單元3100、RAM 3200和使用者介面3300以及電源3400。通過使用者介面3300提供並且被中央處理單元3100處理的資料可以存儲在記憶體系統2000中。
在圖15中，半導體記憶體裝置2100被例示為通過控制器2200與系統匯流排3500耦合。然而，半導體記憶體裝置2100可以被配置為與系統匯流排3500直接耦合。控制器2200的功能可以通過中央處理單元3100和RAM 3200來執行。
在圖15中，例示了參照圖14描述的記憶體系統2000被提供。然而，記憶體系統2000可以用參照圖7描述的記憶體系統1000來替換。作為一種實施方式，計算系統3000可以被配置為包括參照圖13和圖14描 述的記憶體系統1000和2000。
根據本公開的實施方式，提供了一種具有可靠性的半導體記憶體裝置及其操作方法。
參照附圖詳細描述了本公開的示例性實施方式。然而，本公開不限於這些實施方式，而是可以被實現為不同的形式。
在所描述的實施方式中，所有階段可以被選擇性地執行或省略。另外，在一種實施方式中的階段可以不必按循序執行，而是以其它方式被執行。而且，針對一種實施方式描述的特徵或元件可以被另一實施方式採用，正如可以被相關領域的技術人員容易理解的那樣。本領域技術人員將理解，在不脫離如所附申請專利範圍中所闡述的本發明的精神和範圍的情況下，可以進行形式和細節上的各種變更。
50‧‧‧記憶體系統
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧週邊電路
200‧‧‧控制器
210‧‧‧RAM
220‧‧‧記憶體控制單元
230‧‧‧錯誤校正電路

Claims (19)

  1. 一種半導體記憶體裝置的操作方法，該半導體記憶體裝置包括多個記憶體單元，所述多個記憶體單元各自具有n個程式狀態中的一個作為目的程式狀態，所述操作方法包括以下步驟：將第一組記憶體單元設置為程式允許模式，所述第一組記憶體單元具有作為所述目的程式狀態的第一組程式狀態；將第二組記憶體單元設置為程式禁止模式，所述第二組記憶體單元具有作為所述目的程式狀態的第二組程式狀態；按照所述程式狀態的級別的升序對n個程式狀態中的第i程式狀態執行程式操作和程式驗證操作；以及在對所述第i程式狀態執行的所述程式驗證操作成功後，立刻將具有所述第i程式狀態的所述第一組記憶體單元中的一個或更多個記憶體單元從所述程式允許模式改變為所述程式禁止模式，並且將具有第(i+k)程式狀態的所述第二組記憶體單元中的一個或更多個記憶體單元從所述程式禁止模式改變為所述程式允許模式，其中k是大於或等於2的整數。
  2. 根據申請專利範圍第1項所述的操作方法，其中，執行所述程式操作的步驟包括：向所述第一組記憶體單元提供程式允許電壓；以及向所述第二組記憶體單元提供程式禁止電壓。
  3. 根據申請專利範圍第1項所述的操作方法，其中，所述改變的步驟包括： 當具有所述第i程式狀態的所述記憶體單元的閾值電壓達到所述第i程式狀態時，確定對所述第i程式狀態的所述程式驗證操作成功。
  4. 一種半導體記憶體裝置的操作方法，該半導體記憶體裝置包括多個記憶體單元，所述多個記憶體單元各自具有n個程式狀態中的一個作為目的程式狀態，所述操作方法包括以下步驟：根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的一個來執行對所述記憶體單元的程式操作，直至滿足第一條件；根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的另一個來執行對所述記憶體單元的程式操作，直至滿足第二條件；以及根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的剩餘一個來執行對所述記憶體單元的程式操作，其中每個程式模式設置將具有程式狀態之中的至少兩個程式狀態的目的程式狀態的所述記憶體單元限定為程式允許模式。
  5. 根據申請專利範圍第4項所述的操作方法，其中，執行所述程式操作的步驟包括：向程式允許模式的所述記憶體單元提供程式允許電壓；以及向程式禁止模式的所述記憶體單元提供程式禁止電壓。
  6. 根據申請專利範圍第4項所述的操作方法，其中，所述第一條件是對第p程式狀態的程式驗證操作成功，並且其中，所述第二條件是對第q程式狀態的程式驗證操作成功。
  7. 根據申請專利範圍第4項所述的操作方法，其中，所述第一條件是施加的程式脈衝的數量達到第一基準數量，並 且其中，所述第二條件是施加的程式脈衝的數量達到第二基準數量。
  8. 根據申請專利範圍第4項所述的操作方法，其中，所述第一程式模式設置將具有第一程式狀態至第三程式狀態的所述目的程式狀態的所述記憶體單元限定為所述程式允許模式，並且將具有第四程式狀態至第七程式狀態的目的程式狀態的所述記憶體單元限定為程式禁止模式。
  9. 根據申請專利範圍第4項所述的操作方法，其中，所述第二程式模式設置將具有第一程式狀態、第二程式狀態、第六程式狀態和第七程式狀態的所述目的程式狀態的所述記憶體單元限定為程式禁止模式，並且將具有第三程式狀態至第五程式狀態的目的程式狀態的所述記憶體單元限定為程式允許模式。
  10. 根據申請專利範圍第4項所述的操作方法，其中，所述第三程式模式設置將具有第一程式狀態至第四程式狀態的所述目的程式狀態的所述記憶體單元限定為程式禁止模式，並且將具有第五程式狀態至第七程式狀態的目的程式狀態的所述記憶體單元限定為程式允許模式。
  11. 一種半導體記憶體裝置，該半導體記憶體裝置包括：多個記憶體單元，所述多個記憶體單元各自將n個程式狀態中的一個作為目的程式狀態；以及週邊電路，所述週邊電路用於執行以下操作：將第一組記憶體單元設置為程式允許模式，所述第一組記憶體單元具有作為所述目的程式狀態的第一組程式狀態；將第二組記憶體單元設置為程式禁止模式，所述第二組記憶體單元具 有作為所述目的程式狀態的第二組程式狀態；按照所述程式狀態的級別的升序對n個程式狀態中的第i執行程式操作和程式驗證操作；以及在對第i程式狀態的所述程式驗證操作成功後，立刻將具有所述第i程式狀態的所述第一組記憶體單元中的一個或更多個記憶體單元從所述程式允許模式改變為所述程式禁止模式，並且將具有第(i+k)程式狀態的所述第二組記憶體單元中的一個或更多個記憶體單元從所述程式禁止模式改變為所述程式允許模式，其中k是大於或等於2的整數。
  12. 根據申請專利範圍第11項所述的半導體記憶體裝置，其中，在所述程式操作期間，所述週邊電路向所述第一組記憶體單元提供程式允許電壓，並且向所述第二組記憶體單元提供程式禁止電壓。
  13. 根據申請專利範圍第11項所述的半導體記憶體裝置，其中，在所述改變期間，當具有所述第i程式狀態的所述記憶體單元的閾值電壓達到所述第i程式狀態時，所述週邊電路確定對所述第i程式狀態的所述程式驗證操作成功。
  14. 一種半導體記憶體裝置，該半導體記憶體裝置包括：多個記憶體單元，所述多個記憶體單元各自將n個程式狀態中的一個作為目的程式狀態；以及週邊電路，所述週邊電路用於執行以下操作：根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的一個對所述記憶體單元執行程式操作，直至滿足第一條件； 根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的另一個對所述記憶體單元執行所述程式操作，直至滿足第二條件；以及根據第一程式模式設置、第二程式模式設置以及第三程式模式設置中的剩餘一個對所述記憶體單元執行所述程式操作，其中，所述第一程式模式設置將具有第一程式狀態至第三程式狀態的目的程式狀態的所述記憶體單元限定為程式允許模式，並且將具有第四程式狀態至第七程式狀態的目的程式狀態的所述記憶體單元限定為程式禁止模式。
  15. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述週邊電路向程式允許模式的所述記憶體單元提供程式允許電壓，以及向程式禁止模式的所述記憶體單元提供程式禁止電壓。
  16. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述第一條件是對第p程式狀態的程式驗證操作成功，並且其中，所述第二條件是對第q程式狀態的程式驗證操作成功。
  17. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述第一條件是施加的程式脈衝的數量達到第一基準數量，並且其中，所述第二條件是施加的程式脈衝的數量達到第二基準數量。
  18. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述第二程式模式設置將具有所述第一程式狀態、第二程式狀態、第六程式狀態和第七程式狀態的目的程式狀態的所述記憶體單元限定為程式禁止模式，並且將具有第三程式狀態至第五程式狀態的目的程式狀態的所述記憶 體單元限定為程式允許模式。
  19. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述第三程式模式設置將具有所述第一程式狀態至第四程式狀態的目的程式狀態的所述記憶體單元限定為程式禁止模式，並且將具有所述第五程式狀態至第七程式狀態的目的程式狀態的所述記憶體單元限定為程式允許模式。
TW105112246A 2015-11-23 2016-04-20 半導體記憶體裝置及其操作方法 TWI681398B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0163835 2015-11-23
KR1020150163835A KR102396734B1 (ko) 2015-11-23 2015-11-23 반도체 메모리 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
TW201730890A TW201730890A (zh) 2017-09-01
TWI681398B true TWI681398B (zh) 2020-01-01

Family

ID=58719757

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105112246A TWI681398B (zh) 2015-11-23 2016-04-20 半導體記憶體裝置及其操作方法

Country Status (4)

Country Link
US (2) US10121545B2 (zh)
KR (1) KR102396734B1 (zh)
CN (1) CN106782655B (zh)
TW (1) TWI681398B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057345A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体記憶装置
KR102401061B1 (ko) * 2017-12-26 2022-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US10957410B1 (en) * 2018-03-02 2021-03-23 Crossbar, Inc. Methods and apparatus for facilitated program and erase of two-terminal memory devices
US10446244B1 (en) * 2018-04-09 2019-10-15 Sandisk Technologies Llc Adjusting voltage on adjacent word line during verify of memory cells on selected word line in multi-pass programming
KR102442216B1 (ko) * 2018-04-19 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102688480B1 (ko) * 2018-12-11 2024-07-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
EP4014479B1 (en) * 2019-08-12 2024-03-20 Dolby Laboratories Licensing Corporation Adaptive image data linearization for hdr image sensors
KR20210116080A (ko) 2020-03-17 2021-09-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220021770A (ko) 2020-08-14 2022-02-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
TWI739598B (zh) 2020-09-15 2021-09-11 力旺電子股份有限公司 運用於多階型記憶胞陣列之編程與驗證方法
KR20220113150A (ko) 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996026522A1 (en) * 1995-02-24 1996-08-29 Advanced Micro Devices, Inc. Flash programming of flash eeprom array
US20070252192A1 (en) * 2003-12-10 2007-11-01 Nima Mokhlesi Pillar cell flash memory technology
WO2010125695A1 (en) * 2009-04-30 2010-11-04 Powerchip Corporation Programming method for nand flash memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585628B1 (ko) * 2005-01-24 2006-06-07 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 구동방법
KR101532584B1 (ko) * 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
KR101139107B1 (ko) * 2010-06-04 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
JP2013534685A (ja) * 2010-07-21 2013-09-05 モサイド・テクノロジーズ・インコーポレーテッド フラッシュメモリのためのマルチページプログラム方式
KR20120059035A (ko) 2010-11-30 2012-06-08 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
CN102682848B (zh) * 2011-03-16 2016-12-07 三星电子株式会社 存储器装置、存储器卡、固态驱动器、系统及其操作方法
KR101893143B1 (ko) * 2011-03-16 2018-08-31 삼성전자주식회사 비휘발성 메모리 장치, 그것의 프로그램 방법 및 읽기 방법, 및 그것을 포함하는 메모리 시스템
KR101927212B1 (ko) * 2012-05-09 2019-03-07 삼성전자주식회사 비휘발성 메모리 장치의 프로그래밍 방법
KR102007007B1 (ko) * 2012-12-10 2019-08-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102175039B1 (ko) 2013-06-25 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
US9396791B2 (en) * 2014-07-18 2016-07-19 Micron Technology, Inc. Programming memories with multi-level pass signal
US9218874B1 (en) * 2014-08-11 2015-12-22 Sandisk Technologies Inc. Multi-pulse programming cycle of non-volatile memory for enhanced de-trapping

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996026522A1 (en) * 1995-02-24 1996-08-29 Advanced Micro Devices, Inc. Flash programming of flash eeprom array
US20070252192A1 (en) * 2003-12-10 2007-11-01 Nima Mokhlesi Pillar cell flash memory technology
WO2010125695A1 (en) * 2009-04-30 2010-11-04 Powerchip Corporation Programming method for nand flash memory device
US20140140129A1 (en) * 2009-04-30 2014-05-22 Powerchip Technology Corporation Programming method for nand flash memory device to reduce electrons in channels

Also Published As

Publication number Publication date
CN106782655A (zh) 2017-05-31
US10685712B2 (en) 2020-06-16
KR102396734B1 (ko) 2022-05-12
US10121545B2 (en) 2018-11-06
US20170148520A1 (en) 2017-05-25
CN106782655B (zh) 2022-09-06
TW201730890A (zh) 2017-09-01
US20190035475A1 (en) 2019-01-31
KR20170059643A (ko) 2017-05-31

Similar Documents

Publication Publication Date Title
TWI681398B (zh) 半導體記憶體裝置及其操作方法
TWI734866B (zh) 記憶體裝置及其操作方法
TWI725296B (zh) 記憶體裝置及其操作方法
US9997248B2 (en) Semiconductor memory device and method of operating the same
US10339996B2 (en) Semiconductor memory device and method for operating the same
KR102565888B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10515685B2 (en) Semiconductor memory device for performing erase operation and operating method thereof
US10373689B2 (en) Semiconductor memory device and method of operating the same
TWI713748B (zh) 半導體記憶體裝置及其操作方法
TWI681401B (zh) 半導體記憶體裝置和其之操作方法
US10283203B2 (en) Semiconductor memory device and method of operating the same
CN107170485B (zh) 半导体存储设备及其操作方法
US10170176B2 (en) Apparatus and methods for generating reference voltages for input buffers of a memory device
KR20170052029A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US20210166772A1 (en) Memory device and method of operating the same