KR20010055780A - 동일한 칩을 사용하는 멀티-칩 패키지 - Google Patents

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Abstract

본 발명은 메모리(memory)에 관한 것으로서, 특히 여러 개의 동일한 칩(chip)을 하나의 패키지(package)에 실장하여 생상성의 향상을 도모하고, 고밀도(High density) 메모리 사용이 가능하도록 하는 동일한 칩을 사용하는 멀티-칩 패키지에 관한 것이다. 이를 해결하기 위하여 본 발명은 동일한 칩을 사용하는 멀티-칩 패키지에 있어서, 외부신호를 칩 내부로 전달하고, 복수의 패드를 구비하여 각 패드가 각자의 패드신호를 발생하는 패드 수단; 복수의 게이트를 구비하며, 각 게이트가 상기 패드신호 중의 일부와 칩 선택신호를 입력으로 하고, 상기 칩 선택신호의 로직 레벨 상태에 따라 각 게이트에 입력된 패드신호 중 하나를 출력하도록 설정된 게이트 수단; 각각의 게이트 수단에 대응되는 복수의 버퍼를 구비하며, 상기 각 게이트 수단의 출력을 입력으로 하는 버퍼수단;으로 구성된 칩을 구비하며, 본딩 배열 순서가 동일한 상기 칩 두 개를 리드 프레임 상하에 미러 형태로 배치하거나 상호 크로스 되게 적층하여 패키지 함을 특징으로 한다.

Description

동일한 칩을 사용하는 멀티-칩 패키지{MULTI-CHIP PACKAGE USING SAME CHIP}
본 발명은 메모리(memory)에 관한 것으로서, 특히 여러 개의 동일한 칩(chip)을 하나의 패키지(package)에 실장하여 고밀도(High density) 메모리 사용이 가능하도록 하는 동일한 칩을 사용하는 멀티-칩 패키지에 관한 것이다.
최근의 메모리 제품은 처리 정보의 대용량화로 인해 고밀도가 요구되고 있으며, 이와 같은 요구에 의해 고밀도 메모리를 시스템에 적용하기 위한 지금까지의 일반적인 방법으로는 다음과 같은 두 가지 방법이 사용된다.
그 첫 번째 방법은 고밀도 단일(single) 칩이 내장된 패키지를 사용하는 방법이고, 두 번째 방법은 저밀도(low density) 패키지를 여러 개 사용하는 방법이다. 그러나, 상기 첫 번째 방법인 상기 고밀도 단일 칩 패키지를 사용하는 경우 고밀도 제품이 일반적으로 고부가 제품으로 인해 공급문제와 더불어 가격 경쟁력 저하의 문제가 발생하였고, 상기 두 번째 방법인 상기 여러 개의 저밀도 패키지를 사용하는 경우 시스템의 실장면적이 증가하여 제품경쟁력 저하의 문제가 발생하였다.
이러한 종래 메모리 제품의 문제로 인해 최근 여러 개의 저밀도 칩을 하나의 패키지에 실장하는 멀티 패키지를 사용하는 방법이 개발되어, 가격 상승 없이 고밀도 메모리 사용이 가능하고, 시스템 면적증가를 억제함으로써 종래 메모리 제품의 문제를 해소하고자 하였다.
종래 사용되는 멀티-칩 패키지 제작방법을 도 1을 통해 설명한다. 상기 도 1은 종래 멀티-칩 패키지 구조를 도시한 도면으로, 본딩 패드(bonding pad) 배열 순서가 반대인 두 종류의 칩, 제1칩(20)과 제2칩(30)을 리드 프레임(lead frame)(10) 상하에 배치하고, 커넥팅 와이어(40)를 상기 제1칩(20)과 상기 리드 프레임(10)의 리드간, 또는 상기 제2칩(30)과 상기 리드 프레임의 리드(10)간 전기적 접속을 위해 와이어 본드(wire bond) 한다. 상기 도 1에 도시된 종래 멀티-칩 패키지 제작방법은 종래 고밀도 칩이 내장된 패키지를 사용하거나 저밀도 패키지를 여러 개 사용하는 방법의 문제점을 해결하는 장점이 있는 반면에, 두 칩의 본딩 패드 배열 순서가 반대인 두 종류의 칩을 사용해야 됨으로써 생산성 저하의 문제점이 있었다.
따라서 본 발명의 목적은 상기의 문제점들을 해결하기 위하여 비용의 증가 없이 고밀도 메모리의 사용이 가능하며 시스템의 실장면적 증가를 억제할 수 있는 동일한 칩을 사용하는 멀티-칩 패키지를 제공함에 있다.
본 발명의 다른 목적은 종래의 멀티-칩 패키지 대비 생산성의 향상을 도모할 수 있도록 멀티-칩 패키지 제작에 있어 동일한 칩을 사용하는 멀티-칩 패키지를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명은 동일한 칩을 사용하는 멀티-칩 패키지에 있어서, 외부신호를 칩 내부로 전달하고, 복수의 패드를 구비하여 각 패드가 각자의 패드신호를 발생하는 패드 수단; 복수의 게이트를 구비하며, 각 게이트가 상기 패드신호 중의 일부와 칩 선택신호를 입력으로 하고, 상기 칩 선택신호의 로직 레벨 상태에 따라 각 게이트에 입력된 패드신호 중 하나를 출력하도록 설정된 게이트 수단; 각각의 게이트 수단에 대응되는 복수의 버퍼를 구비하며, 상기 각 게이트 수단의 출력을 입력으로 하는 버퍼수단;으로 구성된 칩을 구비하며, 본딩 배열 순서가 동일한 상기 칩 두 개를 리드 프레임 상하에 미러 형태로 배치하거나 상호 크로스 되게 적층하여 패키지 함을 특징으로 한다.
도 1은 종래 멀티-칩 패키지 구조를 도시한 도면
도 2는 본 발명의 바람직한 일 실시예에 따른 하나의 패키지에 동일한 칩 두 개를 사용하여 2배 밀도 실장이 가능한 멀티-칩 패키지 구조를 도시한 도면
도 3은 도 2에 따른 칩의 내부 구성 일 예를 도시한 블록구성도
도 4는 본 발명의 바람직한 다른 실시예에 따른 PCB에 동일한 칩 두 개를 적층하여 하나의 패키지에 2배 밀도 실장이 가능한 멀티-칩 패키지 구조를 도시한 도면
도 5는 도 4에 따른 칩의 내부 구성 일 예를 도시한 블록구성도
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
본 발명은 동일한 칩을 사용하여 제작할 수 있는 멀티-칩 패키지에 관한 것으로서, 후술하는 설명들은 이러한 본 발명을 이해하기 쉽게 설명한 실시예들이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 하나의 패키지에 동일한 칩을 사용하여 2배 밀도 실장이 가능한 멀티-칩 패키지 구조를 도시한 도면으로,
본딩 패드(bonding pad) 배열 순서가 동일한 두 개의 칩(110)을 리드 프레임(lead frame)(100) 상하에 배치하고, 커넥팅 와이어(120)를 각각의 칩(110)과 리드 프레임(100)의 리드간 전기적 접속을 위해 와이어 본드(wire bond) 한다. 상기와 같은 구성에 의거 본 발명에 따른 멀티-칩 패키지는 하나의 패키지에 2배 밀도 실장이 가능하게 된다. 본 발명에 따른 멀티-칩 패키지 구조가 종래의 멀티-칩 패키지 구조와 다른 점은 종래 멀티-칩 패키지 구조가 본딩 패드 배열 순서가 반대인 타종의 칩을 사용하나, 본 발명은 본딩 패드 배열 순서가 동일한 칩을 사용하는 것이다. 상기와 같은 본 발명에 따른 멀티-칩 패키지에 사용되는 칩(110) 내부구성이 일 예로 도 3에 도시되어 있다. 상기 도 3을 참조하여 상기 도 2에 따른 칩(110)의 내부 구성 일 예를 상세히 설명한다.
본 발명에 따른 칩(110)은 내부에 다수의 본딩 패드를 구비 가능한데, 상기 도 3에서는 설명의 편의상 4개의 본딩 패드를 갖는 칩(110) 내부 구성을 도시하였다.
상기 칩(110)은 패드1(201), 패드2(202), 패드3(203) 및 패드4(204)로 구성된 4개의 패드를 구비하며, 각 패드는 각자의 패드신호인 P1, P2, P3 및 P4를 발생한다. 상기 패드신호 P1~P4는 외부 어드레스(address) 신호 또는 리드/라이트(read/write) 제어신호이다.
칩 선택신호 CS1은 두 개의 칩(이하에서는 두 개의 칩을 구별할 필요가 없는 칩을 지칭하는 경우에는 '110'의 넘버링을 부여하고, 두 칩을 구별할 필요가 있는 경우에는 하나의 칩에 '110a', 다른 하나의 칩에 '110b'의 넘버링을 부여하기로 한다.) 중에서 하나의 칩을 선택하는 신호이다.
또한, 상기 칩(110)은 4개의 게이트(출력 G1을 갖는 게이트1(210), 출력 G2를 갖는 게이트2(220), 출력 G3을 갖는 게이트3(230), 출력 G4를 갖는 게이트4(240))를 구비하며, 게이트 출력 G1은 버퍼(251)에, 게이트 출력 G2는 버퍼(252)에, 게이트 출력 G3은 버퍼(253)에 및 게이트 출력 G4는 버퍼(254)에 연결된다.
그리고 상기 게이트1(210)의 입력은 패드신호 P1, 칩 선택신호가 반전된 신호 RCS1, 패드신호 P4 및 칩 선택신호 CS1과 연결되며, 상기 게이트2(220)의 입력은 패드신호 P2, 칩 선택신호가 반전된 신호 RCS1, 패드신호 P3 및 칩 선택신호 CS1과 연결되며, 상기 게이트3(230)의 입력은 패드신호 P3, 칩 선택신호가 반전된 신호 RCS1, 패드신호 P2 및 칩 선택신호 CS1과 연결되며, 상기 게이트4(210)의 입력은 패드신호 P4, 칩 선택신호가 반전된 신호 RCS1, 패드신호 P1 및 칩 선택신호 CS1과 연결된다.
상기 각 게이트는 상기와 같이 입력이 연결되어 상기 칩 선택신호 CS1의 로직 레벨(logic level) 상태에 따라 각 게이트에 입력된 2개의 패드 신호 중 하나를 출력하여 각각의 버퍼로 입력되도록 정하는 논리회로를 구성한다.
일 예로, 상기 게이트1(210)은 입력이 상기 패드신호 P1과 상기 칩 선택신호가 반전된 신호 RCS1인 제1 NOR 게이트와, 입력이 상기 패드신호 P4와 상기 칩 선택신호 CS1인 제2 NOR 게이트를 구성하고, 상기 제1, 제2 NOR 게이트의 각 출력을 입력으로 하는 제3 NOR 게이트로 구성된다. 상기 제3 NOR 게이트의 출력이 G1이 된다.
상기 게이트2(220)는 입력이 상기 패드신호 P2와 상기 칩 선택신호가 반전된 신호 RCS1인 제4 NOR 게이트와, 입력이 상기 패드신호 P3과 상기 칩 선택신호 CS1인 제5 NOR 게이트를 구성하고, 상기 제4, 제5 NOR 게이트의 각 출력을 입력으로 하는 제6 NOR 게이트로 구성된다. 상기 제6 NOR 게이트의 출력이 G2가 된다.
상기 게이트3(230)은 입력이 상기 패드신호 P3과 상기 칩 선택신호가 반전된 신호 RCS1인 제7 NOR 게이트와, 입력이 상기 패드신호 P2와 상기 칩 선택신호 CS1인 제8 NOR 게이트를 구성하고, 상기 제7, 제8 NOR 게이트의 각 출력을 입력으로 하는 제9 NOR 게이트로 구성된다. 상기 제9 NOR 게이트의 출력이 G3이 된다.
상기 게이트4(240)는 입력이 상기 패드신호 P4와 상기 칩 선택신호가 반전된 신호 RCS1인 제10 NOR 게이트와, 입력이 상기 패드신호 P1과 상기 칩 선택신호 CS1인 제11 NOR 게이트를 구성하고, 상기 제10, 제11 NOR 게이트의 각 출력을 입력으로 하는 제12 NOR 게이트로 구성된다. 상기 제12 NOR 게이트의 출력이 G4가 된다.
상술한 바와 같이 칩(110) 내부가 구성되는데, 칩 내부의 동작을 도 3을 통해 상세히 설명한다.
상기 패드 신호 P1~P4는 상술한 바와 같이 각 게이트들에 연결되어 선택신호 CS1의 로직 레벨 상태(LOW 또는 HIGH)에 따라 각 게이트에 입력된 2개의 패드신호 중에서 하나를 출력하여 각각의 버퍼로 입력되도록 설정되어 있다.
부연 설명하면, 상기 선택신호 'CS1'이 하이(HIGH)인 경우; 상기 패드신호 'P1'은 상술한 게이트1의 논리회로 구성에 의거 상기 게이트1의 출력 'G1'이 되고, 상기 패드신호 'P2'는 상술한 게이트2의 논리회로 구성에 의거 상기 게이트2의 출력 'G2'가 되고, 상기 패드신호 'P3'은 상술한 게이트3의 논리회로 구성에 의거 상기 게이트3의 출력 'G3'이 되고, 상기 패드신호 'P4'는 상술한 게이트4의 논리회로에 의거 상기 게이트4의 출력 'G4'가 된다.
반면에, 상기 선택신호 'CS1'이 로우(LOW)인 경우; 상기 패드신호 'P4'는 상술한 게이트1의 논리회로 구성에 의거 상기 게이트1의 출력 'G1'이 되고, 상기 패드신호 'P3'은 상술한 게이트2의 논리회로 구성에 의거 상기 게이트2의 출력 'G2'가 되고, 상기 패드신호 'P2'는 상술한 게이트3의 논리회로 구성에 의거 상기 게이트3의 출력 'G3'이 되고, 상기 패드신호 'P1'은 상술한 게이트4의 논리회로에 의거 상기 게이트4의 출력 'G4'가 된다.
즉, 본 발명은 m 개의 패드들과, m 개의 게이트들을 구비하는 칩인 경우 상기 칩 선택신호 CS1의 로직 레벨 상태에 따라 상기 제1 게이트, 제2 게이트, 제3 게이트, ……, 제m-1 게이트, 제m 게이트의 출력이 제1 패드신호, 제2 패드신호, 제3 패드신호,……, 제m-1 패드신호, 제m 패드신호를 각각 출력(상기 도 3과 같이 구성되어진 게이트 수단의 논리회로에서 칩 선택신호가 '하이'인 경우)하거나;
상기 제1 게이트, 제2 게이트, 제3 게이트, ……, 제m-1 게이트, 제m 게이트의 출력이 제m 패드신호, 제m-1 패드신호, ……, 제3 패드신호, 제2 패드신호, 제1 패드신호를 각각 출력(상기 도 3과 같이 구성되어진 게이트 수단의 논리회로에서 칩 선택신호가 '로우'인 경우)한다.
본 발명은 상기와 같은 구성을 갖는 두 개의 칩(110)을 상기 도 2에 도시된 바와 같이 상기 리드 프레임(100) 상하에 미러(Mirror) 형태로 배치하여 패키지 한다. 이렇게 함으로써 본 발명에 따른 멀티-칩 패키지는 본딩 패드 배열 순서가 동일한 칩(110) 두 개로 하나의 패키지에 2배 밀도 실장을 가능하게 한다.
본 발명의 바람직한 다른 실시예를 이하의 도면을 통해 상세히 설명한다.
도 4는 본 발명의 바람직한 다른 실시예에 따른 PCB에 동일한 칩 두 개를 적층하여 하나의 패키지에 2배 밀도 실장이 가능한 멀티-칩 패키지 구성을 도시한 도면으로,
PCB(Printed Circuit Board)(130) 상에 본딩 패드(bonding pad) 배열 순서가 동일한 두 개의 칩(110) 중 하나를 배치하고, 상기 PCB 상에 배치한 상기 칩(110a) 위에 또 하나의 칩(110b)을 적층하여 하나의 패키지에 2배 밀도 실장이 가능하도록 한 것이다. 상기 두 칩(110a 및 110b)의 적층시 두 칩을 상호 크로스(Cross)되게 적층시킨다. 상기 두 칩을 크로스 되게 적층시키는 방법은 상기 칩 두 개를 90도 회전후 적층시키는 방법을 사용한다. 상기 두 칩을 크로스 되게 적층시키는 이유는 동일한 칩을 적층하는데 따른 본딩(bonding) 문제를 해소하기 위함이다.
여기서도, 커넥팅 와이어(120)를 각각의 칩(110a, 110b)과 상기 PCB(130)간 전기적 접속을 위해 와이어 본드(wire bond) 한다. 상기 도 4에 따른 멀티-칩 패키지에 사용되는 칩(110) 내부구성의 일 예가 도 5에 도시되어 있다. 상기 도 5를 참조하여 상기 도 4에 따른 칩(110)의 내부 구성 일 예를 상세히 설명한다.
본 발명의 다른 실시예에서도 상기 칩(110)은 내부에 다수의 본딩 패드를 구비 가능한데, 상기 도 5에서는 상기 도 3의 설명에서와 마찬가지로 설명의 편의상 4개의 본딩 패드를 갖는 칩(110) 내부 구성을 도시하였다.
상기 칩(110)은 4개의 패드를 칩 상변과 좌변에 위치하도록 각각 구성한다. 각 패드는 상변에 위치한 패드1(301a), 패드2(302a), 패드3(303a) 및 패드4(304a) 및 좌변에 위치한 패드1(301b), 패드2(302b), 패드3(303b) 및 패드4(304b)로 구성되며, 상변의 각 패드는 각자의 패드신호인 P11, P21, P31 및 P41을 발생하고, 좌변의 각 패드는 각자의 패드신호인 P1, P2, P3 및 P4를 발생한다.
상기 패드신호 P1~P4 및 P11~41은 외부 어드레스(address) 신호 또는 리드/라이트(read/write) 제어신호이다.
칩 선택신호 CS1은 두 개의 칩(이하에서는 두 개의 칩을 구별할 필요가 없는 칩을 지칭하는 경우에는 '110'의 넘버링을 부여하고, 두 칩을 구별할 필요가 있는 경우에는 하나의 칩에 '110a', 다른 하나의 칩에 '110b'의 넘버링을 부여하기로 한다.) 중에서 하나의 칩을 선택하는 신호이다.
또한, 상기 칩(110)은 4개의 게이트(출력 G1을 갖는 게이트1(310), 출력 G2를 갖는 게이트2(320), 출력 G3을 갖는 게이트3(330), 출력 G4를 갖는 게이트4(340))를 구비하며, 게이트 출력 G1은 버퍼(351)에, 게이트 출력 G2는 버퍼(352)에, 게이트 출력 G3은 버퍼(353)에 및 게이트 출력 G4는 버퍼(354)에 연결된다.
그리고 상기 게이트1(310)의 입력은 좌변에 위치한 상기 패드4의 상기 패드신호 P4 및 칩 선택신호 CS1과 상변에 위치한 상기 패드1의 패드신호 P11, 칩 선택신호가 반전된 신호 RCS1과 연결되며,
상기 게이트2(320)의 입력은 좌변에 위치한 상기 패드3의 패드신호 P3 및 칩 선택신호 CS1과 상변에 위치한 상기 패드2의 패드신호 P21 및 칩 선택신호가 반전된 신호 RCS1과 연결되며,
상기 게이트3(330)의 입력은 좌변에 위치한 상기 패드2의 패드신호 P2 및 칩 선택신호 CS1과 상변에 위치한 상기 패드3의 패드신호 P31 및 칩 선택신호가 반전된 신호 RCS1과 연결되며,
상기 게이트4(340)의 입력은 좌변에 위치한 상기 패드1의 패드신호 P1 및 칩선택신호 CS1과 상변에 위치한 상기 패드4의 패드신호 P41 및 칩 선택신호가 반전된 신호 RCS1과 연결된다.
상기 각 게이트는 상기와 같이 입력이 연결되어 상기 칩 선택신호 CS1의 로직 레벨(logic level) 상태에 따라 각 게이트에 입력된 상변과 좌변의 패드신호 중 하나를 출력하여 각각의 버퍼로 입력되도록 설정하는 논리회로를 구성한다.
일 예로, 상기 게이트1(310)은 입력이 상기 좌변의 패드신호 P4와 상기 칩 선택신호 CS1인 제13 NOR 게이트와, 입력이 상기 상변의 패드신호 P11과 상기 칩 선택신호가 반전된 신호 RCS1인 제14 NOR 게이트를 구성하고, 상기 제13, 제14 NOR 게이트의 각 출력을 입력으로 하는 제15 NOR 게이트로 구성된다. 상기 제15 NOR 게이트의 출력이 G1이 된다.
상기 게이트2(320)는 입력이 상기 좌변의 패드신호 P3과 상기 칩 선택신호 CS1인 제16 NOR 게이트와, 입력이 상기 상변의 패드신호 P21과 상기 칩 선택신호가 반전된 신호 RCS1인 제17 NOR 게이트를 구성하고, 상기 제16, 제17 NOR 게이트의 각 출력을 입력으로 하는 제18 NOR 게이트로 구성된다. 상기 제18 NOR 게이트의 출력이 G2가 된다.
상기 게이트3(330)은 입력이 상기 좌변의 패드신호 P2와 상기 칩 선택신호 CS1인 제19 NOR 게이트와, 입력이 상기 상변의 패드신호 P31과 상기 칩 선택신호가 반전된 신호 RCS1인 제20 NOR 게이트를 구성하고, 상기 제19, 제20 NOR 게이트의 각 출력을 입력으로 하는 제21 NOR 게이트로 구성된다. 상기 제21 NOR 게이트의 출력이 G3이 된다.
상기 게이트4(340)는 입력이 상기 좌변의 패드신호 P1과 상기 칩 선택신호 CS1인 제22 NOR 게이트와, 입력이 상기 상변의 패드신호 P41과 상기 칩 선택신호가 반전된 신호 RCS1인 제23 NOR 게이트를 구성하고, 상기 제22, 제23 NOR 게이트의 각 출력을 입력으로 하는 제24 NOR 게이트로 구성된다. 상기 제24 NOR 게이트의 출력이 G4가 된다.
상기 도 5에 도시된 바와 같이 상기 칩(110)의 상변과 좌변에 배열되는 패드는 상변에서는 '좌' 방향에서 '우' 방향으로, 좌변에서는 '하' 방향에서 '상' 방향으로 배열되도록 한다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 멀티-칩 패키지의 칩(110) 내부가 구성되는데, 칩 내부의 동작을 도 5를 통해 상세히 설명한다.
상기 칩 상변의 패드신호 P11~P41과 상기 칩 좌변의 패드신호 P1~P4는 상술한 바와 같이 각 게이트들에 연결되어 선택신호 CS1의 로직 레벨 상태(LOW 또는 HIGH)에 따라 각 게이트에 입력된 상변과 좌변의 패드신호 중 하나를 출력하여 각각의 버퍼로 입력되도록 설정되어 있다. 상기 도 5의 칩 구조는 동일한 본딩 패드 배열 순서를 갖는 두 개의 칩(110)을 90도(90。) 회전후 적층하여 패키지 한 것이다.
부연 설명하면, 상기 선택신호 'CS1'이 하이(HIGH)인 경우; 상기 상변에 위치한 패드1(301a)의 패드신호 'P11'은 상술한 게이트1의 논리회로 구성에 의거 상기 게이트1의 출력 'G1'이 되고, 상기 상변에 위치한 패드2(302a)의 패드신호 'P21'은 상술한 게이트2의 논리회로 구성에 의거 상기 게이트2의 출력 'G2'가 되고, 상기 상변에 위치한 패드3(303a)의 패드신호 'P31'은 상술한 게이트3의 논리회로 구성에 의거 상기 게이트3의 출력 'G3'이 되고, 상기 상변에 위치한 패드4(304a)의 패드신호 'P41'은 상술한 게이트4의 논리회로에 의거 상기 게이트4의 출력 'G4'가 된다.
반면에, 상기 선택신호 'CS1'이 로우(LOW)인 경우; 상기 좌변에 위치한 패드4(304b)의 패드신호 'P4'는 상술한 게이트1의 논리회로 구성에 의거 상기 게이트1의 출력 'G1'이 되고, 상기 좌변에 위치한 패드3(303b)의 패드신호 'P3'은 상술한 게이트2의 논리회로 구성에 의거 상기 게이트2의 출력 'G2'가 되고, 상기 좌변에 위치한 패드2(302b)의 패드신호 'P2'는 상술한 게이트3의 논리회로 구성에 의거 상기 게이트3의 출력 'G3'이 되고, 상기 좌변에 위치한 패드1(301b)의 패드신호 'P1'은 상술한 게이트4의 논리회로에 의거 상기 게이트4의 출력 'G4'가 된다.
본 발명은 상기와 같은 구성을 갖는 동일한 두 개의 칩(110)을 90도 회전후 상기 도 4에 도시된 바와 같이 상기 PCB(130) 위에 적층시켜 패키지 한다. 이렇게 함으로써 본 발명에 따른 멀티-칩 패키지는 본딩 패드 배열 순서가 동일한 칩(110) 두 개로 하나의 패키지에 2배 밀도 실장을 가능하게 한다.
한편, 본 발명의 상세한 설명에서는 설명의 편의상 4개의 본딩 패드를 갖는 칩에 대해서만 예를 들어 설명하였으나, 그 이상 또는 이하의 패드를 갖는 칩에 대해서도 적용할 수 있음은 물론이다. 또한, 본 발명의 상세한 설명으로부터 통상의 지식을 가진 자라면 용이하게 발명할 수 있는 그 밖의 다른 예들은 생략하였음에 유의하여야 한다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 동일한 칩을 사용하는 멀티-칩 패키지를 제공함으로써 비용의 증가 없이 고밀도 메모리의 사용이 가능하고, 시스템의 실장면적 증가를 억제할 수 있는 이점이 있다.
또한, 본 발명은 동일한 칩을 사용하는 멀티-칩 패키지를 제공함으로써 종래 대비 생산성의 향상을 도모할 수 있는 이점이 있다.

Claims (3)

  1. 동일한 칩을 사용하는 멀티-칩 패키지에 있어서,
    외부신호를 칩 내부로 전달하고, 복수의 패드를 구비하여 각 패드가 각자의 패드신호를 발생하는 패드 수단;
    복수의 게이트를 구비하며, 각 게이트가 상기 패드신호 중의 일부와 칩 선택신호를 입력으로 하고, 상기 칩 선택신호의 로직 레벨 상태에 따라 각 게이트에 입력된 패드신호 중 하나를 출력하도록 설정된 게이트 수단;
    각각의 게이트 수단에 대응되는 복수의 버퍼를 구비하며, 상기 각 게이트 수단의 출력을 입력으로 하는 버퍼수단;으로 구성된 칩을 구비하며,
    본딩 배열 순서가 동일한 상기 칩 두 개를 리드 프레임 상하에 미러 형태로 배치하거나 상호 크로스 되게 적층하여 패키지 함을 특징으로 하는 멀티-칩 패키지.
  2. 제 1항에 있어서, 상기 각 게이트 수단은;
    하나의 패드신호와 상기 칩 선택신호가 반전된 신호를 입력으로 하는 제1 NOR 게이트와, 다른 하나의 패드신호와 상기 칩 선택신호를 입력으로 하는 제2 NOR 게이트와, 상기 제1 및 제2 NOR 게이트의 출력을 입력으로 하는 제3 NOR 게이트로 구성된 논리회로로 설계되어, 상기 칩 선택신호의 '로우' 또는 '하이'의 로직 레벨상태에 따라 입력된 상기 두 개의 패드신호 중 어느 하나의 패드신호를 출력하는 것을 포함함을 특징으로 하는 멀티-칩 패키지.
  3. 제 1항에 있어서, 상기 칩은;
    상기 패드들을 상기 칩의 상변과 좌변에 각각 배열하여 위치시키고, 상기 각 게이트 수단을 상기 칩 좌변에 위치한 패드신호 중 하나와 상기 칩 선택신호를 입력으로 하는 제1 NOR 게이트와, 상기 칩 상변에 위치한 패드신호 중 하나와 상기 칩 선택신호가 반전된 신호를 입력으로 하는 제2 NOR 게이트와, 상기 제1 및 제2 NOR 게이트의 출력을 입력으로 하는 제3 NOR 게이트로 구성된 논리회로로 설계하여 상기 각 게이트의 출력을 상기 칩 선택신호의 '로우' 또는 '하이'의 로직 레벨 상태에 따라 입력된 상기 상변 또는 좌변의 패드신호 중 어느 하나의 패드신호로 하는 것을 포함함을 특징으로 하는 멀티-칩 패키지.
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