KR19990069509A

KR19990069509A - 적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법

Info

Publication number: KR19990069509A
Application number: KR1019980003805A
Authority: KR
Inventors: 김학서
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1998-02-10
Filing date: 1998-02-10
Publication date: 1999-09-06

Abstract

본 발명은 적층형 메모리모듈 디바이스(D)에 관한 것으로, 일정 크기만큼씩 면적이 감소되도록 제작된 다수의 베어칩(51)이 상협하광형으로 적층되고, 그 사이에 절연성 접착제(52)를 개재하여 상호 접착되며, 상기 각 베어칩(51)의 상면 양측에는 다수의 패드(53)가 형성되고, 인접하는 상하 베어칩(51)의 각 패드(53) 간에는 금속와이어(54)가 연결되며, 최하단부에 위치한 베어칩(51)의 각 패드(53)에는 인쇄회로기판(12)과 연결하기 위한 리드와이어(55)가 부착된 구조로 된 것으로서, 메모리모듈(10)에 실장되는 칩을 임의로 다수개 적층 배열할 수 있도록 하므로써 적은 실장면적을 차지하면서도 용량을 자유롭게 확대할 수 있고, 패턴의 길이를 최소화할 수 있게 되므로써 메모리모듈(10) 및 메모리카드(20) 등의 인쇄회로기판(12)(22) 설계를 용이하게 수행할 수 있게 됨과 아울러 전자신호 전달 성능이 향상되며, 작업이 간소화됨에 따라 제작 시간이 현저히 단축되고, 불량률을 최소화할 수 있게 한 적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법에 관한 것이다.

Description

적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법

본 발명은 적층형 메모리모듈 디바이스에 관한 것으로, 특히 메모리모듈에 실장되는 칩을 임의로 다수개 적층 배열할 수 있도록 하므로써 기존의 경우에 비해 적은 실장면적을 차지하면서도 용량을 자유롭게 확대할 수 있게 되어 메모리모듈 및 메모리카드의 인쇄회로기판 등의 설계를 용이하게 수행할 수 있게 한 적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법에 관한 것이다.

일반적인 메모리모듈(10)은 도 1에 도시한 바와 같이, 메인보드 등의 커넥터에 실장되어 전기적인 외부 접속 경로를 이루기 위한 다수개의 핀(11)이 구비된 인쇄회로기판(12)과, 이 인쇄회로기판(12) 상에 배열되어 납땜이음된 다수의 반도체 패키지(30)로 이루어지는 다수의 메모리모듈 디바이스(D)로 구성되어 있다.

상기 메모리모듈(10)은 통상적으로, 버퍼를 장착한 것과 버퍼를 장착하지 않은 것으로 분류할 수 있으며, 실장하고자 하는 임의의 메모리모듈(10)에 버퍼가 장착되어 있는지의 여부를 인식할 수 있도록 하기 위하여 상기 핀(11)이 형성된 인쇄회로기판(12)의 삽입단부에는 소정 위치에 키홈(13)이 형성되어 있다.

도 2는 일반적인 메모리카드(20)의 구조를 도시한 것으로, 상기의 메모리모듈(10)에서와 같이, 전기적인 외부 접속 경로를 이루기 위한 다수개의 핀(21)이 구비된 인쇄회로기판(22)과, 이 인쇄회로기판(22) 상에 배열되어 납땜이음된 반도체 패키지(30)로 이루어지는 다수의 메모리모듈 디바이스(D)로 구성되어 있다.

한편, 상기 반도체 패키지(30)는 도 3에 도시한 바와 같이, 패들(31) 상에 부착 고정되는 반도체 칩(32)과, 이 반도체 칩(32)의 일면에 돌출 형성된 패드(33)와, 상기 패들(31)을 지지함과 아울러 상기 반도체 칩(32)의 전기적 외부 접속 경로를 이루는 리드프레임(34)과, 이 리드프레임(34)과 상기 반도체 칩(32)의 패드(33) 간을 전기적으로 상호 연결시켜주는 금속와이어(37)와, 상기 반도체 칩(32)과 리드프레임(34) 및 금속와이어(37)의 외측에 형성되어 그 접합 상태를 보호할 수 있도록 밀봉 고정시켜주는 몰딩부(38)로 구성되어 있다. 상기 리드프레임(34)은 상기 몰딩부(38)의 내측으로 수용되어 금속와이어(37)와 연결되는 인너리드(35)와, 인쇄회로기판(12)(22) 상에 접합될 수 있도록 상기 몰딩부(38)의 외측으로 돌출되어 있는 아웃리드(36)로 구성되어 있다. 상기의 도면중 도 3은 종래 기술에 따른 제이밴드형 반도체 패키지(SOJ; Small Outline J-Bend Package)(30)의 구조를 도시한 것이며, 도 4는 종래 기술에 따른 다른 형태의 반도체 패키지(TSOP; Thin Small Outline Package)(40)를 도시한 것으로, 그 기본적인 구성은 도 3과 동일하다. 도면중 미설명 부호 42는 반도체 칩, 43은 패드, 44는 리드프레임, 45는 인너리드, 46은 아웃리드, 47은 금속와이어, 48은 몰딩부를 각각 나타낸다.

상기한 바와 같은 구성을 갖는 메모리모듈 디바이스(D)의 제조공정은 반도체 칩(32)(42)을 리드프레임(34) 위에 부착 고정하기 위한 다이본딩 공정(Die Bonding Process)과, 상기 반도체 칩(32)(42)과 인너리드(35)(45)를 전기적으로 연결하기 위한 와이어본딩 공정(Wire Bonding Process)과, 상기 반도체 칩(32)(42)과 리드프레임(34)(44) 및 금속와이어(37)(47)의 접합 상태를 보호할 수 있도록 밀봉 고정하기 위한 몰딩 공정(Molding Process)과, 상기 리드프레임(34)(44)을 지지하고 있는 댐바(미도시) 등을 절단하여 각각의 독립된 패키지로 분리함과 아울러 상기 몰딩부(38)(48)의 외측으로 돌출된 아웃리드(36)(46)를 소정 형태로 절곡 형성하기 위한 트리밍 및 포밍 공정(Trimming and Forming Process)이 순차적으로 진행되므로써 이루어지게 되며, 이러한 공정에 의해 제조된 메모리모듈(D)은 상기 아웃리드(36)(46)를 인쇄회로기판(12)(22)의 패턴에 일치시킨 후 솔더링(Soldering)하여 실장되므로써 전기적인 신호를 입/출력할 수 있게 되는 것이다.

상기와 같은 공정에 의해 제작된 메모리모듈 디바이스(D)는 상기의 메모리모듈(10)이나 메모리카드(20)의 인쇄회로기판(12)(22) 상에 다수개 배열하여 납땜이음하므로써 메모리 용량을 확장할 수 있도록 되어 있다.

그러나, 종래의 메모리모듈(10)이나 메모리카드(20)는 정해진 면적의 인쇄회로기판(12)(22) 상에 다수의 메모리모듈 디바이스(D)를 실장하여 고집적화하여야 하므로 실장면적을 넓게 차지하는데 비해 용량 확대가 제한적으로 이루어지게 되며, 인쇄회로기판(12)(22)의 설계시 패턴(전자 신호선)의 길이가 길어지고 복잡해지므로써 전자신호 전달속도의 지연 및 소음이 발생하게 되는 문제점이 있었다.

또한, 제한된 면적에 여러개의 메모리모듈 디바이스(D)를 실장하여야 하므로 작업이 까다로워 제작시간이 길어지고, 불량률이 증가하게 되는 등의 여러 가지 문제점이 발생되었다.

이에 본 발명은 상기와 같은 제반 문제점을 해결하기 위해 안출된 것으로, 메모리모듈에 실장되는 칩을 임의로 다수개 적층 배열할 수 있도록 하므로써 적은 실장면적을 차지하면서도 용량을 자유롭게 확대할 수 있고, 패턴의 길이를 최소화할 수 있게 되므로써 메모리모듈 및 메모리카드 등의 인쇄회로기판 설계를 용이하게 수행할 수 있게 됨과 아울러 전자신호 전달 성능이 향상되며, 작업이 간소화됨에 따라 제작 시간이 현저히 단축되고, 불량률을 최소화할 수 있게 되는 적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법를 제공하는데 그 목적이 있다.

도 1은 일반적인 메모리모듈의 구조를 도시한 정면도,

도 2는 일반적인 메모리카드의 구조를 도시한 정면도,

도 3은 종래 기술에 따른 제이밴드형 반도체 패키지의 구조를 도시한 단면도,

도 4는 종래 기술에 따른 다른 형태의 반도체 패키지 구조를 도시한 단면도,

도 5는 본 발명에 따른 베어칩의 구조를 도시한 사시도,

도 6 내지 도 8은 본 발명에 따른 베어칩을 적층 연결하여 고집적화한 메모리모듈의 제조공정을 순차적으로 도시한 것으로서,

도 6은 상기 베어칩을 적층하여 전기적으로 연결한 적층형 메모리모듈 디바이스의 사시도,

도 7은 상기 적층형 메모리모듈 디바이스를 인쇄회로기판 상에 실장한 상태의 사시도,

도 8은 적층형 메모리모듈 디바이스를 실장한 후, 에폭시 몰딩 처리한 상태의 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

D ; 메모리모듈 디바이스 10 ; 메모리모듈

12, 22 ; 인쇄회로기판 20 ; 메모리카드

51 ; 베어칩 52 ; 절연성 접착제

53 ; 패드 53a ; 인입용 패드

53b ; 인출용 패드 54 ; 금속와이어

55 ; 리드와이어 56 ; 몰딩부

상기와 같은 목적을 달성하기 위한 본 발명에 따른 적층형 메모리모듈 디바이스는 일정 크기만큼씩 면적이 감소되도록 제작된 다수의 베어칩이 상협하광형으로 적층되고, 그 사이에 절연성 접착제를 개재하여 상호 접착되며, 상기 각 베어칩의 상면 양측에는 다수의 패드가 형성되고, 인접하는 상하 베어칩의 각 패드 간에는 금속와이어가 연결되며, 최하단부에 위치한 베어칩의 각 패드에는 인쇄회로기판과 연결하기 위한 리드와이어가 부착된 것을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 적층형 메모리모듈을 이용한 메모리모듈 제조방법은 다수의 베어칩을 상협하광형으로 다수개 적층하기 위하여 각각 다른 면적을 갖도록 설계 및 제작하는 베어칩 제조 공정과, 절연성 접착제를 사용하여 상기 각 베어칩을 크기 순으로 접착 고정하기 위한 본딩 공정과, 금속와이어를 사용하여 인접한 각 베어칩의 인입용 패드 및 인출용 패드 간을 전기적으로 연결함과 아울러 최하단부에 위치한 베어칩의 각 인출용 패드에 리드와이어를 부착하는 와이어본딩 공정과, 이와 같이 형성된 적층형 메모리모듈 디바이스를 인쇄회로기판에 실장하기 위하여 상기 리드와이어를 상기 인쇄회로기판 상에 부착하는 표면실장 공정과, 상기 베어칩과 금속와이어의 접합 상태를 보호할 수 있도록 그 외측에 에폭시를 도포하여 일체로 고정하는 몰딩 공정으로 구성됨을 특징으로 한다.

이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명한다.

도 5 및 도 6에 도시한 바와 같이, 본 발명에 따른 적층형 메모리모듈 디바이스(D)는 일정 크기만큼씩 면적이 감소되도록 제작된 다수의 베어칩(51)이 상협하광형으로 적층되고, 그 사이에 절연성 접착제(52)를 개재하여 상호 접착되며, 상기 각 베어칩(51)의 상면 양측에는 다수의 패드(53)가 형성되고, 인접하는 상하 베어칩(51)의 각 패드(53) 간에는 금속와이어(54)가 연결되며, 최하단부에 위치한 베어칩(51)의 각 패드(53)에는 인쇄회로기판(12)과 연결하기 위한 리드와이어(55)가 부착된 구성으로 이루어져 있다.

상기 패드(53)는 금속와이어(54)를 매개로 하여 인접한 베어칩(51)과 상하로 연결하기 위한 한쌍의 인입용 패드(53a) 및 인출용 패드(53b)로 구성되고, 상기 인입용 패드(53a)와 인출용 패드(53b)를 규칙적으로 배열하므로써 이에 연결되는 금속와이어(54)가 'S' 자형으로 연결되는 구조를 이루게 된다.

상기 베어칩(51)과 금속와이어(54)의 외측에는 그 접합 상태를 보호할 수 있도록 일체로 에폭시 몰딩된 몰딩부(56)를 형성한다.

상기한 바와 같은 본 발명의 적층형 메모리모듈 디바이스(D)를 이용한 메모리모듈(10) 또는 메모리카드(20)의 제조공정을 첨부된 도면에 의거하여 설명하면 다음과 같다.

도 6 내지 도 8은 본 발명에 따른 베어칩(51)을 적층 연결하여 고집적화한 메모리모듈(10) 또는 메모리카드(20)의 제조공정을 순차적으로 도시한 것으로서, 도 6은 상기 베어칩(51)을 적층하여 전기적으로 연결한 적층형 메모리모듈 디바이스(D)의 사시도, 도 7은 상기 적층형 메모리모듈 디바이스(D)를 인쇄회로기판(12)(22) 상에 실장한 상태의 사시도, 도 8은 적층형 메모리모듈 디바이스(D)를 실장한 후, 에폭시 몰딩 처리한 상태의 단면도를 각각 나타낸다.

상기 도면에서 보는 바와 같이, 본 발명에 따른 메모리모듈(10)의 제조 공정은 다수의 베어칩(51)을 상협하광형으로 다수개 적층하기 위하여 각각 다른 면적을 갖도록 설계 및 제작하는 베어칩 제조 공정과, 절연성 접착제(52)를 사용하여 상기 각 베어칩(51)을 크기 순으로 접착 고정하기 위한 본딩 공정과, 금속와이어(54)를 사용하여 인접한 각 베어칩(51)의 인입용 패드(53a) 및 인출용 패드(53b) 간을 전기적으로 연결함과 아울러 최하단부에 위치한 베어칩(51)의 각 인출용 패드(53b)에 리드와이어(55)를 부착하는 와이어본딩 공정과, 이와 같이 형성된 적층형 메모리모듈 디바이스(D)를 인쇄회로기판(12)(22)에 실장하기 위하여 상기 리드와이어(55)를 상기 인쇄회로기판(12)(22) 상에 부착하는 표면실장 공정과, 상기 베어칩(51)과 금속와이어(54)의 접합 상태를 보호할 수 있도록 그 외측에 에폭시를 도포하여 일체로 고정하는 몰딩 공정이 순차적으로 이루어지므로써 가능하게 된다.

본 발명에 따른 적층형 메모리모듈 디바이스(D)를 사용한 메모리모듈(10)의 경우, 기존 메모리 설계용량에 비해 최소한 2배 이상의 고집적화를 이룰 수 있으며, 다양한 환경에 대응할 수 있는 다용량 디바이스로서 적합하게 활용될 수 있다.

또한, 본 발명은 일체형의 메모리모듈 디바이스(D)를 구현하므로써 단번에 실장 가능하므로 제작 공정을 현저히 단축할 수 있을 뿐만 아니라, 전자 신호를 전달하는 인쇄회로기판(12)(22) 상의 패턴 길이를 단출할 수 있게 되므로써 신호 전달속도를 향상시킬 수 있게 된다.

상기와 같은 구성및 작용에 의해 기대할 수 있는 본 발명의 효과는 다음과 같다.

본 발명에 따른 적층형 메모리모듈 디바이스(D)는 메모리모듈(10)에 실장되는 칩을 임의로 다수개 적층 배열할 수 있도록 하므로써 적은 실장면적을 차지하면서도 용량을 자유롭게 확대할 수 있고, 패턴의 길이를 최소화할 수 있게 되므로써 메모리모듈(10) 및 메모리카드(20) 등의 인쇄회로기판(12)(22) 설계를 용이하게 수행할 수 있게 됨과 아울러 전자신호 전달 성능이 향상되며, 작업이 간소화됨에 따라 제작 시간이 현저히 단축되고, 불량률을 최소화할 수 있게 되는 효과가 있다.

Claims

일정 크기만큼씩 면적이 감소되도록 제작된 다수의 베어칩이 상협하광형으로 적층되고, 그 사이에 절연성 접착제를 개재하여 상호 접착되며, 상기 각 베어칩의 상면 양측에는 다수의 패드가 형성되고, 인접하는 상하 베어칩의 각 패드 간에는 금속와이어가 연결되며, 최하단부에 위치한 베어칩의 각 패드에는 인쇄회로기판과 연결하기 위한 리드와이어가 부착된 것을 특징으로 하는 적층형 메모리모듈 디바이스.
제 1 항에 있어서, 상기 패드는 금속와이어를 매개로 하여 인접한 베어칩과 상하로 연결하기 위한 한쌍의 인입용 패드 및 인출용 패드로 구성된 것을 특징으로 하는 적층형 메모리모듈 디바이스.
제 1 항에 있어서, 상기 베어칩과 금속와이어의 외측에는 그 접합 상태를 보호할 수 있도록 일체로 에폭시 몰딩된 것을 특징으로 하는 적층형 메모리모듈 디바이스.
다수의 베어칩을 상협하광형으로 다수개 적층하기 위하여 각각 다른 면적을 갖도록 설계 및 제작하는 베어칩 제조 공정과, 절연성 접착제를 사용하여 상기 각 베어칩을 크기 순으로 접착 고정하기 위한 본딩 공정과, 금속와이어를 사용하여 인접한 각 베어칩의 인입용 패드 및 인출용 패드 간을 전기적으로 연결함과 아울러 최하단부에 위치한 베어칩의 각 인출용 패드에 리드와이어를 부착하는 와이어본딩 공정과, 이와 같이 형성된 적층형 메모리모듈 디바이스를 인쇄회로기판에 실장하기 위하여 상기 리드와이어를 상기 인쇄회로기판 상에 부착하는 표면실장 공정과, 상기 베어칩과 금속와이어의 접합 상태를 보호할 수 있도록 그 외측에 에폭시를 도포하여 일체로 고정하는 몰딩 공정으로 구성됨을 특징으로 하는 적층형 메모리모듈 디바이스를 이용한 메모리모듈 제조방법.