DE102013100030A1 - Halbleitervorrichtung, die in der Lage ist, nach dem Häusen auftretende defekte Eigenschaften zu retten - Google Patents

Halbleitervorrichtung, die in der Lage ist, nach dem Häusen auftretende defekte Eigenschaften zu retten Download PDF

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DE102013100030A1
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Jung-hwan Choi
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Abstract

Eine Speichervorrichtung (110), die in der Lage ist, defekte Eigenschaften zu retten, die nach dem Häusen auftreten, weist eine Speicherzellanordnung (111), welche eine Mehrzahl von Speicherzellen aufweist, und eine Antifuse-Schaltungseinheit (112) auf, welche wenigstens eine Antifuse (2) aufweist. Die Antifuse-Schaltungseinheit (112) speichert eine Adresse einer defekten Zelle der Speicherzellanordnung (111) in der wenigstens einen Antifuse (2) und liest die Adresse einer defekten Zelle zu einer externe Quelle aus. Die Antifuse-Schaltungseinheit (112) speichert einen Defekt-Eigenschafts-Code in der wenigstens einen Antifuse (2), wobei sich der Defekt-Eigenschafts-Code auf wenigstens eines einer Timing-Parameter-Spezifikation, einer Auffrisch-Spezifikation, einer Eingabe-/Ausgabe(I/O)-Triggerspannungs-Spezifikation und einer Datentrainings-Spezifikation der Speichervorrichtung (110) bezieht, und gibt den Defekt-Eigenschafts-Code an eine externe Quelle aus.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Vorzüge der koreanischen Patentanmeldung Nr. 10-2012-0019830 , welche am 27. Februar 2012 beim Koreanischen Amt für geistiges Eigentum eingereicht wurde, deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme mit einbezogen ist.
  • HINTERGRUND
  • Das erfinderische Konzept bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Speichervorrichtung, welche in der Lage ist, defekte Eigenschaften, welche nach dem Häusen auftreten, zu kompensieren, ein Speichermodul, welches die Speichervorrichtung aufweist, und ein Speichersystem, welches das Speichermodul aufweist.
  • Viele Hersteller stellen Speichermodule her. Die Hersteller stellen eine Wettbewerbsfähigkeit durch ein Verringern eines Preises eines Speichermoduls sicher, sie können jedoch einer geringen Profitspanne gegenüberstehen. Obwohl eine Ausbeute der Produktion relativ hoch ist, kann ein Defekt in Speicherchips, welche in dem Speichermodul angebracht sind, auftreten. Die Speicherchips werden durch einen Test als gute Produkte ausgefiltert. In dieser Hinsicht ist ein erneuter Vorgang zum Entfernen des defekten Speicherchips aus dem Speichermodul, und um einen anderen Speicherchip in dem Speichermodul anzubringen, im Allgemeinen teuer und nimmt eine lange Zeit in Anspruch, wodurch die Herstellungskosten erhöht werden. Demnach gibt es eine Nachfrage für ein Verfahren zum Retten des defekten Speicherchips ohne den erneuten Vorgang an dem Speichermodul durchzuführen.
  • KURZFASSUNG
  • Gemäß einem Aspekt des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche eine Speicherzellenanordnung aufweist, welche eine Mehrzahl von Speicherzellen und eine Antifuse-Schaltungseinheit aufweist, welche wenigstens eine Antifuse- aufweist, welche eine eine Adresse einer defekten Zelle der Speicherzellenanordnung in der wenigstens einen Antifuse speichert und die defekte Zelladresse an eine externe Quelle ausgibt.
  • Die Antifuse-Schaltungseinheit kann die defekte Zelladresse, welche auftritt, wenn die Speichervorrichtung getestet wird, speichern.
  • Die Antifuse-Schaltungseinheit kann die defekte Zelladresse, welche auftritt, nachdem die Speichervorrichtung gehäust ist, speichern.
  • Die Antifuse-Schaltungseinheit kann die defekte Zelladresse speichern und aktualisieren.
  • Die Antifuse-Schaltungseinheit kann die defekte Zelladresse in Antwort auf ein Hochfahr- bzw. Einschalt-Erfassungssignal, welches anzeigt, dass eine Leistung bzw. Leistungszuführung der Speichervorrichtung stabilisiert ist, lesen.
  • Die Speichervorrichtung kann einen Start eines Lesemodus oder eines Programmiermodus der Antifuse-Schaltungseinheit durch ein Verwenden eines Auffrisch-Befehls zum Auffrischen einer Mehrzahl von Teilen von Daten der Mehrzahl von Speicherzellen in der Speicherzellenanordnung befehlen.
  • Die Speichervorrichtung kann ein Ende eines Lesemodus oder eines Programmiermodus der Antifuse-Schaltungseinheit durch ein Verwenden eines Auffrischbefehls zum Beenden einer Auffrisch-Operation der Mehrzahl von Speicherzellen in der Speicherzellenanordnung befehlen.
  • Die Speichervorrichtung kann weiterhin eine Auswahleinheit aufweisen, welche Daten von jeder der Mehrzahl von Speicherzellen, welche aus der Speicherzellenanordnung gelesen werden, und die defekte Zelladresse, welche aus der Antifuse-Schaltungseinheit gelesen wird, empfängt, welche die Daten jeder der Mehrzahl von Speicherzellen oder die defekte Zelladresse auswählt und dann die Daten oder die defekte Zelladresse durch ein Verwenden wenigstens eines Daten-Eingabe-/Ausgabe(I/O)-Signals ausgibt.
  • Die Speichervorrichtung kann ein Durchgangsloch und einen Mikro-Bump aufweisen, der mit dem Durchgangsloch verbunden ist.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche einen Modusregister-Dekoder, welcher ein Adresssignal und Programmier-Operationsmodi der Speichervorrichtung empfängt, und eine Antifuse-Schaltungseinheit aufweist, welche wenigstens eine Antifuse aufweist. Die Antifuse-Schaltungseinheit programmiert einen Defekt-Eigenschafts-Code gemäß den Operationsmodi der Speichervorrichtung in die bzw. zu der wenigstens einen Antifuse und gibt dem Defekt-Eigenschafts-Code an eine externe Quelle aus.
  • Die Antifuse-Schaltungseinheit kann den Defekt-Eigenschafts-Code speichern, welcher sich auf wenigstens eines einer Timing-Parameter-Spezifikation bzw. Zeitsteuerungs-Parameter-Spezifikation, einer Auffrisch-Spezifikation, einer Eingabe-/Ausgabe(I/O)-Triggerspannungs-Spezifikation und einer Daten-Training-Spezifikation der Speichervorrichtung bezieht.
  • Die Speichervorrichtung kann weiterhin einen Adressdekoder aufweisen, welcher das Adresssignal dekodiert und den Defekt-Eigenschafts-Code in die bzw. zu der wenigstens einen Antifuse entsprechend dem dekodierten Adresssignal programmiert.
  • Die Antifuse-Schaltungseinheit kann den Defekt-Eigenschafts-Code programmieren und aktualisieren.
  • Die Antifuse-Schaltungseinheit kann den Defekt-Eigenschafts-Code in Antwort auf ein Hochfahr-Erfassungssignal, welches anzeigt, dass eine Leistung der Speichervorrichtung stabilisiert ist, lesen.
  • Die Speichervorrichtung kann weiterhin eine Auswahleinheit aufweisen, welche Daten einer Speicherzelle, welche aus einer Speicherzellenanordnung der Speichervorrichtung gelesen werden, und den Defekt-Eigenschafts-Code, welcher aus der Antifuse-Schaltungseinheit gelesen wird, empfängt, die Daten der Speicherzelle oder des Defekt-Eigenschafts-Code in Antwort auf ein Auswahlsignal auswählt, welches in dem Modusregister-Decoder erzeugt wird, und dann die Daten oder den Defekt-Eigenschafts-Code unter Verwendung eines Daten-Eingabe-/Ausgabe(I/O)-Signals ausgibt.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Speichermodul vorgesehen, welches wenigstens eine Speichervorrichtung und einen Speicherpuffer aufweist, welcher eine Speichereinheit aufweist, auf welche anstelle einer defekten Zelle zugegriffen wird, wenn ein Zugriff auf die defekte Zelle in der wenigstens einen Speichervorrichtung angefordert wird, wobei die wenigstens eine Speichervorrichtung eine Antifuse-Schaltungseinheit aufweist, welche wenigstens eine Antifuse aufweist, welche eine Adresse der defekten Zelle einer Speicherzellenanordnung in der wenigstens einen Antifuse speichert und die Adresse der defekten Zelle in den Speicherpuffer liest.
  • Der Speicherpuffer kann eine Logikschaltungseinheit aufweisen, welche die Adresse der defekten Zelle speichert, und ein Treffersignal durch ein Vergleichen der Adresse der defekten Zelle mit einer Adresse, welche von einer externen Quelle zugeführt wird, erzeugt. Die Speichereinheit speichert Daten, welche auf die Adresse der defekten Zelle zu Schreiben beabsichtigt sind, und eine Auswahleinheit schreibt die Daten in die Speichereinheit oder liest die Daten von der Speichereinheit in Antwort auf das Treffersignal.
  • Die Speichereinheit kann nur ein Register aufweisen, so dass nur die defekte Zelle in dem Speichermodul gerettet wird.
  • Die Speichereinheit kann eine Mehrzahl von Registern aufweisen, so dass eine Mehrzahl der defekten Zellen in dem Speichermodul gerettet wird.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Speichersystem vorgesehen, welches wenigstens eine Speichervorrichtung und einen Speichercontroller aufweist, welcher eine Speichereinheit aufweist, auf welche anstelle einer defekten Zelle zugegriffen wird, wenn ein Zugriff auf die defekte Zelle in der wenigstens einen Speichervorrichtung angefordert wird, wobei die wenigstens eine Speichervorrichtung eine Antifuse-Schaltungseinheit aufweist, welche wenigstens eine Antifuse aufweist, welche eine Adresse der defekten Zelle einer Speicherzellenanordnung in der wenigstens einen Antifuse speichert und die Adresse der defekten Zelle in den Speichercontroller liest.
  • Der Speichercontroller kann eine Logikschaltungseinheit aufweisen, welche die Adresse der defekten Zelle speichert und ein Treffersignal durch ein Vergleichen der Adresse der defekten Zelle mit einer Adresse, welche von einer externen Quelle eingegeben bzw. zugeführt wird, erzeugt. Die Speichereinheit speichert Daten, welche zum Schreiben zur Adresse der defekten Zelle beabsichtigt sind, und eine Auswahleinheit schreibt die Daten in die Speichereinheit oder liest die Daten aus der Speichereinheit in Antwort auf das Treffersignal.
  • Die Logikschaltungseinheit kann eine Fehleradresse-Tabelle, welche die Adresse der defekten Zelle, welche aus der Antifuse-Schaltungseinheit des Speichermoduls gelesen wird, empfangt und speichert, und eine Adressvergleichseinheit aufweisen, welche das Treffersignal durch ein Vergleichen einer Adresse, welche von einem Host übertragen wird, mit der Adresse der defekten Zelle, welche in der Fehleradresse-Tabelle gespeichert ist, erzeugt.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Speichersystem vorgesehen, welches wenigstens eine Speichervorrichtung und einen Speichercontroller aufweist, welcher eine defekte Eigenschaft der wenigstens einen Speicherzelle korrigiert, wenn ein Zugriff auf die wenigstens eine Speichervorrichtung durch einen Host angefordert wird, wobei die wenigstens eine Speichervorrichtung eine Antifuse-Schaltungseinheit aufweist, welche wenigstens eine Antifuse aufweist, welche einen Defekt-Eigenschafts-Code der wenigstens einen Speichervorrichtung in der wenigstens einen Antifuse speichert und den Defekt-Eigenschafts-Code an den Speichercontroller ausgibt.
  • Der Speichercontroller kann ein Antifuse-Mapping-Register bzw. ein Antifuse-Zuordnungsregister, welches den Defekt-Eigenschafts-Code, welcher aus der wenigstens einen Speichervorrichtung ausgelesen wird, speichert, eine erste Verzögerungs-Setzeinheit, welche einen Befehl, welcher durch den Host angefordert wird, empfängt, eine Ausgabezeit bzw. einen Ausgabezeitpunkt des Befehls in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert, und den Befehl zu der wenigstens einen Speichervorrichtung überträgt; eine zweite Verzögerungs-Setzeinheit, welche eine Adresse, welche durch den Host angefordert wird, empfängt, eine Ausgabezeit bzw. einen Ausgabezeitpunkt der Adresse in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert, und die Adresse zu der wenigstens einen Speichervorrichtung überträgt; und eine dritte Verzögerungs-Setzeinheit aufweisen, welche Daten mit dem Host austauscht und eine Übertragungszeit bzw. einen Übertragungszeitpunkt der Daten, welche mit dem Host ausgetauscht werden, in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert.
  • Der Speichercontroller kann eine Latenz-Steuereinheit aufweisen, welche eine Lese-Latenz, eine Schreib-Latenz oder eine CAS-Latenz einer Dateneingabe zu oder einer Ausgabe von der wenigstens einen Speichervorrichtung in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert.
  • Der Speichercontroller kann eine Referenzspannungs-Erzeugungseinheit aufweisen, welche eine Triggerpegel-Referenzspannung einer Dateneingabe zu oder einer Ausgabe von der wenigstens einen Speichervorrichtung in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, erzeugt.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Speichermodul vorgesehen, welches wenigstens eine Speichervorrichtung und einen Speicherpuffer aufweist, welcher eine defekte Eigenschaft der wenigstens einen Speichervorrichtung korrigiert, wenn ein Zugriff auf die wenigstens eine Speichervorrichtung durch einen Host angefordert wird, wobei die wenigstens eine Speichervorrichtung eine Antifuse-Schaltungseinheit aufweist, welche wenigstens eine Antifuse aufweist, welche einen Defekt-Eigenschafts-Code der wenigstens einen Speichervorrichtung in der wenigstens einen Antifuse speichert und den Defekt-Eigenschafts-Code an den Speicherpuffer ausgibt.
  • Der Speicherpuffer kann ein Antifuse-Mapping-Register bzw. ein Antifuse-Zuordnungsregister, welches den Defekt-Eigenschafts-Code, welcher aus der wenigstens einen Speichervorrichtung ausgelesen wird, speichert; eine erste Verzögerungs-Setzeinheit, welche einen Befehl, welcher durch den Host angefordert wird, empfängt, eine Ausgabezeit bzw. einen Ausgabezeitpunkt des Befehls in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert, und den Befehl zu der wenigstens einen Speichervorrichtung überträgt; eine zweite Verzögerungs-Setzeinheit, welche eine Adresse, welche durch den Host angefordert wird, empfängt, eine Ausgabezeit bzw. einen Ausgabezeitpunkt der Adresse in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert, und die Adresse zu der wenigstens einen Speichervorrichtung überträgt; und eine dritte Verzögerungs-Setzeinheit aufweisen, welche Daten mit dem Host austauscht und eine Übertragungszeit bzw. einen Übertragungszeitpunkt der Daten, welche mit dem Host ausgetauscht werden, in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert.
  • Der Speicherpuffer kann eine Latenz-Steuereinheit aufweisen, welche eine Lese-Latenz, eine Schreib-Latenz oder eine CAS-Latenz einer Dateneingabe zu oder einer Ausgabe von der wenigstens einen Speichervorrichtung in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, steuert.
  • Der Speicherpuffer kann eine Referenzspannungs-Erzeugungsschaltung steuern, welche eine Triggerpegel-Referenzspannung einer Dateneingabe zu oder einer Ausgabe von der wenigstens einen Speichervorrichtung in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister gespeichert ist, erzeugt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
  • 1 eine Darstellung eines Speichermoduls ist, welches eine Mehrzahl von Speichervorrichtungen gemäß einer Ausführungsform des erfinderischen Konzepts aufweist;
  • 2 eine Darstellung ist, welche eine Antifuse veranschaulicht, welche in einer Antifuse-Schaltungseinheit der 1 enthalten ist;
  • 3 ein Blockschaltbild ist, welches spezifisch eine Speichervorrichtung der 1 veranschaulicht;
  • 4 und 5 Zeitablaufdiagramme sind, welche Operationsmodi der Speichervorrichtung der 3 veranschaulichen;
  • 6 ein Flussdiagramm ist, welches ein Verfahren zum Betreiben eines Speichermoduls der 1 beschreibt;
  • 7 ein Diagramm eines Speichersystems ist, welches die Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts aufweist;
  • 8 ein Blockschaltbild ist, welches das Speichersystem der 7 veranschaulicht;
  • 9 eine Darstellung eines Speichersystems ist, welches die Speichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist;
  • Die 10A und 10B Diagramme sind, welche Verzögerungs-Setzeinheiten bzw. Verzögerungs-Wähleinheiten der 9 veranschaulichen;
  • 11 eine Darstellung eines die Speichervorrichtung aufweisenden Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 12 eine Darstellung eines die Speichervorrichtung aufweisenden Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 13 eine Darstellung eines die Speichervorrichtung aufweisenden Speichersystems gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 14 eine Darstellung eines eine Mehrzahl von Speichervorrichtungen aufweisenden Speichermoduls gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 15 eine Darstellung eines eine Mehrzahl von Speichervorrichtungen aufweisenden Speichermoduls gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 16 eine Darstellung eines eine Mehrzahl von Speichervorrichtungen aufweisenden Speichermoduls gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 17 eine Darstellung eines eine Mehrzahl von Speichervorrichtungen aufweisenden Speichermoduls gemäß einer anderen Ausführungsform des erfinderischen Konzepts ist;
  • 18 eine Querschnittsansicht ist, welche ein Speichergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht, in welchem Speichervorrichtungen geschichtet sind; und
  • 19 eine Darstellung ist, welche einen Bodenchip der 18 veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Das erfinderische Konzept wird nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen beispielhafte Ausführungsformen des erfinderischen Konzepts gezeigt werden. Das erfinderische Konzept kann jedoch in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt betrachtet werden; vielmehr sind diese Ausführungsformen vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig sein wird und Fachleuten das erfinderische Konzept vollständig vermitteln wird. In den Zeichnungen bezeichnen ähnliche Bezugszeichen ähnliche Konfigurationselemente und die Dicken von Schichten und Bereichen sind zur Klarheit überzogen.
  • Weiterhin müssen alle Beispiele und eine konditionale Sprache, welche hierin vorgetragen wird, als ohne Beschränkungen für solche besonders vorgetragenen Beispiele und Bedingungen angesehen werden. Über die Beschreibung hinweg kann eine Singular-Form Plural-Formen einschließen, sofern es keine besondere Beschreibung im Gegensatz hierzu gibt. Ebenfalls werden Wortlaute wie beispielsweise „weist auf” oder „aufweisend” verwendet, um die Existenz einer vorgetragenen Form, einer Anzahl, eines Vorgangs, einer Operation, einer Komponente bzw. eines Bestandteils und/oder Gruppen davon zu spezifizieren, was die Existenz einer oder mehrerer anderer vorgetragenen Formen, einer oder mehrerer anderer Zahlen bzw. Anzahlen, einem oder mehreren anderer Vorgänge einer oder mehrerer anderer Operationen einer oder mehrerer anderer Komponenten bzw. Bestandteile und/oder Gruppen davon nicht ausschließt.
  • Sofern nicht ausdrücklich anders beschrieben, sollten alle Wortlaute, welche beschreibende oder technische Wortlaute aufweisen, welche hierin verwendet werden, als Bedeutungen habend betrachtet werden, welche für einen Fachmann offensichtlich sind. Ebenso sollten Wortlaute, welche in einem allgemeinen Wörterbuch definiert sind, und welche in der folgenden Beschreibung verwendet werden, als eine Bedeutung habend betrachtet werden, welche äquivalent mit Bedeutungen ist, welche in der zugehörigen Beschreibung verwendet werden, und sofern nicht ausdrücklich hierin anderweitig beschrieben ist, sollten die Wortlaute nicht als ideal oder übermäßig formal betrachtet werden.
  • Ausdrücke wie beispielsweise „wenigstens einer von” modifizieren bzw. ändern die gesamte Liste von Elementen und modifizieren nicht die einzelnen Elemente der Liste, wenn sie einer Liste von Elementen voranstehen.
  • Eine Speicherkapazität einer Halbleiterspeichervorrichtung kann aufgrund von Entwicklungen bei der Herstellungstechnologie zunehmen. Die Anzahl von defekten Speicherzellen jedoch kann auch aufgrund der mikronisierten Herstellungstechnologie zunehmen. Die defekten Speicherzellen werden typischerweise durch redundante Speicherzellen ersetzt.
  • Defekte Adressen, welche die defekten Speicherzellen adressieren, werden in einer Fuse-Schaltung bzw. Sicherungsschaltung, welche eine Mehrzahl von Programm-Fuses bzw. -Sicherungen aufweist, gespeichert. Wenn ein Zugriff auf die defekten Speicherzellen angefordert wird, steuert die Fuse-Schaltung einen alternativen Zugriff, welcher auf die redundanten Speicherzellen und nicht die defekten Speicherzellen auszuführen ist. Die defekten Adressen werden erfasst, wenn eine Speichervorrichtung getestet wird. Die defekten Adressen werden durch ein Programmieren der Programm-Fuses durch ein Verwenden eines Laserstrahl-Einstrahlungsverfahrens gespeichert.
  • Nachdem die defekten Adressen jedoch ersetzt sind, können defekte Bits aufgrund von thermischer Beanspruchung während des Häusens auftreten. Wenn die defekten Bits nach dem Häusen auftreten, können die defekten Adressen nicht durch Verwendung des Laserstrahl-Einstrahlungsverfahrens ersetzt werden.
  • Die Anzahl von defekten Bits, welche nach dem Häusen auftritt ist beträchtlich geringer als die Anzahl von defekten Bits, welche auftritt, wenn die Speichervorrichtung getestet wird. Das heißt, es gibt eine hohe Wahrscheinlichkeit, dass ein Defekt der Speichervorrichtung, welcher nach dem Häusen auftritt, ein Einzelbit-Fehler und nicht ein Mehrbit-Fehler ist. Demnach ist es allgemein empfohlen, die defekten Bits durch Einheiten eines Bits zu ersetzen und nicht durch Einheiten einer Wortleitung oder Einheiten einer Bitleitung.
  • 1 ist eine Darstellung eines Speichermoduls 100, welches eine Mehrzahl von Speichervorrichtungen 110 gemäß einer Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 1 weist das Speichermodul 100 die Speichervorrichtung 110 und einen Speicherpuffer 120 auf. Beispielsweise kann das Speichermodul 100 acht Speichervorrichtungen 110 aufweisen und jede der Speichervorrichtungen 110 kann als ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory) gebildet sein. Jede Speichervorrichtung 110 kann eine Antifuse-Schaltungseinheit bzw. Anti-Sicherungs-Schaltungseinheit 112 aufweisen, welche eine defekte Zelladresse speichert. Die Antifuse-Schaltungseinheit 112 kann als eine Antifuse-Anordnung gebildet sein, welche eine Mehrzahl von Antifuses aufweist. Jede Speichervorrichtung 110 empfängt und überträgt Lesedaten und Schreibdaten über einen erste Daten-Eingabe-/Ausgabe(IO)-Bus 114. Beispielsweise kann der erste Daten-I/O-Bus 114 aus acht Daten-I/O-Signal(DQ)-Leitungen gebildet sein. Alternativ kann der erste Daten-I/O-Bus 114 aus 16 Daten-I/O-Signal(DQ)-Leitungen, 32 Daten-I/O-Signal(DQ)-Leitungen oder dergleichen gebildet sein.
  • Der Speicherpuffer 120 kann eine Speichereinheit 122 aufweisen, auf welche anstelle einer defekten Zelle zugegriffen wird, wenn es eine Anforderung für einen Zugriff auf die defekte Zelle in der Speichervorrichtung 110 gibt. Daten, welche zum Schreiben in die defekte Zelle in der Speichervorrichtung 110 beabsichtigt sind, können anstelle dessen in die Speichereinheit 122 in dem Speicherpuffer 120 geschrieben werden. Wenn die defekte Zelle in der Speichervorrichtung 110 gelesen wird, werden die gelesenen Daten aus der Speichereinheit 122 in dem Speicherpuffer 120 anstelle aus der defekten Zelle gelesen.
  • Der Speicherpuffer 120 kann die Speichereinheit 122, eine Logikschaltungseinheit 124 und eine Auswahleinheit 126 aufweisen. Die Speichereinheit 122 kann Daten, welche zu der Adresse der defekten Zelle zu schreiben sind, welche erfasst wird wenn die Speichervorrichtung 110 getestet wird, speichern. Ebenso kann die Speichereinheit 122 Daten speichern, welche zu einer Adresse der defekten Zelle, welche neu auftritt, während das Speichermodul 100 in einem System angebracht ist und arbeitet, speichern. Demzufolge kann die Speichereinheit 122 Daten aktualisieren und speichern, welche zu einer Adresse der defekten Zelle zu speichern sind, welche während des Testens auftritt und wenn das Speichermodul in Betrieb in einem System platziert ist. Die Speichereinheit 122 kann als ein Register oder eine Speichervorrichtung gebildet sein wie beispielsweise ein statischer Schreib-Lesespeicher (SRAM = Static Random Access Memory).
  • Die Logikschaltungseinheit 124 kann eine defekte Zelladresse der Speichervorrichtung 110 speichern. Die defekte Zelladresse wird aus der Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 gelesen. Ebenso kann die Logikschaltungseinheit 124 eine Adress-Vergleichseinheit (nicht gezeigt) aufweisen zum Vergleichen der Adresse der defekten Zelle und einer Adresse, welche von einer externen Quelle zugeführt wird. Die Logikschaltungseinheit 124 kann als eine exklusive ODER-Schaltung zum Vergleichen einer Eingabeadresse und einer Adresse der defekten Zelle gebildet sein und kann ein Treffersignal HIT erzeugen, wenn die Eingabeadresse und die defekte Zelladresse miteinander übereinstimmen.
  • Wenn das Treffersignal HIT aktiviert ist bzw. wird, kann die Auswahleinheit 126 Daten in die Speichereinheit 122 schreiben, wobei beabsichtigt ist, die Daten in eine defekte Speicherzelle in der Speichervorrichtung 110 zu schreiben. Ebenso kann, wenn das Treffersignal HIT aktiviert ist, die Auswahleinheit 126 Daten aus der Speichereinheit 122 anstelle aus der defekten Speicherzelle lesen.
  • Wenn das Treffersignal HIT deaktiviert ist, kann die Auswahleinheit 126 gelesene Daten aus der Speichervorrichtung 110, welche über einen zweiten Daten-I/O-Bus 121 empfangen werden, zu einer externen Quelle außerhalb des Speichermoduls 100 über einen dritten Daten-I/O-Bus 127 ausgeben.
  • Der zweite Daten-I/O-Bus 121 ist mit dem ersten Daten-I/O-Bus 114 jeder Speichervorrichtung 110 verbunden. Beispielsweise kann in einem Fall, in dem der erste Daten-I/O-Bus 114 aus acht Daten-I/O-Signal(DQ)-Leitungen gebildet ist, und acht Speichervorrichtungen 110 angebracht sind, der zweiten Daten-I/O-Bus 121 aus 64 I/O-Signal(DQ)-Leitungen gebildet sein. In diesem Fall kann der dritte Daten-I/O-Bus 127 auch aus 64 I/O-Signal(DQ)-Leitungen gebildet sein.
  • Ebenso kann, wenn das Treffersignal HIT deaktiviert ist, die Auswahleinheit 126 Daten, welche über dritten Daten-I/O-Bus 127 empfangen werden, zu dem zweiten Daten-I/O-Bus 121 übertragen. Die Daten, welche zu dem zweiten Daten-I/O-Bus 121 übertragen werden, können in die Speichervorrichtung 110 über den ersten Daten-I/O-Bus 114 geschrieben werden.
  • Die Speichereinheit 122 kann nur ein Register aufweisen, um nur eine defekte Zelle in dem Speichermodul 100 zu retten. Alternativ kann die Speichereinheit 122 eine Mehrzahl von Registern aufweisen, um eine Mehrzahl von defekten Zellen zu retten. Dies ist der Fall, da wenigstens zwei Speichervorrichtung 110 defekt sein können oder zwei Defekte in einer Speichervorrichtung 110 auftreten können.
  • 2 ist eine Darstellung, welche eine Antifuse 2 veranschaulicht, welche in der Antifuse-Schaltungseinheit 112 der 1 gemäß einer Ausführungsform des erfinderischen Konzepts enthalten ist. Die Antifuse-Schaltungseinheit 112 kann als eine Antifuse-Anordnung gebildet sein, in welcher eine Mehrzahl der Antifuses 2 matrixartig angeordnet sind.
  • Bezug nehmend auf 2 ist die Antifuse 2 als ein Verarmungstyp Metalloxid-Halbleiter(MOS)-Transistor gebildet, in welchem eine Source 4 und ein Drain 5 verbunden sind. In einem anfänglichen Zustand ist ein Widerstand zwischen einem ersten Knoten 6, welcher mit einem Gate-Anschluss 3 verbunden ist, und einem zweiten Knoten 7, welcher im Allgemeinen mit der Source 4 und dem Drain 5 verbunden ist, sehr groß, da der erste Knoten 6 und der zweiten Knoten 7 durch eine Gate-Oxidschicht getrennt sind. Demzufolge sind der erste Knoten 6 und der zweite Knoten 7 in einem Nichtverbindungszustand. Die Antifuse 2 zerstört die Gate-Oxidschicht durch ein Anwenden bzw. Anlegen einer Durchbruchsspannung an eine Schnittstelle bzw. Verbindung zwischen dem ersten Knoten 6 und dem zweiten Knoten 7, so dass der erste Knoten 6 und der zweite Knoten 7 irreversibel von dem Nichtverbindungszustand in einen Verbindungszustand geändert werden können. Wenn die Gate-Oxidschicht zerstört ist, wird der Widerstand zwischen dem ersten Knoten 6 und dem zweiten Knoten 7 verringert.
  • 3 ist ein Blockschaltbild, welches besonders die Speichervorrichtung 110 der 1 gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 3 weist die Speichervorrichtung 110 die Antifuse-Schaltungseinheit 112 auf, welche als eine Antifuse-Anordnung gebildet ist, welche eine defekte Zelladresse speichert. Die Speichervorrichtung 110 kann eine Speicherzellenanordnung 111 aufweisen, welche eine DRAM-Zelle aufweist, und verschiedene Schaltungsblöcke zum Treiben bzw. Betreiben der DRAM-Zelle. Die Speichervorrichtung 110 kann einen Befehls-Eingabepuffer 113a zum Empfangen eines Befehls CMD von einer externen Quelle und einen Adress-Eingabepuffer 113b zum Empfangen eines Adresssignals ADDR von einer externen Quelle haben. Der Befehl CMD repräsentiert eine Kombination von Befehlssignalen, welche ein Taktsignal CK, ein Takt-Aktivierungssignal CKE (Clock Enable), ein Chip-Auswahlsignal CSB, ein Niedrig-Adress-Strobe-Signal RASB, ein Spalten-Adress-Strobe-Signal CASB, ein Schreib-Aktiviersignal WEB, ein Daten-I/O-Maskensignal DQM und dergleichen aufweisen.
  • Der empfangene Befehl CMD kann für einen Befehlsdekoder 114a vorgesehen sein, und der Befehlsdekoder 114 kann verschiedene Typen von internen Befehlssignalen zum Steuern von Schaltungsblöcken erzeugen.
  • Das empfangene Adresssignal ADDR kann für einen MRS-Dekoder 115, einen ersten Adressdekoder 116 und einen zweiten Adressdekoder 117 vorgesehen sein. Der MRS-Dekoder 115 kann das Adresssignal ADDR speichern und kann demnach verschiedene Operationsmodi der Speichervorrichtung 110 programmieren. Beispielsweise kann der MRS-Dekoder 115 eine CAS-Latenz bzw. CAS-Latenzzeit, einen Adressierungsmodus, eine Burst-Länge, einen Testmodus, einen DLL-Reset und/oder verschiedene verwenderspezifische Optionen programmieren. Der MRS-Dekoder 115 kann ein erstes Adressier-Aktivierungssignal EN1 und ein zweites Adressier-Aktivierungssignal EN2 zum Steuern des Adressiermodus und ein Auswahlsignal SEL erzeugen. Das erste Adressier-Aktiviersignal EN1 ist ein Signal zum Steuern eines normalen Adressiermodus und das zweite Adressier-Aktiviersignal EN2 ist ein Signal zum Steuern eines Reparatur-Adressiermodus.
  • Der erste Adressdekoder 116 kann das Adresssignal ADDR in Antwort auf das erste Adressier-Aktiviersignal EN1 dekodieren, kann eine Wortleitung der Speicherzellenanordnung 111 aktivieren und kann eine Auswahloperation hinsichtlich einer Bitleitung der Speicherzellenanordnung 111 durchführen. Der zweite Adressdekoder 117 kann das Adresssignal ADDR in Antwort auf das zweite Adressier-Aktiviersignal EN2 dekodieren und kann eine Antifuse in der Antifuse-Schaltungseinheit 112 programmieren. Die programmierte Antifuse kann eine defekte Zelladresse in der Speicherzellenanordnung 111 speichern.
  • Die Antifuse-Schaltungseinheit 112 kann eine defekte Zelladresse speichern, welche auftritt, wenn die Speichervorrichtung 110 getestet wird. Ebenso kann die Antifuse-Schaltungseinheit 112 eine defekte Zelladresse speichern, welche erfasst wird, wenn das Speichermodul 100 der 1 in einem System angebracht wird und dort arbeitet. Die Antifuse-Schaltungseinheit 112 kann eine defekte Zelladresse aktualisieren und speichern. Die Antifuse-Schaltungseinheit 112 kann defekte Zelladressen, welche in der Antifuse-Anordnung gespeichert sind, ausgeben, in Antwort auf ein Hochfahr-Erfassungssignal PVCCHB. Das Hochfahr-Erfassungssignal PVCCHB zeigt an, dass eine Leistungsspannung bzw. Versorgungsspannung VDD stabilisiert ist, wenn die Speichervorrichtung 110 eingeschaltet bzw. hochgefahren wird.
  • Eine Adressier-Auswahleinheit 118 kann gelesene Daten auswählen, welche von der Speicherzellenanordnung 111 ausgegeben werden oder die defekte Zelladresse, welche von der Antifuse-Schaltungseinheit 112 in Antwort auf das Auswahlsignal SEL ausgegeben wird, und sie kann die gelesenen Daten oder die defekte Zelladresse an einen Daten-Ausgabepuffer 113c ausgeben. Beispielsweise kann die Adressier-Auswahleinheit 118 die defekte Zelladresse, welche von der Antifuse-Schaltungseinheit 112 ausgegeben wird, an den Daten-Ausgabepuffer 113c in Antwort auf die Aktivierung des Auswahlsignals SEL ausgeben. Ebenso kann die Adressier-Auswahleinheit 118 die gelesenen Daten, welche von der Speicherzellenanordnung 111 ausgegeben werden, zu dem Datenausgabepuffer 113c in Antwort auf die Deaktivierung des Auswahlsignals SEL ausgeben.
  • Die gelesenen Daten oder die defekte Zelladresse, welche zu dem Datenausgabepuffer 113c übertragen werden, werden an eine externe Quelle über ein Daten-I/O-Signal DQ ausgegeben. Daten, welche in eine Speicherzelle zu schreiben sind, werden zu einem Dateneingabepuffer 113d über das Daten-I/O-Signal DQ übertragen. Der Dateneingabepuffer 113d kann als ein Puffer gebildet sein, welcher eine Referenzspannung Vref und die geschriebenen Daten vergleicht und die geschriebenen Daten eingibt. Die Referenzspannung Vref zeigt eine Eingabe-Triggerspannung der Aufzeichnungsdaten an. Die Aufzeichnungsdaten können in der Speicherzelle in der Speicherzellenanordnung 111 über einen Datenweg bzw. Datenpfad 119 aufgezeichnet werden.
  • Die defekte Zelladresse der Antifuse-Schaltungseinheit 112, welche zu dem Datenausgabepuffer 113c übertragen wird, wird zu dem ersten Daten-I/O-Bus 114 (es sei Bezug genommen auf 1) über das Daten-I/O-Signal DQ übertragen. Der erste Daten-I/O-Bus 114 (es sei Bezug genommen auf 1) ist mit dem zweiten Daten-I/O-Bus 121 (es sei Bezug genommen auf 1) verbunden, und der zweiten Daten-I/O-Bus 121 (es sei Bezug genommen auf 1) ist mit der Logikschaltungseinheit 124 (es sei Bezug genommen auf 1) des Speicherpuffers 120 (es sei Bezug genommen auf 1) verbunden. Die Logikschaltungseinheit 124 (es sei Bezug genommen auf 1) kann mit wenigstens einem der Daten-I/O-Signale DQ an dem zweiten Daten-I/O-Bus 121 (es sei Bezug genommen auf 1) verbunden sein. Die Logikschaltungseinheit 124 (es sei Bezug genommen auf 1) kann die defekte Zelladresse, welche aus der Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 gelesen wird, speichern.
  • Die 4 und 5 sind Zeitablaufdiagramm, welche Betriebsmodi der Speichervorrichtung 110 der 3 gemäß den Ausführungsformen des erfinderischen Konzepts veranschaulichen. 4 ist das Zeitablaufdiagramm, welches einen Lesemodus der Antifuse-Schaltungseinheit 112 und der Speichervorrichtung 110 veranschaulicht, und 5 ist das Zeitablaufdiagramm, welches einen Programmiermodus der Antifuse-Schaltungseinheit 112 veranschaulicht.
  • Bezug nehmend auf 4 mit einer Bezugnahme auf 3 wird eine Versorgungsspannung bzw. Leistungsspannung VDD der Speichervorrichtung 110 zur Verfügung gestellt, ein Takt-Aktivierungssignal CKE wird aktiviert und dann wird ein Taktsignal CK zugeführt. Wenn die Versorgungsspannung VDD der Speichervorrichtung 110 stabilisiert ist, wird ein Hochfahr-Erfassungssignal PVCCHB (nicht gezeigt) in der Speichervorrichtung 110 aktiviert.
  • Zu einer Zeit TA0 wird ein MRS-Befehl, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der MRS-Befehl ist ein Befehl zum Programmieren der Operationsmodi der Speichervorrichtung 110, welcher eine CAS-Latenz bzw. Latenzzeit, einen Adressiermodus, eine Burst-Länge, einen Testmodus, eine DLL-Reset und verschiedene verwenderspezifizierte Optionen aufweist. Der MRS-Befehl wird zusammen mit einem Adresssignal ADDR, welches einen Reparatur-Adressiermodus zum Zugreifen auf die Antifuse-Schaltungseinheit 112 anzeigt, empfangen.
  • Zu einer Zeit TA1 wird ein SRE-Befehl, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der SRE-Befehl ist ein Auffrisch-Befehl zum Auffrischen einer Mehrzahl von Teilen bzw. Stücken von Daten von Speicherzellen in der Speicherzellenanordnung 111. Ebenso kann der SRE-Befehl verwendet werden als ein Befehl zum Befehlen eines Starts des Lesemodus der Antifuse-Schaltungseinheit 112.
  • Zu einer Zeit TA2 wird ein Aktiv-Befehl bzw. Aktivier-Befehl ACT, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der Aktiv-Befehl ACT wird zusammen mit einem Adresssignal ADDR empfangen, welches eine Zeilenadresse der Antifuse-Anordnung in der Antifuse-Schaltungseinheit 112 adressiert.
  • Zu einer Zeit TA3 wird ein Lesebefehl RD, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der Lesebefehl RD wird zusammen mit einem Adresssignal ADDR empfangen, welches eine Spaltenadresse der Antifuse-Anordnung in der Antifuse-Schaltungseinheit 112 adressiert.
  • Zu einer Zeit TA4 werden Daten, welche in einer Antifuse der Antifuse-Anordnung gespeichert sind, welche der empfangenen Zeilenadresse und der empfangenen Spaltenadresse entsprechen, in Synchronisierung mit einer ansteigenden Flanke des Taktsignals CK gelesen. Die Daten, welche in der Antifuse gespeichert sind, ist die defekte Zelladresse der Speichervorrichtung 110. Die Daten, welche in der Antifuse gespeichert sind, können durch ein Verwenden wenigsten eines DQ-Signals aus den Daten I/O-Signalen DQ0 bis DQ7 ausgegeben werden. Ebenso können die Daten, welche in der Antifuse gespeichert sind, durch ein Verwenden eines DQ-Signals, welches einer Burst-Länge BL der Speichervorrichtung 110 entspricht, ausgegeben werden.
  • Zu einer Zeit TA5, wird ein SRX-Befehl, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der SRX-Befehl ist ein Auffrisch-Befehl zum Verlassen einer Auffrisch-Operation der Speicherzellen in der Speicherzellenanordnung 111. Ebenso kann der SRX-Befehl als ein Befehl zum Befehlen eines Endes des Lesemodus der Antifuse-Schaltungseinheit 112 verwendet werden.
  • In der Speichervorrichtung 110 wird der Lesemodus der Antifuse-Schaltungseinheit 112 durch den SRE-Befehl gestartet und wird durch den SRX-Befehl beendet. In der Antifuse-Anordnung in der Antifuse-Schaltungseinheit 112 wird eine Zeilenadresse in Antwort auf das Adresssignal ADDR, welches mit dem Aktiv-Befehl ACT empfangen wird, adressiert, und eine Spaltenadresse wird in Antwort auf das Adresssignal ADDR, welches mit dem Lesebefehl RD empfangen wird, adressiert. Die Antifuse-Anordnung synchronisiert eine ansteigende Flanke des Taktsignals CK mit einer Adresse der defekten Zelle, welche in Antifuses gespeichert ist, welche der Zeilenadresse und der Spaltenadresse entsprechen, und liest die defekte Zelladresse durch ein Verwenden eines Daten-I/O-Signals DQ aus.
  • Hierin nachstehend wird der Programmiermodus der Antifuse-Schaltungseinheit 112 der 5 unter Bezugnahme auf 3 beschrieben werden. Eine Versorgungsspannung VDD wird der Speichervorrichtung 110 zur Verfügung gestellt, ein Takt-Aktivierungssignal CKE wird aktiviert und dann wird ein Taktsignal CK zugeführt. Wenn die Versorgungsspannung VDD der Speichervorrichtung 110 stabilisiert ist, wird ein Hochfahr-Erfassungssignal PVCCHB (nicht gezeigt) in der Speichervorrichtung 110 aktiviert.
  • Zu einer Zeit TB0 wird ein MRS-Befehl, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der MRS-Befehl ist ein Befehl zum Programmieren der Operationsmodi der Speichervorrichtung 110, welcher eine CAS-Latenz bzw. Latenzzeit, einen Adressiermodus, eine Burst-Länge, einen Testmodus, eine DLL-Reset und verschiedene verwenderspezifizierte Optionen aufweist. Der MRS-Befehl wird zusammen mit einem Adresssignal ADDR, welches einen Reparatur-Adressiermodus zum Zugreifen auf die Antifuse-Schaltungseinheit 112 anzeigt, empfangen.
  • Zu einer Zeit TB1 wird ein SRE-Befehl, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der SRE-Befehl ist ein Auffrisch-Befehl zum Auffrischen einer Mehrzahl von Teilen bzw. Stücken von Daten von Speicherzellen in der Speicherzellenanordnung 111. Ebenso kann der SRE-Befehl verwendet werden als ein Befehl zum Befehlen eines Starts des Programmiermodus der Antifuse-Schaltungseinheit 112.
  • Zu einer Zeit TB2 wird ein Aktiv-Befehl bzw. Aktivier-Befehl ACT, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der Aktiv-Befehl ACT wird zusammen mit einem Adresssignal ADDR empfangen, welches eine Zeilenadresse der Antifuse-Anordnung in der Antifuse-Schaltungseinheit 112 adressiert.
  • Zu einer Zeit TB3 wird ein Schreibbefehl WR, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der Schreibbefehl WR wird zusammen mit einem Adresssignal ADDR empfangen, welches eine Spaltenadresse der Antifuse-Anordnung in der Antifuse-Schaltungseinheit 112 adressiert.
  • Zu einer Zeit TB4, werden Daten, welche unter Verwendung eines Daten-I/O-Signals DQ in Synchronisation mit einer ansteigenden Flanke des Taktsignals CK empfangen werden, in Antifuses der Antifuse-Anordnung programmiert, welche der Zeilenadresse und der Spaltenadresse entsprechen. Die Daten, welche durch ein Verwenden des Daten-I/O-Signals DQ empfangen werden, können eine Adresse einer defekten Zelle sein, welche auftritt, wenn die Speichervorrichtung 110 getestet wird, oder sie können eine Adresse einer defekten Zelle sein, welche auftritt, während die Speichervorrichtung 110 in dem Speichermodul 100 angebracht wird und arbeitet. Die defekte Zelladresse kann empfangen werden durch ein Verwenden wenigstens eines DQ-Signals aus den Daten-I/O-Signalen DQ0 bis DQ7.
  • Zu einer Zeit TB5, wird ein SRX-Befehl, welcher mit einer ansteigenden Flanke des Taktsignals CK synchronisiert ist, empfangen. Der SRX-Befehl ist ein Auffrisch-Befehl zum Verlassen einer Auffrisch-Operation der Speicherzellen in der Speicherzellenanordnung 111. Ebenso kann der SRX-Befehl als ein Befehl zum Befehlen eines Endes des Programmiermodus der Antifuse-Schaltungseinheit 112 verwendet werden.
  • 6 ist ein Flussdiagramm, welches ein Betriebsverfahren des Speichermodul 100 der 1 gemäß einer Ausführungsform des erfinderischen Konzepts beschreibt.
  • Bezug nehmend auf 6 wird, während das Speichermodul 100 hochgefahren oder initialisiert wird (Operation bzw. Vorgang 610) eine Leistungsspannung bzw. Versorgungsspannung VDD der Speichervorrichtung 110 stabilisiert und somit wird ein Hochfahr-Erfassungssignal PVCCHB (nicht gezeigt) aktiviert. Dann liest die Speichervorrichtung 110 eine defekte Zelladresse, welche in der Antifuse-Schaltungseinheit 112 gespeichert ist, über die Adress-Auswahleinheit 118 in Antwort auf ein Auswahlsignal SEL, welches von dem MRS-Dekoder 115 vorgesehen ist (Operation 620). Die gelesene defekte Zelladresse wird durch ein Verwenden eines Daten-I/O-Signals DQ über den Datenausgabepuffer 113c ausgegeben, wird zu dem Speicherpuffer 120 über den ersten Daten-I/O-Bus 114 übertragen und wird dann zur Kenntnis genommen (Operation 630).
  • Der Speicherpuffer 120 speichert Daten, welche der Adresse der defekten Zelle entsprechen, in der Logikschaltungseinheit 124 (Operation 640). Danach empfängt, wenn ein Fehler durch eine neue defekte Zelle in der Speichervorrichtung 110 anfällt, während das Speichermodul 100 arbeitet (Operation 650) die Speichervorrichtung 110 ein Adresssignal ADDR hinsichtlich der neuen defekten Zelle über den Adresseingabepuffer 113b und programmiert eine Antifuse der Antifuse-Schaltungseinheit 112 gemäß einer Adresse der neuen defekten Zelle in Antwort auf ein zweites Adressier-Aktiviersignal EN2, welches von dem MRS-Dekoder 115 vorgesehen ist (Operation 660). Dadurch wird die Adresse der neuen defekten Zelle zu der Antifuse-Schaltungseinheit 112 hin aktualisiert (Operation 670).
  • 7 ist eine Darstellung eines Speichersystems 700, welches die Speichervorrichtung 110 aufweist, gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 7 weist das Speichersystem 700 ein Speichermodul 710, einen Speichercontroller 720 und eine Host-Zentralverarbeitungseinheit Host (CPU) 730 auf. Das Speichermodul 710 weist eine Mehrzahl von Speichervorrichtungen 110 auf. Jede der Speichervorrichtungen 110 kann dieselbe sein wie die Speichervorrichtung 110, welche obenstehend unter Bezugnahme auf die 1 und 3 beschrieben ist, und kann eine Antifuse-Schaltungseinheit 112 aufweisen, welche in der Lage ist, eine defekte Zelladresse zu aktualisieren und zu speichern.
  • Wenn die Speichervorrichtung 110 hochgefahren oder initialisiert wird, kann die Speichervorrichtung 110 die defekte Zelladresse, welche in der Antifuse-Schaltungseinheit 112 gespeichert ist, lesen, und kann die defekte Zelladresse über einen ersten Daten-I/O-Bus 114 ausgeben. Ein zweiter Daten-I/O-Bus 721 kann mit dem ersten Daten-I/O-Bus 114 jeder Speichervorrichtung 110 verbunden sein. Beispielsweise kann, in einem Fall, in dem der erste Daten-I/O-Bus 114 aus 8 Daten-I/O-Signal(DQ)-Leitungen gebildet ist, und 8 Speichervorrichtungen 110 angebracht sind, der zweite Daten-I/O-Bus 721 aus 64 I/O-Signal(DQ)-Leitungen gebildet sein.
  • Die Host-CPU 730 liest oder schreibt Daten eines Speichers der Speichervorrichtung 110 in das Speichermodul 710 über den Speichercontroller 720. Die Host-CPU 730 liest oder schreibt die Speichervorrichtung 110 nicht direkt, sondern überträgt ein Befehls-/Adresssignal, welches einen Lese- oder Schreibbefehl und ein Adresssignal aufweist, und Daten HDATA zu dem Speichercontroller 720. Ebenso empfängt die Host-CPU 730 Daten HDATA, welche von dem Speichercontroller 720 übertragen werden.
  • Der Speichercontroller 720 weist eine Speichereinheit 722, eine Logikschaltungseinheit 724 und eine zweite Auswahleinheit 726 auf. Die Speichereinheit 722 kann Daten, welche zu einer Adresse der defekten Zelle geschrieben werden sollen, welche erfasst wird, wenn die Speichervorrichtung 110 getestet wird, speichern. Ebenso kann die Speichereinheit 722 Daten speichern, welche zu einer Adresse der defekten Zelle geschrieben werden sollen, welche neu auftritt, während das Speichersystem 700 arbeitet. Demzufolge kann die Speichereinheit 722 Daten aktualisieren und speichern, welche zu einer Adresse der defekten Zelle geschrieben werden sollen, welche während des Testens auftritt und wenn das Speichermodul in Betrieb in einem System platziert ist bzw. wird.
  • Die Logikschaltungseinheit 724 bestimmt, ob eine Adresse, welche von der Host-CPU 730 übertragen wird, eine defekte Zelladresse in der Speichervorrichtung 110 ist. Die Logikschaltungseinheit 724 kann eine Fehler-Adresstabelle 826 (es sei Bezug genommen auf 8) aufweisen zum Speichern einer Adresse der defekten Zelle und eine Adress-Vergleichseinheit 827 (es sei Bezug genommen auf 8) zum Vergleichen der Adresse, welche von der Host-CPU 730 übermittelt wird, mit der Adresse der defekten Zelle, welche in der Fehler-Adresstabelle 826 (es sei Bezug genommen auf 8) gespeichert ist. Die Logikschaltungseinheit 724 kann ein Treffersignal HIT erzeugen, welches anzeigt, dass die übertragene Adresse und die defekte Zelladresse miteinander übereinstimmen. Die Logikschaltungseinheit 724 kann mit wenigstens einem Daten-I/O-Signal DQ über den zweiten Daten-I/O-Bus 121 verbunden sein (es sei Bezug genommen auf 1).
  • Wenn das Treffersignal HIT aktiviert wird bzw. ist, schreibt die zweite Auswahleinheit 726 Daten in die Speichereinheit 722, wobei beabsichtigt ist, dass die Daten in eine defekte Speicherzelle in der Speichervorrichtung 110 geschrieben werden. Ebenso liest, wenn das Treffersignal HIT aktiviert ist bzw. wird die zweite Auswahleinheit 726 Daten von der Speichereinheit 722 anstelle der defekten Speicherzelle.
  • Die Speichereinheit 722 kann nur ein Register aufweisen, um nur eine defekte Zelle in dem Speichermodul 100 zu retten. Alternativ kann die Speichereinheit 722 eine Mehrzahl von Registern aufweisen, um eine Mehrzahl von defekten Zellen zu retten. Dies ist der Fall, da wenigstens zwei Speichervorrichtungen 110 defekt sein können oder zwei Defekte in einer Speichervorrichtung 110 auftreten können.
  • Wenn es eine Anforderung nach einem Zugriff auf eine defekte Zelle in der Speichervorrichtung 110 gibt, greift der Speichercontroller 720 auf die Speichereinheit 722 zu, anstelle eines Zugreifens auf die defekte Zelle. Daten, welche beabsichtigt sind, in die defekte Zelle geschrieben zu werden, werden anstelle dessen in die Speichereinheit 722 geschrieben. Wenn die defekte Zelle gelesen wird, werden gelesene Daten nicht aus der defekten Zelle gelesen, sondern sie werden aus der Speichereinheit 722 gelesen.
  • 8 ist ein Blockschaltbild, welches das Speichersystem 700 der 7 gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 8 wird der Speichercontroller 720, welcher mit einer Speichervorrichtung 110 aus der Mehrzahl von Speichervorrichtungen 110, welche in dem Speichermodul 710 in dem Speichersystem 700 der 7 angebracht sind, im Detail beschrieben werden. Die Speichervorrichtung 110 ist dieselbe wie die Speichervorrichtung 110, welche obenstehend unter Bezugnahme auf 3 beschrieben ist. Um eine Redundanz der Beschreibung zu vermeiden, werden detaillierte Beschreibungen der Speichervorrichtung 110 ausgelassen.
  • Der Speichercontroller 720 kann ein erstes Flip-Flop 821 aufweisen, welches einen Befehl HCMD, welcher von der Host-CPU 730 empfangen wird, speichert. Der Befehl HCMD, welcher in dem ersten Flip-Flop 821 gespeichert wird, wird zu einer Befehlsübertragungsleitung 801 über einen Befehlsausgabepuffer 822a übertragen. Die Speichervorrichtung 110 empfängt einen Befehl CMD, welcher zu der Befehlsübertragungsleitung 801 über einen Befehlseingabepuffer 113a übertragen wird.
  • Der Speichercontroller 720 kann ein zweites Flip-Flop 822 aufweisen, welches eine Adresse HADDR speichert, welche von der Host-CPU 730 empfangen wird. Die Adresse HADDR, welche in dem zweiten Flip-Flop 822 gespeichert ist, wird zu einer Adress-Übertragungsleitung 802 über einen Adressausgabepuffer 823b übertragen. Die Speichervorrichtung 110 empfängt eine Adresse ADDR, welche zu der Adress-Übertragungsleitung 802 über einen Adresseingabepuffer 113b übertragen wird.
  • Der Speichercontroller 720 kann die Logikschaltungseinheit 724 aufweisen, welche bestimmt, ob die Adresse HADDR, welche von der Host-CPU 730 empfangen wird, eine defekte Zelladresse in der Speichervorrichtung 110 ist. Die Logikschaltungseinheit 724 weist die Fehler-Adresstabelle 826 und die Adress-Vergleichseinheit 827 auf. Die defekte Zelladresse wird in der Fehler-Adresstabelle 826 gespeichert. Die Adress-Vergleichseinheit 827 kann als eine exklusive ODER-Schaltung zum Vergleichen der Adresse HADDR, welche von der Host-CPU 730 empfangen wird, mit der Adresse der defekten Zelle, welche in der Fehler-Adresstabelle 826 gespeichert ist, gebildet sein. Wenn die Adresse HADDR, welche von der Host-CPU 730 empfangen wird, mit der Adresse der defekten Zelle übereinstimmt, welche in der Fehler-Adresstabelle 826 gespeichert ist, kann die Adress-Vergleichseinheit 827 ein Treffersignal HIT erzeugen.
  • Die Fehler-Adresstabelle 826 empfängt und speichert eine defekte Zelladresse, welche aus der Antifuse-Schaltungseinheit 112 und der Speichervorrichtung 110 gelesen wird. Die Speichervorrichtung 110 gibt defekte Zelladressen, welche in der Antifuse-Anordnung der Antifuse-Schaltungseinheit 112 gespeichert sind, in Antwort auf ein Hochfahr-Erfassungssignal PVCCHB aus und überträgt die Adresse der defekten Zellen durch ein Verwenden eines Daten-I/O-Signals DQ zu dem ersten Daten-I/O-Bus 114. Der Speichercontroller 720 überträgt die Adresse der defekten Zellen, welche zu dem ersten Daten-I/O-Bus übertragen werden, zu einem Datenpfad 824 über einen Dateneingabepuffer 823c und speichert die Adresse der defekten Zellen der Fehler-Adresstabelle 826 über eine erste Auswahleinheit 825 in Antwort auf ein Auswahlsignal SEL.
  • Das Auswahlsignal SEL des Speichercontrollers 720 kann gleichermaßen mit einem Auswahlsignal SEL der Speichervorrichtung 110 aktiviert werden. In Antwort auf die Aktivierung des Auswahlsignals SEL gibt die Speichervorrichtung 110 die defekte Zelladresse, welche von der Antifuse-Schaltungseinheit 112 ausgegeben wird, zu dem Daten-I/O-Bus 114 aus. In Synchronisierung mit der Ausgabe von der Antifuse-Schaltungseinheit 112 über den ersten Daten-I/O-Bus 114 kann das Auswahlsignal SEL des Speichercontrollers 720 aktiviert werden, so dass die defekte Zelladresse in der Fehler-Adresstabelle 826 gespeichert werden kann.
  • Die Speichervorrichtung 110 kann gelesene Daten, welche von der Speicherzellenanordnung 111 ausgegeben werden, zu dem ersten Daten-I/O-Bus 114 durch ein Verwenden eines Daten-I/O-Signals DQ übertragen. Der Speichercontroller 720 empfängt die gelesenen Daten, welche von der Speicherzellenanordnung 111 ausgegeben und zu dem ersten Daten-I/O-Bus 114 übertragen werden über den Dateneingabepuffer 823c. Der Datenpfad 824 überträgt die gelesenen Daten, welche von der Speicherzellenanordnung 111 ausgegeben werden, zu der ersten Auswahleinheit 825, und die erste Auswahleinheit 825 überträgt die gelesenen Daten, welche von der Speicherzellenanordnung 111 ausgegeben werden, zu einer First-In-First-Out(FIFO)-Einheit 828 in Antwort auf die Deaktivierung eines Auswahlsignals SEL. Die FIFO-Einheit 828 speichert die gelesenen Daten, welche von der Speicherzellenanordnung 111 ausgegeben werden.
  • Die Speichereinheit 722 kann Daten speichern, welche zu der Adresse der defekten Zelle geschrieben werden sollen, welche in der Fehler-Adresstabelle 826 gespeichert ist. Die zweite Auswahleinheit 726 kann die gelesenen Daten, welche in der FIFO-Einheit 828 gespeichert sind, oder die Daten, welche zu der Adresse der defekten Zelle zu schreiben sind, welche in der Speichereinheit 722 gespeichert ist, auswählen und kann ausgewählte Daten zu der Host-CPU 730 in Antwort auf das Treffersignal HIT übertragen, welches durch die Logikschaltungseinheit 724 erzeugt wird. Beispielsweise kann die zweite Auswahleinheit 726 die Daten, welche zu der Adresse der defekten Zelle zu schreiben sind, welche in der Speichereinheit 722 gespeichert ist, zu der Host-CPU 730 in Antwort auf die Aktivierung des Treffersignals HIT übertragen, und sie kann die gelesenen Daten, welche in der FIFO-Einheit 828 gespeichert sind, zu der Host-CPU 730 in Antwort auf die Deaktivierung des Treffersignals HIT übertragen. Die gelesenen Daten, welche in der FIFO-Einheit 828 gespeichert sind, oder die Daten, welche in der Speichereinheit 722 gespeichert sind, welche durch die zweite Auswahleinheit 726 ausgewählt werden, können als die Daten HDATA der Host-CPU 730 übertragen werden.
  • Der Speichercontroller 720 kann die Daten HDATA der Host-CPU 730 über die zweite Auswahleinheit 726 empfangen und kann die Daten HDATA zu dem ersten Daten-I/O-Bus 114 über die FIFO-Einheit 828, die erste Auswahleinheit 825, den Datenpfad 824, einen Datenausgabepuffer 823d und ein Daten-I/O-Signal DQ übertragen. Die Daten HDATA, welche zu dem ersten Daten-I/O-Bus 114 übertragen werden, können dem Dateneingabepuffer 113d der Speichervorrichtung 110 zugeführt werden.
  • In der vorliegenden Ausführungsform rettet der Speichercontroller 720 eine defekte Zelle, welche in der Speichervorrichtung 110 auftritt. Die Speichervorrichtung 110 kann eine defekte Zelladresse in der Antifuse-Schaltungseinheit 112 speichern und kann die defekte Zelladresse an den Speichercontroller 720 ausgegeben. Der Speichercontroller 720 kann die ausgegebene defekte Zelladresse in der Fehler-Adresstabelle 826 speichern und kann die ausgegebene defekte Zelladresse mit einer Adresse HADDR, welche von dem Speichercontroller 720 empfangen wird, vergleichen. Als ein Ergebnis des Vergleichs kann, wenn sie miteinander übereinstimmen, der Speichercontroller 720 Daten, welche beabsichtigt sind, in die defekte Zelladresse geschrieben zu werden, in der Speichereinheit 72 speichern, und kann sie lesen.
  • In der Speichereinheit 110 können eine Timing-Parameter-Spezifikation, eine Auffrisch-Spezifikation, eine I/O-Triggerspannungs-Spezifikation und eine Datentrainings-Spezifikation der Speichervorrichtung 110 aufgrund einer Änderung in einer Versorgungsspannung VDD oder in der Temperatur abweichen.
  • Die Timing-Parameter-Spezifikation weist einen tRCD-Parameter, einen tRP-Parameter, einen tRAS-Parameter und einen tAA-Parameter auf. Der tRCD-Parameter zeigt eine Zeitdauer von einer Anwendung eines /RAS-Signals zu der Anwendung eines /CAS-Signals an und bedeutet die Zeitdauer zwischen einem Zeilen-Aktivierungsbefehl und einem Spalten-Aktivierungsbefehl. Der tRP-Parameter zeigt eine Zeitdauer an, in welcher eine Bitleitung vorgeladen wird, um einen nächsten Aktivierungsbefehl bereitzustellen, nachdem eine tWR-Zeitdauer verstreicht. Ein tWR-Parameter zeigt eine Zeit an, zu welcher Daten zu einer Speicherzelle geschrieben werden, nachdem eine Wortleitung aktiviert ist. Der tRAS-Parameter zeigt eine Zeilen-Aktivierungszeit an. Der tAA-Parameter zeigt eine Zeitdauer zwischen einer Adresseingabe und einem Zugriff auf Ausgabedaten an.
  • Die Auffrisch-Spezifikation weist einen tRFC-Parameter, einen tREFI-Parameter und dergleichen auf. Der tRFC-Parameter zeigt eine Auffrischzeilen-Zykluszeit an. Der tREFI-Parameter zeigt ein Auffrisch-Intervall an. Die I/O-Triggerspannungs-Spezifikation zeigt eine Triggerpunktspannung an, d. h. einen Pegel einer Referenzspannung VREF in einem Single-Ended-Signalisierungsverfahren bzw. in einem ein-endigen Signalisierungsverfahren. Gemäß dem Pegel der Triggerpunktspannung können tDQSQ-, tDQSCK-, tDS- und tDH-Parameter betroffen sein. Der tDQSQ-Parameter zeigt eine Zeitdauer zwischen einem Daten-Strobe-Rand und einem Ausgabedatenrand an. Der tDQSCK-Parameter zeigt eine Zeitdauer von einem Taktsignal zu einer DQS-Ausgabezugriffszeit an. Der tDS-Parameter zeigt ein DQ- und eine DM-Setup-Zeit hinsichtlich DQS an. Der tDH-Parameter zeigt ein DQ- und eine DM-Haltezeit hinsichtlich DQS an.
  • Die Datentrainings-Spezifikation steuert eine Kalibrier-Operation, welche durchgeführt wird, um einem Mittelpunkt von einem Datenfenster zu erlauben, an einem Kreuzungspunkt einer ansteigenden Flanke und einer abfallenden Flanke des Taktsignals positioniert zu sein. Aufgrund eines Verdrahtungslayouts, einer Differenz in den Signal-Antriebsfunktionen oder dergleichen kann eine Signal-Ausbreitungszeitdifferenz zwischen dem Taktsignal und Daten auftreten. Aufgrund dieser Differenz mag der Mittelpunkt des Datenfensters nicht mit der ansteigenden Flanke und der abfallenden Flanke des Taktsignals übereinstimmen, derart, dass eine Timing-Spanne bzw. Zeitpunkts-Spanne (timing margin) der Daten verringert ist.
  • Die Speichervorrichtung 110 kann Informationen, welche auf die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation oder die Datentrainings-Spezifikation bezogen sind, kodieren und kann die Informationen in der Antifuse-Schaltungseinheit 112 speichern. Beispielsweise kann die Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 die tRCD-, tRP-, tRAS- und tAA-Parameter, welche auf die Timing-Parameter-Spezifikation bezogen sind, speichern. Die Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 kann die tRFC- und tREFI-Parameter, welche auf die Auffrisch-Spezifikation bezogen sind, speichern. Ebenso kann die Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 die Kalibrationsinformationen, welche auf die Datentrainings-Spezifizierung bezogen sind, speichern.
  • Die Speichervorrichtung 110 kann die Informationen, welche auf die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation oder die Datentrainings-Spezifikation bezogen sind in der Antifuse-Schaltungseinheit 112 speichern und kann die Informationen zu dem Speichercontroller 720 lesen. Der Speichercontroller 720 kann eine Korrektur-Operation durchführen, um die Lese-Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation oder die Datentrainings-Spezifikation zu erfüllen, und kann demnach defekte Eigenschaften der Speichervorrichtung 110 korrigieren.
  • 9 ist eine Darstellung eines Speichersystems 900, welches die Speichervorrichtung 110 aufweist, gemäß einer anderen Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 9 wird ein Speichercontroller 920 des Speichersystems 900, welches mit einer Speichervorrichtung 110 aus der Mehrzahl von Speichervorrichtungen 110, welche in dem Speichermodul 27 in der 7 angebracht sind, verbunden ist, im Detail beschrieben werden. Die Speichervorrichtung 110 ist dieselbe wie die Speichervorrichtung 110, welche obenstehend mit Bezugnahme auf 3 beschrieben ist. Um eine Redundanz der Beschreibung zu vermeiden, werden detaillierte Beschreibungen der Speichervorrichtung 110 ausgelassen.
  • Der Speichercontroller 120 kann eine Steuerlogik 1002 zum Empfangen eines Befehls HCMD, welcher durch die Host-CPU 730 angefordert wird, ein erstes Flip-Flop 1004 zum Speichern des Befehls HCMD, welcher durch die Steuerlogik 1002 empfangen wird, eine erste Verzögerungs-Setzeinheit bzw. Verzögerungs-Wähleinheit 1006 mm Steuern einer Ausgabezeit des Befehls HCMD, welcher in dem ersten Flip-Flop 1004 gespeichert ist, und einen Befehlsausgabepuffer 1008 zum Übertragen einer Ausgabe von der ersten Verzögerungs-Setzeinheit 1006 zu einer Befehlsübertragungsleitung 1001 aufweisen.
  • Die Steuerlogik 1002 kann die Zeitabfolge bzw. das Timing zum Empfangen des Befehls HCMD der Host-CPU 730 in Antwort auf zeitbezogene Codes, welche in einem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die erste Verzögerungs-Setzeinheit 1006 kann die Ausgabezeit des Befehls HCMD, welcher in dem ersten Flip-Flop 1004 gespeichert ist, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die erste Verzögerungs-Setzeinheit 1006 kann die Timing-Parameter-Spezifizierung oder die Auffrisch-Spezifizierung der Speichervorrichtung 110 durch ein Steuern der Ausgabezeit des Befehls HCMD erfüllen.
  • Der Speichercontroller 920 kann ein zweites Flip-Flop 1014 zum Empfangen und Speichern einer Adresse HADDR, welche durch die Host-CPU 730 angefordert wird, eine zweite Verzögerungs-Setzeinheit 1016 zum Steuern einer Ausgabezeit der Adresse HADDR, welche in dem zweiten Flip-Flop 1014 gespeichert ist, und einen Adressausgabepuffer 1018 zum Übertragen einer Ausgabe von der zweiten Verzögerungs-Setzeinheit 1016 zu einer Adress-Übertragungsleitung 1011 aufweisen.
  • Die zweite Verzögerungs-Setzeinheit 1016 kann die Ausgabezeit der Adresse HADDR, welche in dem zweiten Flip-Flop 1014 gespeichert ist, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die zweite Verzögerungs-Setzeinheit 1016 kann die Timing-Parameter-Spezifikation und die Auffrisch-Spezifikation der Speichervorrichtung 110 durch ein Steuern der Ausgabezeit der Adresse HADDR erfüllen.
  • Der Speichercontroller 920 kann das Antifuse-Zuordnungsregister 1022, eine FIFO-Einheit 1023, eine Auswahleinheit 1024, einen Dateneingabepuffer 1030 und einen Datenausgabepuffer 1032 aufweisen. Der Dateneingabepuffer 1030 kann Daten über einen Daten-I/O-Bus 1021 empfangen und kann die Daten zu der Auswahleinheit 1024 übertragen.
  • Die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, können ein Antifuse-Code, welcher auf die Timing-Parameter-Spezifikation oder die Auffrisch-Spezifikation bezogen ist, welche von der Antifuse-Schaltungseinheit 110 der Speichervorrichtung 110 ausgegeben werden, sein. Ebenso können die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, gelesene Daten sein, welche von der Speicherzellenanordnung 111 der Speichervorrichtung 110 ausgegeben werden.
  • Die Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 kann als die Antifuse-Anordnung gebildet sein, in welcher die Antifuses 2 (es sei Bezug genommen auf 2) matrixartig angeordnet sind. Wie in Tabelle 1 gezeigt ist, kann die Antifuse-Schaltungseinheit 112 die tRCD-, tRP-, tRAS- und tAA-Parameter, welche Timing-Parameter sind, jeweils in Adressregionen speichern. [Tabelle 1]
    Antifuse-Adresse Beschreibung
    AC-Parameter 000111 ~ 000000 tRCD
    001111 ~ 001000 tRP
    010111 ~ 010000 tRAS
    011111 ~ 011000 tAA
  • Beispielsweise können die tRCD-Paramter in den Bereichen der Antifuse-Adressen 000000 bis 000111 gespeichert werden, die tRP-Parameter können in den Bereichen der Antifuse-Adressen 001000 bis 001111 gespeichert werden, die tRAS-Parameter können in den Bereichen der Antifuse-Adressen 010000 bis 011111 gespeichert werden und die tAA-Parameter können in den Bereichen der Antifuse-Adressen 100000 bis 111111 gespeichert werden.
  • Wie in Tabelle 2 gezeigt ist, kann die Antifuse-Schaltungseinheit 112 die tRFC- und die tREFI-Parameter, welche Auffrisch-Parameter sind, jeweils in Adressbereichen speichern. Die Antifuse-Schaltungseinheit 112 kann gesetzt sein, so dass die Adressbereiche zum Definieren defekter Zelladressen und Adressbereiche zum Speichern der I/O-Triggerspannungs-Spezifikation aufweist. [Tabelle 2]
    Antifuse-Adresse Beschreibung
    Auffrisch-Parameter 100111 ~ 100000 tRFC
    101111 ~ 101000 tREFI
    Information über defekte Zelle 110111 ~ 110000 Defekte Zelladressen
    I/O-Triggerspannungs-Spezifikation 111111 ~ 111000 Pegel der Referenzspannung Vref
  • Beispielsweise können die tRFC-Parameter in den Bereichen der Antifuse-Adressen 100000 bis 100111 gespeichert werden, und die tREFI-Parameter können in den Bereichen der Antifuse-Adressen 101000 bis 101111 gespeichert werden. Die Adresse der defekten Zellen können in den Bereiche der Antifuse-Adressen 110000 bis 110111 gespeichert werden. Die Referenzspannungspegel der I/O-Triggerspannungs-Spezifikation können in den Bereichen der Antifuse-Adressen 111000 bis 111111 gespeichert werden. Im Gegensatz hierzu können Parameter, welche auf die Datentrainings-Spezifikation bezogen sind, in den Adressbereichen zum Speichern der I/O-Triggerspannungs-Spezifikation gespeichert werden.
  • Wie in Tabelle 3 gezeigt ist, kann der tRCD-Parameter aus den Timing-Parameter als ein Antifuse-Code gespeichert werden, was einem übereinstimmendem Timing in Bereichen der Antifuse-Adressen 000000 bis 000111 der Antifuse-Schaltungseinheit 112 entspricht. [Tabelle 3]
    Antifuse-Code CODE Beschreibung
    tRCD 0000000 12,5 ns
    0000001 12,52 ns
    0000010 12,54 ns
    0000011 12,56 ns
    ... ...
    1111101 13,48 ns
    1111110 13,5 ns
    1111111 13,52 ns
  • Beispielsweise zeigt der Antifuse-Code 0000000, welcher in der Antifuse-Schaltungseinheit 112 gespeichert ist, an, dass der tRCD-Parameter 12,5 ns ist, der Antifuse-Code 0000001, welcher in der Antifuse-Schaltungseinheit 112 gespeichert ist, zeigt an, dass der tRCD-Parameter 12,52 ns ist, der Antifuse-Code 0000010, welcher in der Antifuse-Schaltungseinheit 112 gespeichert ist, zeigt an, dass der tRCD-Parameter 12,54 ns ist, und der Antifuse-Code 0000011, welcher in der Antifuse-Schaltungseinheit 112 gespeichert ist, zeigt an, dass der tRCD-Parameter 12,56 ns ist. Ebenso zeigt der Antifuse-Code 1111101 an, dass der tRCD- Parameter 13,48 ns ist, der Antifuse-Code 1111110 zeigt an, dass der tRCD- Parameter 13,5 ns ist, und der Antifuse-Code 1111111 zeigt an, dass der tRCD-Parameter 13,52 ns ist.
  • Der Antifuse-Code CODE kann durch die Antifuse-Schaltungseinheit 112 gelesen werden, kann in dem Antifuse-Zuordnungsregister 1022 gespeichert werden und kann für die erste und zweite Verzögerungs-Setzeinheit 1006 und 1016 vorgesehen werden. Die erste Verzögerungs-Setzeinheit 1006 kann eine Befehls-Ausgabezeit in Antwort auf den Antifuse-Code CODE steuern, und die zweite Verzögerungs-Setzeinheit 1016 kann eine Adress-Ausgabezeit in Antwort auf den Antifuse-Code CODE steuern. Demzufolge können die erste und die zweite Verzögerungs-Setzeinheit 1006 und 1016 die Timing-Parameter-Spezifikation oder die Auffrisch-Spezifikation der Speichervorrichtung 110 erfüllen. Die erste und die zweite Verzögerungs-Setzeinheit 1006 und 1016 können gebildet sein, wie in den 10A und 10B gezeigt ist.
  • Bezug nehmend auf 10A kann die erste Verzögerungs-Setzeinheit 1006 einen Digital-Analog-Wandler (DAC = Digital-to-Analog Converter) 1005 und einen Phasen-Interpolator 1007 aufweisen. Der DAC 1005 kann den Antifuse-Code CODE, welcher in dem Antifuse-Zuordnungsregister 1022 gespeichert ist, empfangen, und kann ihn in einem vorbestimmten Spannungspegel umwandeln. Der Phasen-Interpolator 1007 kann eine Mehrzahl von Verzögerungszellen aufweisen, welche durch die Spannungspegel-Ausgabe von dem DAC 1005 gesteuert werden. Die Verzögerungszellen können eine Ausgabe von dem ersten Flip-Flop 1004 verzögern, wodurch sie die Ausgabe für den Befehlsausgabepuffer 1008 vorsehen.
  • Bezug nehmend auf 10B kann die erste Verzögerungs-Setzeinheit 1006 den Phasen-Interpolator 1007 aufweisen, welcher auf den Antifuse-Code CODE, welcher in dem Antifuse-Zuordnungsregister 1022 gespeichert ist, antwortet. Der Phasen-Interpolator 1007 kann die Mehrzahl von Verzögerungszellen aufweisen, welche auf den Antifuse-Code CODE antworten. Die Verzögerungszellen können eine Ausgabe des Befehls, welcher in dem ersten Flip-Flop 1004 gespeichert ist, verzögern, wodurch der Befehl für den Befehlsausgabepuffer 1008 vorgesehen ist.
  • Ähnlich zu der ersten Verzögerungs-Setzeinheit 1006 kann die zweite Verzögerungs-Setzeinheit 1016 den DAC 1005 aufweisen, welcher durch den Antifuse-Code CODE gesteuert wird, und den Phasen-Interpolator 1007, oder sie kann den Phasen-Interpolator 1007 aufweisen, welcher auf den Antifuse-Code CODE antwortet. Die zweite Verzögerungs-Setzeinheit 1016 kann die Adresse HADDR, welche in dem zweiten Flip-Flop 1014 gespeichert ist, verzögern, und kann demnach die Adresse HADDR für den Adress-Ausgabepuffer 1018 vorsehen.
  • 11 ist eine Darstellung eines Speichersystems 1100, welches die Speichervorrichtung 110 gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 11 wird ein Speichercontroller 1120 des Speichersystems 1100, welcher mit einer Speichervorrichtung 110 aus der Mehrzahl von Speichervorrichtungen 110, welche in dem Speichermodul 710 der 7 angebracht sind, verbunden ist, im Detail beschrieben werden. Der Speichercontroller 1120 kann ein Antifuse-Zuordnungsregister 1022, eine FIFO-Einheit 1023, eine Auswahleinheit 1024, eine Latenz- bzw. Latenzzeit-Steuereinheit 1026, eine dritte Verzögerungs-Setzeinheit 1028, einen Dateneingabepuffer 1030 und einen Datenausgabepuffer 1032 aufweisen. Der Dateneingabepuffer 1030 kann Daten über einen Daten-I/O-Bus 1021 empfangen und kann die Daten zu der Auswahleinheit 1024 über die dritte Verzögerungs-Setzeinheit 1028 und die Latenz-Steuereinheit 1026 übertragen.
  • Die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, können ein Code sein, welcher auf eine I/O-Triggerspannungs-Spezifikation bezogen ist, welche von der Antifüse-Schaltungseinheit 112 der Speichervorrichtung 110 ausgegeben wird. Ebenso können die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, gelesene Daten sein, welche von der Speicherzellenanordnung 111 der Speichervorrichtung 110 ausgegeben werden.
  • Wie in Tabelle 4 gezeigt ist, können Codes, welche auf einen tDQSQ-Parameter der I/O-Triggerspannungs-Spezifikation bezogen sind, als Antifuse-Codes gespeichert werden, welche einem übereinstimmenden Timing entsprechen. Die Antifuse-Codes des tDQSQ-Parameter können in Antifuse-Adressbereichen der Antifuse-Schaltungseinheit 112 gespeichert werden, in welchen der tDQSQ-Parameter gespeichert ist. [Tabelle 4]
    Antifuse-Code CODE Beschreibung
    tDQSQ 0000000 –25 ps
    0000001 –24,5 ps
    0000010 –24 ps
    0000011 –23,5 ps
    ... ...
    1111101 +24 ps
    1111110 +24,5 ps
    1111111 +25 ps
  • Beispielsweise zeigt der Antifuse-Code 0000000 von tDQSQ, welcher in der Antifuse-Schaltungseinheit 112 gespeichert ist, an, dass ein Ausgabedaten-Rand bzw. eine Ausgabedaten-Flanke einem Daten-Strobe-Rand um 25 ps vorangeht, der Antifuse-Code 0000001 zeigt an, dass der Ausgabedaten-Rand bzw. die Ausgabedaten-Flanke dem Daten-Strobe-Rand bzw. der Daten-Strobe-Flanke um 24,5 ps vorangeht, der Antifuse-Code 0000010 zeigt an, dass der Ausgabedaten-Rand den Daten-Strobe-Rand um 24 ps vorausgeht und der Antifuse-Code 0000011 zeigt an, dass der Ausgabedaten-Rand den Daten-Strobe-Rand um 23,5 ps vorausgeht. Der Antifuse-Code 1111101 zeigt an, dass der Ausgabedaten-Rand den Daten-Strobe-Rand um 24 ps folgt, der Antifuse-Code 1111110 zeigt an, dass der Ausgabedaten-Rand den Daten-Strobe-Rand um 24,5 ps folgt, und der Antifuse-Code 1111111 zeigt an, dass der Ausgabedaten-Rand den Daten-Strobe-Rand um 25 ps folgt.
  • Die dritte Verzögerungs-Setzeinheit 1028 kann eine Übertragungszeit der Daten, welche über den Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Antifuse-Codes, welche auf die I/O-Triggerspannungs-Spezifikation bezogen sind, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die dritte Verzögerungs-Setzeinheit 1028 kann die I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 1100 durch ein Steuern der Übertragungszeit der Daten erfüllen.
  • Die dritte Verzögerungs-Setzeinheit 1028 kann gleich konfiguriert sein wie die erste und die zweite Verzögerungs-Setzeinheit 1006 und 1016, welche in den 10A und 10B gezeigt sind. Die dritte Verzögerungs-Setzeinheit 1028 kann den DAC 1005 und den Phasen-Interpolator 1007 aufweisen, welche durch den Antifuse-Code CODE gesteuert werden, oder sie kann den Phasen-Interpolator 1007 aufweisen, welcher auf dem Antifuse-Code CODE antwortet.
  • Die Latenz-Steuereinheit 1026 kann eine Lese-Latenz, eine Schreib-Latenz oder eine CAS-Latenz der Daten, welche über den Daten-I/O-Bus 1021 ausgetauscht werden in Antwort auf die Antifuse-Codes, welche sich auf die I/O-Triggerspannungs-Spezifikation beziehen, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die Latenz-Steuereinheit 1026 kann die Timing-Parameter-Spezifikation der Speichervorrichtung 110 durch ein Steuern der Lese-Latenz, der Schreib-Latenz oder der CAS-Latenz erfüllen.
  • Die Auswahleinheit 1024 überträgt die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, zu dem Antifuse-Zuordnungsregister 1022 oder der FIFO-Einheit 1023 in Antwort auf ein Auswahlsignal SEL. Beispielsweise kann die Auswahleinheit 1024 den Antifuse-Code, welcher auf die I/O-Triggerspannungs-Spezifikation des Daten-I/O-Bus 1021 bezogen ist, zu dem Antifuse-Zuordnungsregister 1022 in Antwort auf eine Aktivierung des Auswahlsignals SEL übertragen. Beispielsweise kann die Auswahleinheit 1024 gelesene Daten des Daten-I/O-Bus 1021 zu der FIFO-Einheit 1023 in Antwort auf eine Deaktivierung des Auswahlsignals SEL übertragen. Die FIFO-Einheit 1023 kann gelesene Daten speichern und kann die gelesenen Daten als Daten HDATA zu der Host-CPU 730 übertragen.
  • Der Speichercontroller 1020 kann die Daten HDATA, welche von der Host-CPU 730 empfangen werden, zu dem Daten-I/O-Bus 1021 über die FIFO-Einheit 1023, die Auswahleinheit 1024, die Latenz-Steuereinheit 1026, die dritte Verzögerungs-Setzeinheit 1028 und den Datenausgabepuffer 1032 übertragen. Die Daten HDATA, welche zu dem Daten-I/O-Bus 1021 übertragen werden, können in der Speicherzellenanordnung 111 der Speichervorrichtung 110 gespeichert werden.
  • 12 ist ein Diagramm eines Speichersystems 1200, welches die Speichervorrichtung 110 gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 12 wird ein Speichercontroller 1220 des Speichersystems 1200, welcher mit einer Speichervorrichtung 110 unter der Mehrzahl von Speichervorrichtungen 110, welche in dem Speichermodul 710 der 7 angebracht sind, verbunden ist, im Detail beschrieben werden. Der Speichercontroller 1220 kann ein Antifuse-Zuordnungsregister 1022, eine FIFO-Einheit 1023, eine Auswahleinheit 1024, einen Dateneingabepuffer 1030 und einen Datenausgabepuffer 1032 aufweisen. Der Dateneingabepuffer 1032 kann Daten über einen Daten-I/O-Bus 1021 empfangen und kann die Daten zu der Auswahleinheit 1024 übertragen. Die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, können Codes sein, welche Pegel einer Referenzspannung VREF betreffen, welche auf eine I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 110 bezogen sind, welche von der Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 ausgegeben werden. Ebenso können die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, gelesene Daten sein, welche von der Speicherzellenanordnung 111 der Speichervorrichtung 110 ausgegeben werden.
  • Wie in Tabelle 5 gezeigt ist, können die Codes, welche die Pegel der Referenzspannung VREF betreffen, welche auf die I/O-Triggerspannungs-Spezifikation bezogen sind, als Antifuse-Codes gespeichert sein, welche übereinstimmenden Pegeln der Referenzspannung VREF entsprechen. Die Antifuse-Codes, welche die Pegel der Referenzspannung VREF betreffen, können in Antifuse-Adressbereichen der Antifuse-Schaltungseinheit 112 gespeichert sein, in welchen die Referenzspannung VREF gespeichert ist. [Tabelle 5]
    Antifuse-Code CODE Beschreibung
    VREF 0000000 720 mV
    0000001 721 mV
    0000010 722 mV
    0000011 723 mV
    ... ...
    1111101 778 mV
    1111110 779 mV
    1111111 780 mV
  • Beispielsweise zeigt der Antifuse-Code 0000000 der Referenzspannung VREF, welcher in der Antifuse-Schaltungseinheit 112 gespeichert ist an, dass die Referenzspannung VREF 720 mV ist, der Antifuse-Code 0000001 zeigt an, dass die Referenzspannung VREF 721 mV ist, der Antifuse-Code 0000010 zeigt an, dass die Referenzspannung VREF 722 mV ist, und der Antifuse-Code 000011 zeigt an, dass die Referenzspannung VREF 723 mV ist. Ebenso zeigt der Antifuse-Code 1111101 an, dass die Referenzspannung VREF 778 mV ist, der Antifuse-Code 1111110 zeigt an, dass die Referenzspannung VREF 779 mV ist und der Antifuse-Code 1111111 zeigt an, dass die Referenzspannung VREF 780 mV ist.
  • Die Auswahleinheit 1024 überträgt die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, zu dem Antifuse-Zuordnungsregister 1022 oder der FIFO-Einheit 1023 in Antwort auf ein Auswahlsignal SEL. Beispielsweise kann die Auswahleinheit 1024 den Antifuse-Code, welcher auf den Pegel der Referenzspannung VREF des Daten-I/O-Bus 1021 bezogen ist, zu dem Antifuse-Zuordnungsregister 1022 in Antwort auf eine Aktivierung des Auswahlsignals SEL betragen. Beispielsweise kann die Auswahleinheit 1024 gelesene Daten des Daten-I/O-Bus 1021 zu der FIFO-Einheit 1023 in Antwort auf eine Deaktivierung des Auswahlsignals SEL liefern. Die FIFO-Einheit 1023 kann die gelesenen Daten speichern und kann die gelesenen Daten als Daten HDATA zu der Host-CPU 730 übertragen.
  • Der Speichercontroller 1220 kann die Daten HDATA, welche von der Host-CPU 730 empfangen werden, zu dem Daten-I/O-Bus 1021 über die FIFO-Einheit 1023, die Auswahleinheit 1024 und den Datenausgabepuffer 1032 übertragen. Die Daten HDATA, welche zu dem Daten-I/O-Bus 1021 übertragen werden, können in der Speicherzellenanordnung 111 der Speichervorrichtung 110 gespeichert werden.
  • Die Antifuse-Codes der Referenzspannung VREF, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, können für eine Referenzspannungs-Erzeugungsschaltung 1040 vorgesehen sein. Die Referenzspannungs-Erzeugungsschaltung 1040 kann außerhalb des Speichercontrollers 1220 existieren. Alternativ kann die Referenzspannungs-Erzeugungsschaltung 1040 in dem Speichercontroller 1220 existieren. Die Referenzspannungs-Erzeugungsschaltung 1040 kann die Pegel der Referenzspannung VREF in Antwort auf die Antifuse-Codes der Referenzspannung VREF anpassen. Die Referenzspannung VREF, welche in der Referenzspannungs-Erzeugungsschaltung 1040 erzeugt wird, kann die I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 110 erfüllen.
  • 13 ist ein Diagramm eines Speichersystems 1300, welches die Speichervorrichtung 110 gemäß einer anderen Ausführung des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 13 wird ein Speichercontroller 1320 des Speichersystems 1300, welcher mit einer Speichervorrichtung 110 aus der Mehrzahl von Speichervorrichtungen 110, welche in dem Speichermodul 710 der 7 angebracht sind, verbunden ist, im Detail beschrieben werden. Der Speichercontroller 1320 kann eine Steuerlogik 1002 aufweisen, welche einen Befehl HCMD, welcher durch eine Host-CPU 730 angeforder wird, empfängt, ein erstes Flip-Flop 1004, welches den Befehl HCMD, welcher durch die Steuerlogik 1002 empfangen wird, speichert, eine erste Verzögerungs-Setzeinheit 1006, welche eine Ausgabezeit des Befehls HCMD, welcher in dem ersten Flip-Flop 1004 gespeichert ist, steuert, und einen Befehlsausgabepuffer 1008, welcher eine Ausgabe von der ersten Verzögerungs-Setzeinheit 1006 zu der Befehlsübertragungsleitung 1001 sendet, aufweisen.
  • Die Steuerlogik 1002 kann ein Timing zum Empfangen des Befehls HCMD der Host-CPU 730 in Antwort auf Timing-bezogene Codes, welche in einem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die erste Verzögerungs-Setzeinheit 1006 kann die Ausgabezeit des Befehls HCMD, welcher in dem ersten Flip-Flop 1004 gespeichert ist, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die erste Verzögerungs-Setzeinheit 1006 kann die Ausgabezeit des Befehls HCMD, welcher in dem ersten Flip-Flop 1004 gespeichert ist, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die erste Verzögerungs-Setzeinheit 1006 kann eine Timing-Parameter-Spezifikation oder eine Auffrisch-Spezifikation der Speichervorrichtung 110 durch ein Steuern der Ausgabezeit des Befehls HCMD erfüllen.
  • Der Speichercontroller 1320 kann ein zweites Flip-Flop 1014 zum Empfangen und Speichern einer Adresse HADDR, welche durch die Host-CPU 730 angefordert wird, eine zweite Verzögerungs-Setzeinheit 1016 zum Steuern einer Ausgabezeit der Adresse HADDR, welche in dem zweiten Flip-Flop 1014 gespeichert ist, und einen Adressausgabepuffer 1018 zum Übertragen einer Ausgabe von der zweiten Verzögerungs-Setzeinheit 1016 zu einer Adress-Übertragungsleitung 1011 aufweisen.
  • Die zweite Verzögerungs-Setzeinheit 1016 kann die Ausgabezeit der Adresse HADDR, welche in dem zweiten Flip-Flop 1014 gespeichert ist, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die zweite Verzögerungs-Setzeinheit 1016 kann die Timing-Parameter-Spezifikation der Auffrisch-Spezifikation der Speichervorrichtung 110 durch ein Steuern der Ausgabezeit der Adresse HADDR erfüllen.
  • Der Speichercontroller 1320 kann das Antifuse-Zuordnungsregister 1022, eine FIFO-Einheit 1023, eine Auswahleinheit 1024, eine Latenz-Steuereinheit 1026, eine dritte Verzögerungs-Setzeinheit 1028, einen Dateneingabepuffer 1030 und einen Datenausgabepuffer 1032 aufweisen. Der Dateneingabepuffer 1030 kann Daten über einen Daten-I/O-Bus 1021 empfangen und kann die Daten zu der Auswahleinheit 1024 über die dritte Verzögerungs-Setzeinheit 1028 und die Latenz-Steuereinheit 1026 übertragen.
  • Die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, können Codes sein, welche auf die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, eine I/O-Triggerspannungs-Spezifikation oder eine Datentrainings-Spezifikation bezogen sind, welche von der Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 ausgegeben wird. Ebenso können die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, gelesene Daten sein, welche von der Speicherzellenanordnung 111 der Speichervorrichtung 110 ausgegeben werden.
  • Die dritte Verzögerungs-Setzeinheit 1028 kann eine Übertragungszeit der Daten, welche über den Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die dritte Verzögerungs-Setzeinheit 1028 kann die Datentrainings-Spezifikation der Speichervorrichtung 110 durch ein Steuern der Übertragungszeit der Daten erfüllen.
  • Die Latenz-Steuereinheit 1026 kann eine Lese-Latenz, eine Schreib-Latenz oder CAS-Latenz der Daten, welche über den Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Timing-bezogenen Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Die Latenz-Steuereinheit 1026 kann die Timing-Parameter-Spezifikation der Speichervorrichtung 110 durch ein Steuern der Lese-Latenz, der Schreib-Latenz oder der CAS-Latenz erfüllen.
  • Die Auswahleinheit 1024 überträgt die Daten, welche über den Daten-I/O-Bus 1021 empfangen werden, zu dem Antifuse-Zuordnungsregister 1022 oder der FIFO-Einheit 1023 in Antwort auf ein Auswahlsignal. Beispielsweise kann die Auswahleinheit 1024 die Codes, welche sich auf eine Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation oder die Datentrainings-Spezifikation des Daten-I/O-Bus 1021 beziehen, zu dem Antifuse-Zuordnungsregister 1022 in Antwort auf eine Aktivierung des Auswahlsignals SEL übertragen. Beispielsweise kann die Auswahleinheit 1024 gelesene Daten des Daten-I/O-Bus 1021 zu der FIFO-Einheit 1023 in Antwort auf eine Deaktivierung des Auswahlsignals SEL übertragen. Die FIFO-Einheit 1023 kann die gelesenen Daten speichern und kann die gelesenen Daten als Daten HDATA zu der Host-CPU 730 übertragen.
  • Das Antifuse-Zuordnungsregister 1022 kann die Codes, welche auf die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation oder die Datentrainings-Spezifikation der Speichervorrichtung 110 bezogen sind, speichern. Die I/O-Triggerspannungs-Spezifikation, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert ist, kann für eine Referenzspannungs-Erzeugungsschaltung 1040 vorgesehen sein. Die Referenzspannungs-Erzeugungsschaltung 1040 kann außerhalb des Speichercontrollers 1220 existieren. Alternativ kann die Referenzspannungs-Erzeugungsspannung 1040 in dem Speichercontroller 1220 existieren. Die Referenzspannungs-Erzeugungsschaltung 1040 kann Pegel einer Referenzspannung VREF in Antwort auf Antifuse-Codes, welche auf die I/O-Triggerspannungs-Spezifikation bezogen sind, anpassen. Die Referenzspannungs-Erzeugungsschaltung 1040 kann die I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 110 erfüllen.
  • Der Speichercontroller 1320 kann die Daten HDATA, welche von der Host-CPU 730 empfangen werden, zu dem Daten-I/O-Bus 1021 über die FIPO-Einheit 1023, die Auswahleinheit 1024, die Latenz-Steuereinheit 1026, die dritte Verzögerungs-Setzeinheit 1028 und den Datenausgabepuffer 1032 übertragen. Die Daten HDATA, welche zu dem Daten-I/O-Bus 1021 übertragen werden können der Speichervorrichtung 110 zugeführt werden.
  • Die 9 bis 13 veranschaulichen die Speichercontroller 920, 1120, 1220 und 1320, welche eine Korrektur durchführen, so dass sie die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation oder die Datentrainings-Spezifikation der Speichervorrichtung 110 in Antwort auf die Antifuse-Codes, welche in der Antifuse-Schaltungseinheit 112 der Speichervorrichtung 110 gespeichert sind, erfüllen. Die Korrektur durch die Speichercontroller 920, 1120, 1220 und 1320 kann auch in einem Speicherpuffer, welcher in anderen Ausführungsformen in einem Speichemodul angebracht ist, durchgeführt werden.
  • 14 ist ein Diagramm eines Speichermoduls 1400, welches eine Mehrzahl von Speichervorrichtungen 110 gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 14 weist das Speichermodul 1400 die Speichervorrichtungen 110 und einen Speicherpuffer 1420 auf. Die Speichervorrichtungen 110 und der Speicherpuffer 1420 können miteinander über einen Bus 1421 verbunden sein. Der Bus 1421 kann eine Befehlsleitung, eine Adressleitung, eine Daten-I/O-Leitung und dergleichen aufweisen. Die Speichervorrichtungen 110 der 14 sind dieselben wie die Speichervorrichtungen 110, welche unter Bezugnahme auf 3 beschrieben sind. Der Speicherpuffer 1420 ist im Wesentlichen derselbe wie der Speichercontroller 920, welcher unter Bezugnahme auf 9 beschrieben ist. Um eine Redundanz in der Beschreibung zu vermeiden, werden detaillierte Beschreibungen von Elementen in dem Speicherpuffer 1420 ausgelassen.
  • Der Speicherpuffer 1420 kann Antifuse-Codes in einem Antifuse-Zuordnungsregister 1022 speichern, wobei Antifuse-Codes durch eine Antifuse-Schaltungseinheit 112 in die Speichervorrichtung 110 gelesen werden. Eine erste Verzögerungs-Setzeinheit 1006 kann eine Befehls-Ausgabezeit in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine zweite Verzögerungs-Setzeinheit 1016 kann eine Adress-Ausgabezeit in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Demzufolge können die erste und die zweite Verzögerungs-Setzeinheit 1006 und 1016 eine Timing-Parameter-Spezifikation oder eine Auffrisch-Spezifikation der Speichervorrichtung 110 erfüllen.
  • 15 ist ein Diagramm eines Speichermoduls 1500, welches eine Mehrzahl von Speichervorrichtungen 110 gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 15 weist das Speichermodul 1500 die Speichervorrichtungen 110 und einen Speicherpuffer 1520 auf. Die Speichervorrichtungen 110 und der Speicherpuffer 1520 können miteinander über einen Bus 1521 verbunden sein. Der Bus 1521 kann eine Befehlsleitung, eine Adressleitung, eine Daten-I/O-Leitung und dergleichen aufweisen. Die Speichervorrichtungen 110 der 15 sind dieselben wie die Speichervorrichtungen 110, welche unter Bezugnahme auf 3 beschrieben sind. Der Speicherpuffer 1520 ist im Wesentlichen derselbe wie der Speichercontroller 1120, welcher unter Bezugnahme auf 11 beschrieben ist. Um eine Redundanz in der Beschreibung zu vermeiden sind detaillierte Beschreibungen von Elementen in dem Speicherpuffer 1520 ausgelassen.
  • Der Speicherpuffer 1520 kann Antifuse-Codes in einem Antifuse-Zuordnungsregister 1022 speichern, wobei die Antifuse-Codes durch eine Antifuse-Schaltungseinheit 112 in der Speichervorrichtung 110 gelesen werden. Eine dritte Verzögerungs-Setzeinheit 1028 kann eine Übertragungszeit von Daten, welche über einen Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine Latenz-Steuereinheit 1026 kann eine Lese-Latenz, eine Schreib-Latenz oder CAS-Latenz der Daten, welche über den Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Demzufolge können die dritte Verzögerungs-Setzeinheit 1028 und die Latenz-Steuereinheit 1026 eine Timing-Parameter-Spezifikation und eine I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 110 erfüllen.
  • 16 ist ein Diagramm eines Speichermoduls 1600, welches eine Mehrzahl von Speichervorrichtungen 110 gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 16 weist das Speichermodul 1600 die Speichervorrichtungen 110 und einen Speicherpuffer 1620 auf. Die Speichervorrichtungen 110 und der Speicherpuffer 1620 können miteinander über einen Bus 1621 verbunden sein.
  • Der Bus 1621 kann eine Befehlsleitung, eine Adressleitung, eine Daten-I/O-Leitung und dergleichen aufweisen. Die Speichervorrichtungen 110 der 16 sind dieselben wie die Speichervorrichtungen 110, welche unter Bezugnahme auf 3 beschrieben sind. Der Speicherpuffer 1620 ist im Wesentlichen derselbe wie der Speichercontroller 1220, welcher unter Bezugnahme auf 12 beschrieben ist. Um eine Redundanz in der Beschreibung zu vermeiden, sind detaillierte Beschreibungen der Elemente in dem Speicherpuffer 1620 ausgelassen.
  • Der Speicherpuffer 1620 kann Antifuse-Codes in einem Antifuse-Zuordnungsregister 1022 speichern, wobei die Antifuse-Codes durch eine Antifuse-Schaltungseinheit 112 in der Speichervorrichtung 110 gelesen werden. Eine Referenzspannungs-Erzeugungsschaltung 1040 kann Pegel einer Referenzspannung VREF in Antwort auf Antifuse-Codes der Referenzspannung VREF, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, anpassen. Demzufolge kann die Referenzspannungs-Erzeugungsschaltung 1040 eine I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 110 erfüllen.
  • 17 ist ein Diagramm eines Speichermoduls 1700, welches eine Mehrzahl von Speichervorrichtungen 110 gemäß einer anderen Ausführungsform des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 17 weist das Speichermodul 1700 die Speichervorrichtungen 110 und einen Speicherpuffer 1720 auf. Die Speichervorrichtungen 110 und der Speicherpuffer 1720 können miteinander über einen Bus 1721 verbunden sein. Der Bus 1621 kann eine Befehlsleitung, eine Adressleitung, eine Daten-I/O-Leitung und dergleichen aufweisen. Die Speichervorrichtungen 110 der 17 sind dieselben wie die Speichervorrichtungen 110, welche unter Bezugnahme auf 3 beschrieben sind. Der Speicherpuffer 1720 ist im Wesentlichen derselbe wie der Speichercontroller 1320, welcher unter Bezugnahme auf 13 beschrieben ist. Um eine Redundanz in der Beschreibung zu vermeiden sind detaillierte Beschreibungen von Elementen in dem Speicherpuffer 1720 ausgelassen.
  • Der Speicherpuffer 1720 kann Antifuse-Codes in einem Antifuse-Zuordnungsregister 1022 speichern, wobei die Antifuse-Codes durch eine Antifuse-Schaltungseinheit 112 in der Speichervorrichtung 110 gelesen werden. Eine erste Verzögerungs-Setzeinheit 1006 kann eine Befehls-Ausgabezeit in Antwort auf Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine zweite Verzögerungs-Setzeinheit 1016 kann eine Adress-Ausgabezeit in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine dritte Verzögerungs-Setzeinheit 1028 kann eine Übertragungszeit von Daten, welche über einen Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine Latenz-Steuereinheit 1026 kann eine Lese-Latenz, eine Schreib-Latenz oder eine CAS-Latenz der Daten, welche über den Daten-I/O-Bus 1021 ausgetauscht werden, in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine Referenzspannungs-Erzeugungsschaltung 1040 kann Pegel einer Referenzspannung VREF in Antwort auf Antifuse-Codes der Referenzspannung VREF, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, anpassen. Demzufolge können die erste bis dritte Verzögerungs-Setzeinheit 1006, 1016 und 1028, die Latenz-Steuereinheit 1026 und die Referenzspannungs-Erzeugungsschaltung 1040 eine Timing-Parameter-Spezifikation, eine Auffrisch-Spezifikation und eine I/O-Triggerspannungs-Spezifikation der Speichervorrichtung 110 erfüllen.
  • Gemäß einer Verwenderanforderung für ein kleines Gewicht, eine kleine Größe, eine hohe Geschwindigkeit, eine Multifunktion und und eine hohe Funktions, wird eine Chip-Scale-Package bzw. Chip-Skalen-Einhausung oder eine Chip-Size-Package bzw. Chipgrößen-Einhausung, welche eine der elektronischen Produktanordnungstechnologien ist, wird entwickelt. Das Chip-Scale-Package kann signifikant eine Dicke oder eine Größe eines Speicher-Package bzw. eines Speichergehäuses verringern. Wenn Speichervorrichtungen des Chip-Scale-Package gestapelt werden, können Elektroden und Mikro-Bumps dazwischen angeordnet werden, um einen physikalischen Kontakt zwischen jeder der Speichervorrichtungen zu erleichern.
  • Es wird ebenso ein Wafer-Level-Chip-Scale-Package entwickelt. Im Allgemeinen werden, wenn ein Halbleiter-Wafer über einer Wafer-Herstellungsvorgang hergestellt wird, Chips von dem Halbleiter-Wafer getrennt und dann über einen Häusungs-Anordnungsvorgang angeordnet. Der Häusungs-Anordnungsvorgang benötigt verschiedene Ausstattungen und Rohmaterialien und ist demnach völlig unterschiedlich von dem Wafer-Herstellungsprozess. Das Wafer-Level-Chip-Scale-Package kann jedoch als ein vollständiges Produkt hergestellt werden, während Chips nicht von einem Wafer getrennt werden. Das heißt, Wafer-Herstellungsausstattungen oder Vorgänge können auch verwendet werden, um das Wafer-Level-Chip-Scale-Package herzustellen. Dies bedeutet, dass die Kosten, welche zusätzlich zum Herstellen des Wafer-Level Chip-Scale-Package auftreten, verringert oder minimiert werden können.
  • In dieser Hinsicht wird ein Stack-Package, in welchem die Wafer-Level-Chip-Scale-Packages dreidimensional geschichtet werden, eingeführt. Um die Wafer-Level-Chip-Scale-Packages dreidimensional zu stapeln, wird ein elektrischer Kontakt zwischen den Wafer-Level-Chip-Scale-Packages, welche vertikal geschichtet sind, benötigt. Für den elektrischen Kontakt wird ein Loch, welches durch den Speicherchip hindurchtritt, gebildet und dann wird ein Durchgangsloch in dem Loch gebildet.
  • Um das Durchgangsloch zu bilden, wird das Loch, welches durch ein Chip-Pad eines Halbleiterchips hindurchtritt und das eine vorbestimmte Tiefe hat, gebildet. Danach wird ein Under-Bump-Metal (UBM) in einer inneren Seite des Lochs gebildet, welches durch das Chip-Pad hindurchtritt, und ein metallisches Material füllt das Loch. Danach wird eine rückwärtige Seite des Wafers poliert, so dass eine vordere Oberfläche einer Metallschicht, welche in das Loch gefüllt ist, freiliegend ist. Das heißt, die vordere Oberfläche des Durchgangslochs, welche über die polierte Rückseite des Wafers freiliegend ist, kann als ein externer Verbindungsanschluss verwendet werden, wenn das Package bzw. Gehäuse geschichtet bzw. gestapelt wird.
  • Um die Chip-Scale-Packages, welche gestapelt sind, elektrisch zu verbinden, kann ein metallischer Bump in einer Seitenoberfläche eines Lochs gebildet werden. Um den metallischen Bump zu bilden, wird ein Platierverfahren verwendet, in welchem ein UBM auf einer Oberfläche gebildet wird, so dass er der metallische Bump ist, und dann wird ein Fotografie-Vorgang unter Verwendung eines fotosensitiven Films durchgeführt.
  • Ebenso kann, um die Chip-Scale-Packages, welche gestapelt bzw. geschichtet sind, elektrisch zu verbinden, ein Mikro-Bump in einem vorstehenden Abschnitt, welcher durch ein externes Freilegen eines Abschnitts einer Metallschicht, welche in einem Loch gebildet ist, gebildet ist, gebildet werden.
  • 18 ist eine Querschnittsansicht, welche ein Speichergehäuse 910, in welchem Speichervorrichtungen geschichtet sind, gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 18 kann das Speichergehäuse 910 eine Struktur haben, in welcher eine erste bis vierte Speicherschicht 110a bis 110d auf einem Bodenchip 912 geschichtet sind. Jede der ersten bis vierten Speicherschichten 110a bis 110d können dieselben Elemente haben wie die Speichervorrichtung 110, welche obenstehend unter Bezugnahme auf 3 beschrieben ist, und können ein Speicherchip oder ein Speicher-Die sein. Es können jedoch verschiedene Anzahlen von Speicherschichten anders als die erste bis vierte Speicherschicht 110a bis 110d in dem Speichergehäuse 910 geschichtet sein.
  • Der Bodenchip 912 und die erste Speicherschicht 110a können elektrisch miteinander durch Mikro-Bumps 921 verbunden sein. Die erste Speicherschicht 110a und die zweite Speicherschicht 110b können elektrisch miteinander durch Mikro-Bumps 922 verbunden sein. Die zweite Speicherschicht 110b und die dritte Speicherschicht 110c können elektrisch miteinander durch Mikro-Bumps 923 verbunden sein. Die dritte Speicherschicht 110c und die vierte Speicherschicht 110d können elektrisch miteinander durch Mikro-Bumps 924 verbunden sein. Der geschichtete Bodenchip 912 und erste bis vierte Speicherschichten 110a bis 110d sind auf einer gedruckten Leiterplatte (PCP = Printed Circuit Board) 914 durch eine Verwendung eines Klebstoffs 941 geschichtet.
  • In der ersten Speicherschicht 110a kann ein Substrat 951 eine oder mehrere Durchgangselektroden 931 aufweisen, welche eine interne I/O durchführen. In der vorliegenden Beschreibung bedeutet die interne I/O eine Daten I/O zwischen gestapelten bzw. geschichteten Chips. Die eine oder mehrere Durchgangselektroden 931 können in einer Art und Weise gebildet sein, dass einer oder mehrere Vias 961 in dem Substrat 951 gebildet werden und dann mit einem leitfähigen Material gefüllt werden. Der eine oder die mehreren Vias 961 können durch eine Verwendung eines Lasers oder durch Trockenätzen gebildet werden.
  • Jede Durchgangselektrode 931 funktioniert, um elektrisch die erste Speicherschicht 110a und den Bodenchip 912 zu verbinden, und um einen breiten I/O-Bus zu implementieren, kann jede Durchgangselektrode 931 einen feinen bzw. kleinen Abstand von gleich zu oder weniger als 100 μm haben. Demnach kann jede Durchgangselektrode 931 gebildet werden, um in einem Bereich einer hohen Schaltungsdichte verwendet zu werden.
  • Um die einen oder mehreren Durchgangselektroden 931 zu bilden, ist es für den einen oder die mehreren Vias 961 notwendig, dass sie einen verringerten oder minimierten Durchmesser haben. Demnach können die eine oder mehrere Durchgangselektroden 931 über eine Via-First-Technik, in welcher Vias anfänglich in einem Frontend-Vorgang gebildet werden, gebildet werden. Aufgrund dessen, dass die eine oder mehrere Durchgangselektroden 931 einen feinen Abstand haben, kann eine Übertragungsgeschwindigkeit erhöht werden.
  • Die zweite und dritte Speicherschicht 110b und 110c können eine interne I/O über Durchgangselektroden 932 und 933, welche jeweils in den Substraten 952 und 953 gebildet sind, durchführen. In dem Speichergehäuse 910 können der Bodenchip 912 und die Mikro-Bumps 921 bis 924 der ersten bis vierten Speicherschicht 110a bis 110d miteinander elektrisch über die Durchgangselektroden 931 bis 933 verbunden sein. Eine Plastik-Spritzgussverbindung 971 fixiert den geschichteten Bodenchip 912 und erste bis vierte Speicherschichten 110a bis 110d und stützt sie gegen externe Umwelteinflüsse.
  • Der geschichtete Bodenchip 912 und die ersten bis vierten Speicherschichten 110a bis 110d sind elektrisch mit einem externen System über Lötkugeln 981 des PCB 914 verbunden.
  • Ähnlich zu den Speichervorrichtungen 110, welche in den Speichermodulen 100 und 710 der 1 und 7 angebracht sind, kann eine Timing-Parameter-Spezifikation, eine Auffrisch-Spezifikation, eine I/O-Triggerspannungs-Spezifikation und eine Datentrainings-Spezifikation jeder der ersten bis vierten Speicherschichten 110a bis 110d, welche in dem Speichergehäuse 910 geschichtet sind, aufgrund einer Änderung in einer Versorgungsspannun VDD oder in einer Temperatur abweichen.
  • Jede der ersten bis vierten Speicheschichten 110a bis 110d können Informationen bezogen auf die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation und die Datentrainings-Spezifikation in der Antifuse-Schaltungseinheit 112, welche in jeder der ersten bis vierten Speicherschicht 110a bis 110d angebracht ist, speichern. Beispielsweise kann die Antifuse-Schaltungseinheit 112 der ersten Speicherschicht 110a tRCD-, tRP-, tRAS- und tAA-Parameter, welche auf die Timing-Parameter-Spezifikation bezogen sind, speichern. Die Antifuse-Schaltungseinheit 112 der ersten Speicherschicht 110a kann tRFC- und tREFI-Parameter, welche sich auf die Auffrisch-Spezifikation beziehen, speichern. Ebenso kann die Antifuse-Schaltungseinheit 112 der ersten Speicherschicht 110a Kalibrier-Informationen, welche auf die Datentrainings-Spezifikation bezogen sind, speichern.
  • In Antwort auf die Informationen, welche in der Antifuse-Schaltungseinheit 112 jeder der ersten bis vierten Speicherschicht 110a bis 110d gespeichert sind, kann der Bodenchip 912 eine Korrektur-Operation durchführen, so dass die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation, die I/O-Triggerspannungs-Spezifikation und die Datentrainings-Spezifikation jeder der ersten bis vierten Speicherschicht 110a bis 110d erfüllt sind. Der Bodenchip 912 kann gleich konfiguriert sein wie der Speichercontroller 1320, welcher unter Bezugnahme auf 13 beschrieben ist.
  • 19 ist eine Darstellung, welche einen Bodenchip 912 der 18 gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 19 kann der Bodenchip 912 Antifuse-Codes in einem Antifuse-Zuordnungsregister 1022 speichern, wobei die Antifuse-Codes durch die Antifuse-Schaltungseinheit 112 jeder der ersten bis vierten Speicherschicht 110a bis 110d gelesen werden. Eine erste Verzögerungs-Setzeinheit 1006 kann eine Befehls-Ausgabezeit in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine zweite Verzögerungseinheit 1016 kann eine Adress-Ausgabezeit in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine dritte Verzögerungs-Setzeinheit 1028 kann eine Datenübertragungszeit in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine Latenz-Steuereinheit 1026 kann eine Lese-Latenz, eine Schreib-Latenz oder eine CAS-Latenz von Daten in Antwort auf die Antifuse-Codes, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, steuern. Eine Referenzspannungs-Erzeugungsschaltung 1040 kann Pegel einer Referenzspannung VREF in Antwort auf Antifuse-Codes der Referenzspannung VREF, welche in dem Antifuse-Zuordnungsregister 1022 gespeichert sind, anpassen. Demzufolge können die erste, die zweite und die dritte Verzögerungs-Setzeinheit 1006, 1016 und 1028, die Latenz-Steuereinheit 1026 und die Referenzspannungs-Erzeugungsschaltung 1040 die Timing-Parameter-Spezifikation, die Auffrisch-Spezifikation und die I/O-Triggerspannungs-Spezifikation jeder der erste bis vierten Speicherschichten 110a bis 110d erfüllen.
  • Während das erfinderische Konzept insbesondere unter Bezugnahme auf beispielhafte Ausführungsformen davon gezeigt und beschrieben wurde, wird es verstanden werden, dass verschiedene Änderungen in der Form und in den Details darin getätigt werden können, ohne vom Gedanken und dem Umfang der folgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0019830 [0001]

Claims (30)

  1. Speichervorrichtung (110), die Folgendes aufweist: eine Speicherzellenanordung (111), welche eine Mehrzahl von Speicherzellen aufweist; und eine Antifuse-Schaltungseinheit (112), welche wenigstens eine Antifuse (2) aufweist, welche eine Adresse einer defekten Zelle der Speicherzellenanordung (111) in der wenigstens einen Antifuse (2) speichert und die Adresse einer defekten Zelle an eine externe Quelle ausgibt.
  2. Speichervorrichtung (110) nach Anspruch 1, wobei die Antifuse-Schaltungseinheit (112) die Adresse einer defekten Zelle speichert, welche auftritt, wenn die Speichervorrichtung (110) getestet wird.
  3. Speichervorrichtung (110) nach Anspruch 1, wobei die Antifuse-Schaltungseinheit (112) die Adresse einer defekten Zelle speichert, welche auftritt, nachdem die Speichervorrichtung (110) gehäust ist.
  4. Speichervorrichtung (110) nach Anspruch 1, wobei die Antifuse-Schaltungseinheit (112) die Adresse einer defekten Zelle speichert und aktualisiert.
  5. Speichervorrichtung (110) nach Anspruch 1, wobei die Antifuse-Schaltungseinheit (112) die Adresse einer defekten Zelle in Antwort auf ein Hochfahr-Erfassungssignal ausgibt, welches anzeigt, dass eine Leistung der Speichervorrichtung (110) stabilisiert ist.
  6. Speichervorrichtung (110) nach Anspruch 1, wobei die Speichervorrichtung (110) einen Start eines Lesemodus oder eines Programmiermodus der Antifuse-Schaltungseinheit (112) durch ein Verwenden eines Auffrisch-Befehls zum Auffrischen einer Mehrzahl von Datenwerten der Mehrzahl von Speicherzellen in der Speicherzellenanordung (111) befiehlt.
  7. Speichervorrichtung (110) nach Anspruch 1, wobei die Speichervorrichtung (110) ein Ende eines Lesemodus oder eines Programmiermodus der Antifuse-Schaltungseinheit (112) durch ein Verwenden eines Auffrisch-Befehls zum Beenden einer Auffrisch-Operation der Mehrzahl von Speicherzellen in der Speicherzellenanordung (111) befiehlt.
  8. Speichervorrichtung (110) nach Anspruch 1, weiterhin aufweisend eine Auswahleinheit (126, 726, 1024), welche Daten von jeder der Mehrzahl von Speicherzellen, welche aus der Speicherzellenanordung (111) gelesen werden, und die Adresse einer defekten Zelle, welche von der Antifuse-Schaltungseinheit (112) gelesen wird, empfängt, die Daten von jeder der Mehrzahl von Speicherzellen oder die Adresse einer defekten Zelle auswählt und dann die Daten oder die Adresse einer defekten Zelle durch ein Verwenden wenigstens eines Dateneingabe-/Ausgabe(I/O)-Signals ausgibt.
  9. Speichervorrichtung (110) nach Anspruch 1, wobei die Speichervorrichtung (110) ein Durchgangsloch und einen Mikro-Bump, welcher mit dem Durchgangsloch verbunden ist, aufweist.
  10. Speichervorrichtung (110), die Folgendes aufweist: einen Modusregister-Dekoder, welcher ein Adresssignal und Programmier-Betriebsmodi der Speichervorrichtung (110) empfängt; und eine Antifuse-Schaltungseinheit (112), welche wenigstens eine Antifuse (2) aufweist, welche einen Defekt-Eigenschafts-Code gemäß den Betriebsmodi der Speichervorrichtung (110) in die wenigstens eine Antifuse (2) programmiert und den Defekt-Eigenschafts-Code an eine externe Quelle ausgibt.
  11. Speichervorrichtung (110) nach Anspruch 10, wobei die Antifuse-Schaltungseinheit (112) den Defekt-Eigenschafts-Code, welcher auf wenigstens eines einer Timing-Parameter-Spezifikation, einer Auffrisch-Spezifikation, einer Eingabe-/Ausgabe(I/O)-Triggerspannungs-Spezifikation und einer Datentrainings-Spezifikation der Speichervorrichtung (110) bezogen ist, speichert.
  12. Speichervorrichtung (110) nach Anspruch 10, weiterhin aufweisend einen Adressdekoder (116, 117), welcher das Adresssignal dekodiert und den Defekt-Eigenschafts-Code in die wenigstens eine Antifuse (2) entsprechend dem dekodierten Adresssignal programmiert.
  13. Speichermodul (100, 710, 1400, 1500, 1600, 1700), das Folgendes aufweist: wenigstens eine Speichervorrichtung (110); einen Speicherpuffer (120, 1420, 1520, 1620, 1720), welcher eine Speichereinheit (122, 722) aufweist, auf welche anstelle einer defekten Zelle zugegriffen wird, wenn ein Zugriff auf die defekte Zelle in der wenigstens einen Speichervorrichtung (110) angefordert wird, wobei die wenigstens eine Speichervorrichtung (110) eine Antifuse-Schaltungseinheit (112) aufweist, welche wenigstens eine Antifuse (2) aufweist, welche ein Adresse der defekten Zelle einer Speicherzellenanordung (111) in der wenigstens einen Antifuse (2) speichert und die Adresse der defekten Zelle an den Speicherpuffer (120, 1420, 1520, 1620, 1720) ausgibt.
  14. Speichermodul (100, 710, 1400, 1500, 1600, 1700) nach Anspruch 13, wobei der Speicherpuffer (120, 1420, 1520, 1620, 1720) Folgendes aufweist: eine Logikschaltungseinheit (124, 724), welche die Adresse der defekten Zelle speichert und ein Treffersignal durch ein Vergleichen der Adresse der defekten Zelle mit einer Adresse, welche von einer externen Quelle zugeführt wird, erzeugt; wobei die Speichereinheit (122, 722) Daten, welche zu der Adresse der defekten Zelle zu schreiben sind, speichert; und eine Auswahleinheit (126, 726, 1024), welche die Daten zu der Speichereinheit (122, 722) schreibt oder Daten aus der Speichereinheit (122, 722) in Antwort auf das Treffersignal liest.
  15. Speichermodul (100, 710, 1400, 1500, 1600, 1700) nach Anspruch 13, wobei die Speichereinheit (122, 722) nur ein Register aufweist, um nur die defekte Zelle in dem Speichermodul (100, 710, 1400, 1500, 1600, 1700) zu retten.
  16. Speichermodul (100, 710, 1400, 1500, 1600, 1700) nach Anspruch 13, wobei die Speichereinheit (122, 722) eine Mehrzahl von Registern aufweist, um eine Mehrzahl der defekten Zellen in dem Speichermodul (100, 710, 1400, 1500, 1600, 1700) zu retten.
  17. Speichersystem (700, 900, 1100, 1200, 1300), das Folgendes aufweist: wenigstens eine Speichervorrichtung (110); und einen Speichercontroller (720, 920, 1120, 1220, 1320), welcher eine Speichereinheit (122, 722) aufweist, auf welche anstelle einer defekten Zelle zugegriffen wird, wenn ein Zugriff auf die defekte Zelle in der wenigstens einen Speichervorrichtung (110) angefordert ist, wobei die wenigstens eine Speichervorrichtung (110) eine Antifuse-Schaltungseinheit (112) aufweist, welche wenigstens eine Antifuse (2) aufweist, welche eine Adresse der defekten Zelle einer Speicherzellenanordung (111) in der wenigstens einen Antifuse (2) speichert und die Adresse der defekten Zelle zu dem Speichercontroller (720, 920, 1120, 1220, 1320) ausgibt.
  18. Speichersystem (700, 900, 1100, 1200, 1300) nach Anspruch 17, wobei der Speichercontroller (720, 920, 1120, 1220, 1320) Folgendes aufweist: eine Logikschaltungseinheit (124, 724), welche die Adresse der defekten Zelle speichert und ein Treffersignal durch ein Vergleichen der Adresse der defekten Zelle mit einer Adresse, welche von einer externen Quelle zugeführt wird, erzeugt; wobei die Speichereinheit (122, 722) Daten, welche zu der Adresse der defekten Zelle zu schreiben sind, speichert; und eine Auswahleinheit (126, 726, 1024), welche die Daten zu der Speichereinheit (122, 722) schreibt oder Daten aus der Speichereinheit (122, 722) in Antwort auf das Treffersignal liest.
  19. Speichersystem (700, 900, 1100, 1200, 1300) nach Anspruch 18, wobei die Logikschaltungseinheit (124, 724) Folgendes aufweist: eine Fehler-Adresstabelle, welche die Adresse der defekten Zelle, welche aus der Antifuse-Schaltungseinheit (112) des Speichermoduls (100, 710, 1400, 1500, 1600, 1700) gelesen wird, empfängt und speichert; und eine Adress-Vergleichseinheit (827), welche das Treffersignal durch ein Vergleichen einer Adresse, welche von einem Host übertragen wird, mit der Adresse der defekten Zelle, welche in der Fehler-Adresstabelle gespeichert ist, erzeugt.
  20. Speichersystem (700, 900, 1100, 1200, 1300) nach Anspruch 17, wobei die Speichereinheit (122, 722) nur ein Register aufweist, um nur die defekte Zelle in dem Speichermodul (100, 710, 1400, 1500, 1600, 1700) zu retten..
  21. Speichersystem (700, 900, 1100, 1200, 1300) nach Anspruch 17, wobei die Speichereinheit (122, 722) eine Mehrzahl von Registern aufweist, um eine Mehrzahl der defekten Zellen in dem Speichermodul (100, 710, 1400, 1500, 1600, 1700) zu retten.
  22. Speichersystem (700, 900, 1100, 1200, 1300), das Folgendes aufweist: wenigstens eine Speichervorrichtung (110); und einen Speichercontroller (720, 920, 1120, 1220, 1320), welcher eine defekte Eigenschaft der wenigstens einen Speichervorrichtung (110) korrigiert, wenn ein Zugriff auf die wenigstens eine Speichervorrichtung (110) durch einen Host angefordert ist, wobei die wenigstens eine Speichervorrichtung (110) eine Antifuse-Schaltungseinheit (112) aufweist, welche wenigstens eine Antifuse (2) aufweist, welche einen Defekt-Eigenschafts-Code der wenigstens einen Speichervorrichtung (110) in der wenigstens einen Antifuse (2) speichert und den Defekt-Eigenschafts-Code an den Speichercontroller (720, 920, 1120, 1220, 1320) ausgibt.
  23. Speichercontroller (720, 920, 1120, 1220, 1320), der Folgendes aufweist: eine Logikschaltungseinheit (124, 724), welche eine Adresse einer defekten Zelle in einer Speichervorrichtung (110) speichert und ein Treffersignal durch ein Vergleichen der Adresse der defekten Zelle mit einer Adresse, welche von einer externen Quelle zugeführt wird, erzeugt; eine Speichereinheit (122, 722), welche Daten, welche zu der Adresse der defekten Zelle zu schreiben sind, speichert; und eine Auswahleinheit (126, 726, 1024), welche in Antwort auf das Treffersignal die Daten zu der Speichereinheit (122, 722) schreibt oder Daten von der Speichereinheit (122, 722) liest.
  24. Speichercontroller (720, 920, 1120, 1220, 1320), der Folgendes aufweist: ein Antifuse-Zuordnungsregister (1022), welches einen Defekt-Eigenschafts-Code, welcher auf wenigstens eines einer Timing-Parameter-Spezifikation, einer Auffrisch-Spezifikation, einer Eingabe-/Ausgabe(I/O)-Triggerspannungs-Spezifikation und einer Datentrainings-Spezifikation einer Speichervorrichtung (110) bezogen ist, speichert; eine erste Verzögerungs-Setzeinheit (1006), welche einen Befehl, welcher durch einen Host angefordert wird, empfängt, eine Ausgabezeit des Befehls in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert, und den Befehl zu der Speichervorrichtung (110) überträgt; eine zweite Verzögerungs-Setzeinheit (1016), welche eine Adresse, welche durch den Host angefordert wird, empfängt, eine Ausgabezeit der Adresse in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert und die Adresse zu der Speichervorrichtung (110) überträgt; und eine dritte Verzögerungs-Setzeinheit (1028), welche Daten mit dem Host austauscht und eine Übertragungszeit der Daten, welche mit dem Host ausgetauscht werden, in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert.
  25. Speichercontroller (720, 920, 1120, 1220, 1320) nach Anspruch 24, wobei der Speichercontroller (720, 920, 1120, 1220, 1320) eine Latenz-Steuereinheit (1026) aufweist, welche eine Lese-Latenz, eine Schreib-Latenz oder ein CAS-Latenz einer Dateneingabe zu oder einer Ausgabe von der Speichervorrichtung (110) in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert.
  26. Speichercontroller (720, 920, 1120, 1220, 1320) nach Anspruch 24, wobei der Speichercontroller (720, 920, 1120, 1220, 1320) eine Referenzspannungs-Erzeugungsschaltung (1040) steuert, welche eine Triggerpegel-Referenzspannung einer Dateneingabe zu oder einer Ausgabe von der Speichervorrichtung (110) in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, erzeugt.
  27. Speichermodul (100, 710, 1400, 1500, 1600, 1700), das Folgendes aufweist: wenigstens eine Steuervorrichtung; und einen Speicherpuffer (120, 1420, 1520, 1620, 1720), welcher eine defekte Eigeschaft der wenigstens einen Speichervorrichtung (110) korrigiert, wenn ein Zugriff auf die wenigstens eine Speichervorrichtung (110) durch einen Host angefordert ist, wobei wenigstens eine Speichervorrichtung (110) eine Antifuse-Schaltungseinheit (112) aufweist, welche wenigstens eine Antifuse (2) aufweist, welche einen Defekt-Eigenschafts-Code der wenigstens einen Speichervorrichtung (110) in der wenigstens einen Antifuse (2) speichert und den Defekt-Eigenschafts-Code an den Speicherpuffer (120, 1420, 1520, 1620, 1720) ausgibt.
  28. Speichermodul (100, 710, 1400, 1500, 1600, 1700) nach Anspruch 27, wobei die Antifuse-Schaltungseinheit (112) den Defekt-Eigenschafts-Code speichert, welcher auf wenigstens eines einer Timing-Parameter-Spezifikation, einer Auffrisch-Spezifikation, einer Eingabe-/Ausgabe(I/O)-Triggerspannungs-Spezifikation und einer Datentrainings-Spezifikation der wenigstens einen Speichervorrichtung (110) bezogen ist.
  29. Speichermodul (100, 710, 1400, 1500, 1600, 1700) nach Anspruch 27, wobei der Speicherpuffer (120, 1420, 1520, 1620, 1720) Folgendes aufweist: ein Antifuse-Zuordnungsregister (1022), welches den Defekt-Eigenschafts-Code, welcher von der wenigstens einen Speichervorrichtung (110) gelesen wird, speichert; eine erste Verzögerungs-Setzeinheit (1006), welche einen Befehl, welcher durch einen Host angefordert wird, empfängt, eine Ausgabezeit des Befehls in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert, und den Befehl zu der wenigstens einen Speichervorrichtung (110) überträgt; eine zweite Verzögerungs-Setzeinheit (1016), welche eine Adresse, welche durch den Host angefordert wird, empfängt, eine Ausgabezeit der Adresse in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert und die Adresse zu der wenigstens einen Speichervorrichtung (110) überträgt; und eine dritte Verzögerungs-Setzeinheit (1028), welche Daten mit dem Host austauscht und eine Übertragungszeit der Daten, welche mit dem Host ausgetauscht werden, in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert; und eine Latenz-Steuereinheit (1026), welche eine Lese-Latenz, eine Schreib-Latenz oder ein CAS-Latenz einer Dateneingabe zu oder einer Ausgabe von der Speichervorrichtung (110) in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, steuert.
  30. Speichermodul (100, 710, 1400, 1500, 1600, 1700) nach Anspruch 27, wobei der Speicherpuffer (120, 1420, 1520, 1620, 1720) eine Referenzspannungs-Erzeugungsschaltung (1040) steuert, welche eine Triggerpegel-Referenzspannung einer Dateneingabe zu oder einer Ausgabe von der Speichervorrichtung (110) in Antwort auf den Defekt-Eigenschafts-Code, welcher in dem Antifuse-Zuordnungsregister (1022) gespeichert ist, erzeugt,.
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