KR20000034910A - 반도체 장치 - Google Patents

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KR20000034910A
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도미타히로요시
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아끼구사 나오유끼
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Abstract

본 발명은 스트로브 신호에 동기하여 데이터를 입출력하는 반도체 장치에 있어서, 데이터 기록시에 있어서의 데이터 입력의 타이밍 마진이 저하되지 않는 반도체 장치 및 이 반도체 장치를 갖는 시스템을 제공하는 것을 목적으로 한다.
반도체 장치에 있어서의 입력 데이터를 마스크하는 마스크 신호를 수신하는 데이터 마스크 단자에, 데이터 입출력을 행하는 I/O 단자에 접속된 데이터 출력 회로가 갖는 트랜지스터와 동등한 용량 및 특성을 갖는 소자로 이루어진 회로를 접속하도록 구성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 데이터를 스트로브 신호에 동기하여 수신하는 반도체 장치에 관한 것이다.
도 1에는 종래 기술의 반도체 장치의 구성예를 도시한다. 도 1은 예컨대 메모리 모듈로서 SDRAM(싱크로너스 DRAM)을 사용하여 제어기에 의해 제어되고, 클록 신호에 동기하여 동작하는 메모리 시스템의 구성을 나타내는 것이다. 도 1에 도시한 바와 같이, 복수의 메모리 모듈(10, 11, ···)이 커맨드 버스(21), 데이터 스트로브(DQS) 버스(22), 데이터 마스크(DM) 버스(23) 및 데이터(DQ) 버스(24), 클록 버스(25) 등의 버스선으로 제어기(30)에 접속하고 있다. 또한, 클록원(40)이 제어기(30)에 클록을 공급하고 있다. 또한, 메모리 모듈은 1개의 메모리 칩 또는 복수의 메모리 칩이다. 본 구성예에 있어서는 데이터 전송 속도를 향상시키기 위해 클록원으로부터 공급되는 클록 신호의 상승 에지 및 하강 에지에 동기하여 데이터의 기록/판독 동작이 행해진다. 이것은 DDR(Double Data Rate)이라 칭해지는 방법이다.
도 2에는 상기 구성에서 반도체 장치의 기록 동작의 타이밍도를 도시한다. 클록 신호 CLK의 상승 에지(A점)에서 기록 커맨드가 확정된 후, 클록 신호 CLK에 동기하여 제어기(30)가 각 메모리 모듈에 데이터 스트로브 DQS, 데이터 마스크 DM 및 데이터 DQ를 출력한다. 각 메모리 모듈은 공급된 DQS 신호의 상승 에지 및 하강 에지에서 DM 신호 및 DQ 신호를 수신한다. DQS 신호의 상승 또는 하강 에지에서 H 레벨의 DM 신호가 수신되면, 대응하는 DQ 신호(도 2에 도시한 D2 신호)가 마스크된다.
도 3은 판독 동작의 경우를 도시한 도면이다. 클록 신호 CLK의 상승 에지에서 판독 커맨드(B점)가 확정된 후, 클록 신호 CLK에 동기하여 각 메모리 모듈이 제어기에 DQS 신호 및 DQ 신호를 출력한다. 제어기는 공급된 DQS 신호의 상승 에지 및 하강 에지로부터 지연시킨 신호로 DQ 신호를 수신한다.
이상과 같이, 본 구성예에서는 데이터 스트로브(DQS) 버스(22)를 양방향으로 사용하고 있고, DQS 신호와 DQ 신호의 송신 방향이 같아지도록 구성되어 있다. 또한, 제어기(30)와 각 메모리 모듈 사이의 각 버스선의 길이가 동일해지도록 구성되어 있다. 이것에 의해, 데이터의 판독/기록 동작시에 각 메모리 모듈과 제어기 사이에서 교환되는 신호간의 스큐(skew)를 감소시키고 있다.
DQS 신호 및 DQ 신호는 판독/기록의 동작 모드에 기초하여 제어기와 메모리 모듈 사이에서 양방향으로 송신된다. 한편, DM 신호는 기록 동작시에만 제어기로부터 각 메모리 모듈로 송신된다. 그 때문에, 메모리 모듈에 있어서의 DQS 단자 및 DQ 단자는 입출력 회로, 그리고 DM 단자는 입력 회로로서 기능한다.
종래 기술에 있어서의 메모리 칩의 DQS 단자·DQ 단자·DM 단자의 구성예를 도 4에 도시한다. DQS 단자 및 DQ 단자는 패드(Pad)(50)를 통해 버스선에 접속하고, 병렬 접속된 출력 버퍼(52)와 입력 버퍼(54)로 구성되며, 출력 버퍼는 PMOS 트랜지스터(56) 및 NMOS 트랜지스터(58)로 구성된다. DM 단자는 패드(60)를 통해 버스선에 접속하고, 입력 버퍼(62)로 구성된다. 이러한 구성의 경우, 기록 동작시, 즉 각 메모리 모듈에 데이터를 입력할 때의 DM 단자의 단자 용량이 DQS 단자·DQ 단자의 단자 용량에 비하여 작아지고 있다.
그러나, 종래 기술에 있어서의 구성에 의해 DM 단자의 단자 용량이 DQS 단자·DQ 단자의 단자 용량과 서로 다르기 때문에 다음과 같은 문제점이 생긴다. 이 문제점을 도 5를 이용하여 설명한다.
도 5에 있어서, (a)에 도시한 구성에 있어서의 신호 파형을 (b)로 나타낸다. (a)에 도시된 바와 같이, 본 구성은 메모리 모듈(70, 71, 72)이 버스선(73)을 통해 제어기(75)에 접속하고 있다. (a)에는 도시하지 않았으나, 도 1에 도시된 바와 같은 클록원과도 접속되고, 기록 동작시에는 DQS 신호·DQ 신호·DM 신호가 클록 신호 CLK에 동기하여 제어기(75)로부터 출력된다. 이들 신호는 각각 버스선을 통해 각 메모리 모듈에 공급된다. 이러한 구성에 있어서의 기록 동작시의 파형을 (b)에 나타낸다. 제어기(75)로부터 메모리 모듈로 신호가 전파됨에 따라서, DQS, DM 및 DQ의 각 신호는 (b)에 나타낸 바와 같은 파형이 된다. 또한, Vref는 참조 전압을 나타낸다.
동 도면에 도시한 바와 같이, (a)에 있어서의 포인트 ①에서는 DQS 신호·DQ 신호·DM 신호의 상승 에지 및 하강 에지의 경사의 차는 작다. 이 때, DQ 신호 및 DM 신호의 어느 쪽에 대해서도 셋업 타임①=홀드 타임①이 되어, 셋업 타임 및 홀드 타임을 충분히 확보할 수 있다. 또한, 셋업 타임①과는 포인트 ①에 있어서의 셋업 타임을 의미한다. 다른 것도 동일하다.
전술한 바와 같이, 각 메모리 모듈의 DQS 단자·DQ 단자는 DM 단자에 비하여 단자 용량이 크다. 그 때문에, 포인트 ①로부터 포인트 ④로 신호가 전파됨에 따라서, DQS 신호·DQ 신호의 상승 에지 및 하강 에지가 DM 신호에 비하여 완만하게 되어 간다. 즉, DQS 신호·DQ 신호의 ④(상승 또는 하강)와 DM 신호의 ④(상승 또는 하강)를 비교하면 경사의 차는 분명하다.
DQS 신호와 DQ 신호의 상승 에지 및 하강 에지의 경사는 포인트 ④에 있어서도 같기 때문에, DQ 신호에 대해서는 셋업 타임 및 홀드 타임을 충분히 확보할 수 있다(셋업 타임④=홀드 타임④). 한편, 포인트 ④에 있어서의 DM 신호의 상승 에지 및 하강 에지의 경사는 DQS 신호에 비하여 급경사이기 때문에, (b)의 DM 신호의 파형의 도면에 도시된 바와 같이, DM 신호의 홀드 타임이 셋업 타임보다 짧아진다(셋업 타임④＞홀드 타임④). 그 결과, 홀드 타임의 마진이 심해져서 고속 액세스의 안정 동작이 어려워진다.
즉, 종래 기술에 있어서는 메모리 모듈의 DQS 단자·DQ 단자와 DM 단자의 단자 용량이 다르기 때문에, 기록 동작시에 있어서 데이터 입력의 타이밍 마진이 저하되는 문제점이 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 스트로브 신호에 동기하여 데이터를 입출력하는 반도체 장치에 있어서, 기록 동작시에 데이터 입력의 타이밍 마진이 저하되지 않는 반도체 장치 및 이 반도체 장치를 갖는 시스템을 제공하는 것을 목적으로 한다.
도 1은 종래 기술의 반도체 장치의 구성예를 도시한 도면.
도 2는 종래 기술의 반도체 장치의 기록 동작의 타이밍도.
도 3은 종래 기술의 반도체 장치의 판독 동작의 타이밍도.
도 4는 종래 기술의 반도체 장치의 입출력 단자의 구성예.
도 5는 종래 기술의 DQS/DM/DQ 신호의 파형도.
도 6은 본 발명의 실시예의 반도체 장치의 입출력 단자의 구성예를 도시한 도면.
도 7은 본 발명의 실시예의 DQS/DM/DQ 신호의 파형도.
도 8은 본 발명의 실시예의 DQS 또는 DQ 단자 및 DM 단자의 배치의 개요를 도시한 도면.
도 9는 도 8에 도시한 DM 단자와 동등한 회로도.
도 10은 본 발명의 실시예의 SDRAM의 구성을 도시한 블록도.
도 11은 본 발명의 실시예의 복수의 SDRAM을 갖는 메모리 모듈의 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 11, 70, 71, 72, 100, 101, 102 : 메모리 모듈
21 : 커맨드 버스
22 : DQS 버스
23 : DM 버스
24 : DQ 버스
25 : 클록 버스
30, 75, 105 : 제어기
40 : 클록원
50, 60, 80, 114 : 패드
52, 82 : 출력 버퍼
54, 62, 88 : 입력 버퍼
56, 84, 110 : PMOS 트랜지스터
58, 86, 112 : NMOS 트랜지스터
90, 91 : 게이트 선
115, 120, 122 : 소스/드레인 영역
116 : 금속 배선
118 : 컨택트 홀
130 : 클록 버퍼
132 : 커맨드 디코더
134 : 어드레스 버퍼/레지스터
136 : I/O 데이터 버퍼/레지스터 및 DQS 생성기
138 : 제어 신호 래치
140 : 모드 레지스터
142 : 컬럼 어드레스 카운터
144 : DRAM 코어
146 : DLL
상기 목적을 달성하기 위해서 본 발명은 다음과 같이 구성된다. 본 발명은 데이터의 입출력을 행하는 제1 단자와, 데이터의 입력만을 행하는 제2 단자를 가지며, 스트로브 신호에 동기하여 데이터를 입출력하는 반도체 장치로서, 상기 제1 단자에 있어서의 데이터 출력 회로를 구성하는 소자와 용량을 포함한 소정의 특성이 동등한 소자를 갖는 등가 회로가 상기 제2 단자에 접속되어 있다.
본 발명에 의해, 입력만을 행하는 단자의 용량 및 소정의 특성과 입출력을 행하는 단자의 용량 및 소정의 특성이 동일해지고, 종래 기술에서 문제가 되었던 타임 마진의 저하를 방지할 수 있다.
상기 목적을 달성하기 위해서 본 발명은 다음과 같이 구성된다. 본 발명은 데이터의 입출력을 행하고 데이터 입력 회로 및 데이터 출력 회로가 접속된 I/O 단자와, 데이터의 입력만을 행하고 입력 데이터를 마스크하는 마스크 신호를 수신하는 데이터 마스크 신호 입력 회로가 접속된 데이터 마스크 단자를 가지며, 스트로브 신호에 동기하여 데이터를 입출력하는 반도체 장치로서, 상기 데이터 출력 회로를 구성하는 소자와 용량을 포함하는 소정의 특성이 동등한 소자를 갖는 등가 회로가 상기 데이터 마스크 단자에 접속되어 있다.
본 발명에 의해서도 입력만을 행하는 단자의 용량 및 소정의 특성과 입출력을 행하는 단자의 용량 및 소정의 특성이 동일해지고, 종래 기술에서 문제가 되었던 타임 마진의 저하를 방지할 수 있다.
상기 구성에 있어서, 본 발명은 다음과 같이 구성하여도 좋다. 상기 반도체 장치에 있어서, 상기 데이터 출력 회로는 트랜지스터를 가지며, 상기 등가 회로를 구성하는 소자는 상기 트랜지스터와 동등한 소자이다.
본 발명에 의해, 입력만을 행하는 단자의 용량과 입출력을 행하는 단자의 용량이 동일해지고, 또한, 입력만을 행하는 단자와 입출력을 행하는 단자의 주파수, 전압(바이어스) 의존 등의 특성을 갖출 수 있으며, 종래 기술에서 문제가 되었던 타임 마진의 저하를 확실하게 방지할 수 있다.
상기 구성에 있어서, 본 발명의 반도체 장치는 상기 데이터 출력 회로가 PMOS 트랜지스터 및 NMOS 트랜지스터를 가지며, 상기 등가 회로를 구성하는 소자는 상기 PMOS 트랜지스터와 동등한 소자 및 상기 NMOS 트랜지스터와 동등한 소자를 가지며, 상기 동등한 NMOS 트랜지스터의 드레인은 상기 입력만을 행하는 단자에 접속되고, 상기 동등한 NMOS 트랜지스터의 소스 및 게이트는 전위가 낮은 쪽의 전원에 접속되며, 상기 동등한 PMOS 트랜지스터의 드레인은 상기 입력만을 행하는 단자에 접속되고, 상기 동등한 PMOS 트랜지스터의 소스 및 게이트는 전위가 높은 쪽의 전원에 접속되게 하여도 좋다.
본 발명에 의해, 출력이 하이 임피던스 상태가 되게 할 수 있다. 또한, 입력만을 행하는 단자와 입출력을 행하는 단자의 용량 및 주파수, 전압(바이어스) 의존 등의 특성을 갖출 수 있고, 종래 기술에서 문제가 되었던 타임 마진의 저하를 확실하게 방지할 수 있다.
상기 구성에 있어서, 본 발명의 반도체 장치는 상기 등가 회로에 있어서의 소자의 접합 면적이 상기 데이터 출력 회로를 구성하는 소자에 있어서의 접합 면적과 동일하도록 구성할 수 있다.
본 발명에 의해서도, 종래 기술에서 문제가 되었던 타임 마진의 저하를 확실하게 방지할 수 있다.
상기 구성에 있어서, 본 발명의 반도체 장치는 상기 데이터 출력 회로가 갖는 각 트랜지스터의 소스 전위와 상기 등가 회로가 갖는 각 트랜지스터의 소스 전위를 동일하게 할 수 있다.
본 발명에 의해서도, 종래 기술에서 문제가 되었던 타임 마진의 저하를 확실하게 방지할 수 있다.
또한, 본 발명은 상기 반도체 장치, 상기 반도체 장치를 제어하는 제어 장치 및 각 장치에 클록을 공급하는 클록 장치를 갖는 시스템이다.
본 발명에 따른 시스템에 의해 타임 마진의 저하를 확실하게 방지한, 스트로브 신호에 동기하여 데이터의 입출력을 고속으로 행하는 시스템을 제공할 수 있다.
도 6은 본 발명의 실시예에 있어서의 메모리 모듈의 입력 단자의 구성도이다. DQS 단자·DQ 단자의 구성은 종래 기술과 동일하다. DM 단자는 패드(80)를 통해 버스선에 접속하며, 병렬 접속된 출력 버퍼(82)와 입력 버퍼(88)로 구성된다. 출력 버퍼(82)는 PMOS 트랜지스터(84) 및 NMOS 트랜지스터(86)로 구성된다. 이 구성은 기본적으로 DQS 단자·DQ 단자와 동일한 구성이다. 단, 출력이 하이 임피던스 상태가 되도록 출력 버퍼를 구성하는 PMOS 트랜지스터(84)의 게이트 단자(90)를 VDDQ(전원 전압) 단자에 접속하고, NMOS 트랜지스터(86)의 게이트 단자(91)를 VSS(그랜드) 단자에 접속한다. 본 구성에 의해, 메모리 모듈에 신호를 입력할 경우의 DM 단자·DQS 단자·DQ 단자의 단자 용량이 같아진다. 또한, DM 단자의 출력 버퍼는 ESD 보호 소자로서 이용할 수도 있다.
도 7에 본 구성의 단자를 갖춘 메모리 모듈을 사용한 경우의 DM 단자·DQS 단자·DQ 단자의 파형도를 도시한다.
도 7에 있어서, (a)에 도시한 구성의 신호 파형을 (b)로 나타낸다. (a)에 도시한 바와 같이, 본 구성은 상기 구성의 DM 단자를 갖춘 메모리 칩으로 이루어지는 메모리 모듈(100∼102)이 버스선(103)을 통해 제어기(105)에 접속하고 있다. (a)에는 도시하지 않았으나, 도 1에 도시한 바와 같은 클록원과도 접속되고, 기록 동작시에는 DQS 신호·DQ 신호·DM 신호가 클록 신호 CLK에 동기하여 제어기(105)로부터 출력된다. 이들 신호는 각각 버스선을 통해 각 메모리 모듈로 공급된다. 이러한 구성의 기록 동작시의 파형을 (b)에 나타낸다. 제어기(105)로부터 메모리 모듈로 신호가 전파됨에 따라서, DQS, DM, DQ의 각 신호는 (b)에 나타낸 바와 같은 파형이 된다. 또한, Vref는 기준 전압을 나타낸다.
도 7에 도시한 바와 같이, 버스선상의 포인트(①∼④)에 있어서도 DQS 신호·DQ 신호·DM 신호의 상승 에지 및 하강 에지의 경사가 같아진다. 따라서, 포인트 ④의 DM 신호에 있어서도 셋업 타임④=홀드 타임④가 되어 셋업 타임 및 홀드 타임을 충분히 확보할 수 있다. 즉, 기록 동작시의 데이터 입력의 타이밍 마진을 개선할 수 있다.
도 8은 본 발명의 실시예에 있어서, DQS 단자 또는 DQ 단자(a) 및 DM 단자(b)의 배치의 개요를 나타낸 도면이다. DQS 단자 또는 DQ 단자(a)의 도면은 도 4 또는 도 6에 도시한 회로도와 대응하고 있고, 패드(114)의 우측이 NMOS 트랜지스터를 구성하고, 좌측이 PMOS 트랜지스터를 구성하고 있다. 좌측을 예로 들어 설명하면, 소스/드레인 영역(115)에 금속 배선(116)(사선부)이 행해져 있다. 또한, 접합을 위한 컨택트 홀(118)을 갖고 있다. 우측도 동일하다. 또한, 입력 회로(119)가 접속되어 있다. (b)에 있어서, DM 단자의 소스/드레인 영역(120, 122)은 DQS 단자 또는 DQ 단자에 있어서의 소스/드레인 영역과 동등한 소자로 구성된다. (b)와 동등한 회로를 도 9에 도시한다. 도 8의 (b)에 있어서, 소스/드레인 영역(120, 122)의 면적은 (a)에 나타낸 DQS 단자 또는 DQ 단자에 있어서의 소스/드레인 영역의 면적과 동일하다. 즉 소자에 있어서의 접합 면적이 동일해지고, 용량이나 그 밖의 특성이 동일해지기 때문에, 이러한 구성에서도 도 7에서 도시한 바와 같은 파형을 얻을 수 있으며 타임 마진의 저하를 방지할 수 있다.
본 발명의 실시예에 있어서는 DQS 단자 또는 DQ 단자에 있어서의 데이터 출력 회로를 구성하는 소자와 용량 등이 동등한 소자를 갖는 회로를 DM 단자에 접속하고 있다. 여기서, 단순히 용량만 동일하고 주파수, 전압(바이어스) 의존이 다른 소자를 접속한 경우에, 실제 사용 조건으로는 상기와 같은 효과는 얻을 수 없다. 그래서, 본 발명에서는 주파수, 전압(바이어스) 의존 등의 특성도 동일해지도록 DQS 단자 또는 DQ 단자와 동등한 트랜지스터 소자 또는 접합 면적이 동일한 소자를 DM 단자에 접속하고 있다.
도 10은 본 발명의 실시예로서, 전술한 단자를 갖는 SDRAM 칩의 블록 구성도이다. 이 SDRAM은 도 1에 도시하는 메모리 모듈로서 사용할 수 있다. 도 10에 도시한 바와 같이, 이 SDRAM은 클록을 수신하는 클록 버퍼(130), 커맨드를 수신하여 디코드하는 커맨드 디코더(132), 어드레스를 수신하는 어드레스 버퍼/레지스터(134), 데이터를 입출력하는 I/O 데이터 버버/레지스터 & DQS 생성기(136), 제어 신호 래치(138), 동작 모드의 설정을 행하는 모드 레지스터(140), 컬럼 어드레스 카운터(142), DRAM 코어(144), DLL(146)로 구성된다. 본 메모리는 4 뱅크 구성 으로, 1 뱅크는 2M 워드×8 비트 구성이다. I/O 데이터 버퍼/레지스터(136)에 전술한 구성의 단자를 갖는다. 칩 전체의 기본적인 동작은 종래 기술에 있어서의 SDRAM의 동작과 동일하다.
도 11은 도 1에 도시한 메모리 보드의 구성에 있어서, 메모리 모듈이 복수의 칩으로 구성되는 경우의 메모리 모듈의 구성예를 도시하는 도면이다. 같은 도면에서, 각각의 D0∼D7이 도 10에 도시한 본 발명의 실시예인 SDRAM을 나타내고 있다. 각 칩의 DM 단자가 전술한 본 발명에 따른 구성을 취하고 있다. 또한, 각 칩에는 버스선에 의해 커맨드나 클록 신호가 공급된다. 또한, CS는 칩 셀렉트이다.
도 10에서 설명한 메모리 칩, 또는 도 11에서 설명한 메모리 모듈을 도 1에 도시한 구성의 메모리 모듈로 사용함으로써 타임 마진의 저하가 방지되어 고속 동작이 가능한 메모리 시스템을 제공할 수 있다. 본 시스템은 각종 형태를 취할 수 있고, 예컨대, 보드상에 메모리 모듈, 제어기, 클록원을 구비함으로써 메모리 보드로서 구성할 수 있다.
또한, 본 발명은 상기 실시예에 제한되지 않고, 특허 청구 범위 내에서 각종 변경·응용이 가능하다.
전술한 바와 같이, 본 발명에 따르면, 반도체 장치에 있어서 DQS 단자, DM 단자, DQ 단자의 용량 및 소정의 특성을 같게 하였기 때문에 종래 기술의 기록 동작시의 데이터 입력의 타이밍 마진이 저하되는 문제점이 해소되어 보다 고속으로 동작 가능한 반도체 장치를 제공할 수 있게 된다.

Claims (7)

  1. 데이터의 입출력을 행하는 제1 단자와, 데이터의 입력만을 행하는 제2 단자를 가지며, 스트로브 신호에 동기하여 데이터를 입출력하는 반도체 장치에 있어서,
    상기 제1 단자에 접속된 데이터 출력 회로를 구성하는 소자와 용량을 포함한 소정의 특성이 동등한 소자를 갖는 등가 회로가 상기 제2 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 데이터 입출력을 행하고 데이터 입력 회로 및 데이터 출력 회로가 접속된 I/O 단자와, 데이터 입력만을 행하고 입력 데이터를 마스크하는 마스크 신호를 수신하는 데이터 마스크 신호 입력 회로가 접속된 데이터 마스크 단자를 가지며, 스트로브 신호에 동기하여 데이터를 입출력하는 반도체 장치에 있어서,
    상기 데이터 출력 회로를 구성하는 소자와 용량을 포함한 소정의 특성이 동등한 소자를 갖는 등가 회로가 상기 데이터 마스크 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 데이터 출력 회로는 트랜지스터를 가지며, 상기 등가 회로를 구성하는 소자는 상기 트랜지스터와 동등한 소자인 것인 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 데이터 출력 회로는 PMOS 트랜지스터 및 NMOS 트랜지스터를 가지고, 상기 등가 회로를 구성하는 소자는 상기 PMOS 트랜지스터와 동등한 소자 및 상기 NMOS 트랜지스터와 동등한 소자를 가지며,
    상기 동등한 NMOS 트랜지스터의 드레인은 상기 입력만을 행하는 단자에 접속되고, 상기 동등한 NMOS 트랜지스터의 소스 및 게이트는 전위가 낮은 쪽의 전원에 접속되며,
    상기 동등한 PMOS 트랜지스터의 드레인은 상기 입력만을 행하는 단자에 접속되고, 상기 동등한 PMOS 트랜지스터의 소스 및 게이트는 전위가 높은 쪽의 전원에 접속되는 것인 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 등가 회로에 있어서의 소자의 접합 면적은 상기 데이터 출력 회로를 구성하는 소자에 있어서의 접합 면적과 동일한 것인 반도체 장치.
  6. 제3항에 있어서, 상기 데이터 출력 회로가 갖는 각 트랜지스터의 소스 전위와, 상기 등가 회로가 갖는 각 트랜지스터의 소스 전위는 동일한 것인 반도체 장치.
  7. 제1항 또는 제2항에 기재된 반도체 장치와;
    상기 반도체 장치를 제어하는 제어 장치와;
    상기 반도체 장치 및 제어 장치에 클록을 공급하는 클록 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
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