KR100234368B1 - 병렬 비트 테스트 회로 - Google Patents

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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
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Abstract

본 발명은 병렬 비트 테스트(Parallel Bit Test) 회로에 관한 것으로서, 복수개의 압력신호들의 전압 레벨을 비교하는 비교부와, 상기 비교부의 출력 신호를 입력으로하고 상기 비교부의 출력 신호를 버퍼링(buffering)하는 버퍼와, 상기 비교부의 다른 출력 신호와 외부 제어 신호를 입력으로하며 상기 비교부의 다른 출력 신호와 상기 외부 제어 신호 중 어느 하나라도 논리 로우(low)이면 상기 버퍼를 비활성화시키는 제어부, 및 상기 버퍼(Buffer)의 출력을 입력으로하고 상기 입력신호들의 전압 레벨이 동일하면 출력 신호는 논리 하이(high) 또는 논리 로우 레벨이 되고, 상기 입력신호들의 전압 레벨이 다르면 출력 신호는 논리 로우 레벨 또는 하이임피던스 상태가 되는 출력부를 구비함으로써 전력 소모가 감소되고 설계 면적이 적어진다.

Description

병렬 비트 테스트 회로
본 발명은 병렬 비트 테스트 회로에 관한 것으로서, 특히 반도체 메모리 장치에 구현된 메모리 셀들의 동작 상태를 테스트하기 위한 병렬 비트 테스트 회로에 관한 것이다.
디지탈(digital) 정보를 기억하고 필요할 때 정보를 읽어서 외부기기에 전송하는 기능을 갖는 부품으로서 반도체 메모리 장치가 사용되고 있다. 최근 각종 기기의 디지탈화가 대단한 기세로 진행되고 있는 가운데 반도체 메모리 장치는 불가결한 부품으로서 각종 분야에서 사용되기에 이르렀고 또 그 종류도 다양해지고 있다. 반도체 메모리 장치는 지금까지 약 3년에 4배의 비율로 대용량화가 진행되어왔다. DRAM(Dynamic Random Access Memory)을 예로 들면 1970년에 인텔사가 기억 셀당 3개의 PMOS트랜지스터를 사용한 1[KBit] DRAM을 개발하여 모스(MOS) 반도체 메모리 장치의 막을 올렸으며, 그 후 기억 셀의 1트랜지스터화, NMOS화, 가공기술의 미세화, 회로기술의 진전 등에 의해 그때까지 컴퓨터의 주기억장치에 사용되어온 자기 코아(core) 메모리를 대신하여 대용량 메모리의 주역이 되기에 이르렀다. 이와같이 반도체 메모리 장치의 기억 용량이 증가하면서 반도체 메모리 장치의 기억 셀들의 동작 상태를 테스트하는데 들어가는 노력과 비용 또한 증가하기 시작했다. 그래서 보다 적은 비용으로 기억 셀들을 테스트하는 방법이 연구되어왔고 그 결과 많은 기억 셀들을 테스트할 수 있는 기술이 개발되었다. 그것이 병렬 비트 테스트 방법이다. 상기 병렬 비트 테스트 방법에 있어서 전력 소모가 적은 회로를 사용함으로써 반도체 메모리 장치의 소형화와 저전력화를 달성할 수가 있다.
도 1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로도이다. 상기 병렬 비트 테스트 회로는 데이터 신호인 D0 및 D1과, 상기 D0의 상보 신호인 D0B와, 상기 D1의 상보 신호인 D1B를 입력으로하여 상기 D0와 D1 및 D0B와 D1B를 서로 비교하는 비교부(11)와, 상기 비교부(11)의 출력 신호를 입력으로하는 출력 버퍼(13)와, 상기 출력 버퍼(13)의 동작을 제어하는 제어부(15), 및 상기 출력 버퍼(13)를 입력으로하여 출력 데이터를 출력하는 출력부(17)로 구성되어있다.
상기 비교부(11)는 D0와 D1을 입력으로하는 제1 낸드 게이트(NAND gate)(21)와, D0B 및 D1B를 입력으로하는 제2 낸드 게이트(23)와, 상기 제1 낸드 게이트(21)의 출력과 상기 제2 낸드 게이트(23)의 출력을 입력으로하는 제3 낸드 게이트(25)와, 상기 제3 낸드 게이트(25)의 출력을 입력으로하는 제1 전송 게이트(Transfer gate)(27)와, 상기 제1 전송 게이트의 출력단에 연결된 데이터 버스인 DB와, 상기 D0와 상기 D1을 입력으로하는 제1 노아 게이트(NOR gate)(29)와, 상기 D0B와 상기 D1B를 입력으로하는 제2 노아 게이트(31)와, 상기 제1 노아 게이트(27)의 출력과 상기 제2 노아 게이트(31)의 출력을 입력으로하는 제3 노아 게이트(33)와, 상기 제3 노아 게이트(33)의 출력을 입력으로하고 출력단은 상기 DB와 한 쌍(pair)으로서 상기 DB의 상보 버스인 DBB에 연결된 제2 전송 게이트(35)와, 상기 제1 전송 게이트(27)의 게이트와 상기 제2 전송 게이트(35)의 게이트에 연결된 EN0 신호와, 상기 EN0 신호를 입력으로하고 출력단은 상기 제1 전송 게이트(27)의 상보 게이트와 상기 제2 전송 게이트(35)의 상보 게이트에 연결된 제1 인버터(37)와, 상기 제2 노아 게이트(31)의 출력을 입력으로하고 출력단은 상기 DB에 연결된 제3 전송 게이트(39)와, 상기 제1 노아 게이트(29)의 출력을 입력으로하고 출력단은 상기 DBB에 연결된 제4 전송 게이트(41), 및 EN1 신호를 입력으로하고 입력단은 상기 제3 전송 게이트(39)의 게이트와 상기 제4 전송 게이트(41)의 게이트에 공통으로 연결되고 출력단은 상기 제3 전송 게이트(39)의 상보 게이트와 상기 제4 전송 게이트(41)의 상보 게이트에 공통으로 연결된 제2 인버터(43)로 구성되어있다.
상기 비교부(11)의 동작을 설명하기로 한다. 상기 EN0가 논리 하이(high)가 되면 상기 제1 전송 게이트(27)와 상기 제2 전송 게이트(35)는 도통하고, 상기 EN0가 논리 로우(low)가 되면 상기 제1 전송 게이트(27)와 상기 제2 전송 게이트(35)는 불통된다. 마찬가지로 상기 EN1이 논리 하이가 되면 상기 제3 전송 게이트(39)와 상기 제4 전송 게이트(41)는 도통하고, 상기 EN1이 논리 로우가 되면 상기 제3 전송 게이트(39)와 상기 제4 전송 게이트(41)는 불통된다.
상기 제어부(15)는 CAS(Column Address Strobe) 신호가 인에이블(enable)되면 그에 따라서 일정 시간 지연된 후 인에이블되는 신호인 PC를 입력으로하는 제3 인버터(51), 및 상기 제3 인버터(51)의 출력을 입력으로하고 PTRST 신호를 출력하는 제4 인버터(53)로 구성되어있다.
상기 출력 버퍼(13)는 상기 DB와 상기 PTRST 신호에 입력단이 연결된 제4 낸드 게이트(61)와, 상기 제4 낸드 게이트(61)의 출력을 입력으로하는 제5 인버터(63)와, 상기 제5 인버터(63)의 출력을 입력으로하고 제1 출력 신호를 출력하는 제6 인버터(65)와, 상기 DBB와 상기 PTRST를 입력으로하는 제5 낸드 게이트(67), 및 상기 제5 낸드 게이트(67)의 출력을 입력으로하고 제2 출력 신호를 출력하는 제7 인버터(69)로 구성되어있다.
상기 출력부(17)는 상기 제1 출력 신호에 게이트가 연결되고 전원 전압인 Vdd에 소오스가 연결되어 출력 데이터인 DOUT을 출력하는 PMOS트랜지스터(71)와, 상기 제2 출력 신호에 게이트가 연결되고 상기 PMOS트랜지스터(71)의 드레인에 드레인이 연결되고 소오스는 접지된 NMOS트랜지스터(73)로 구성되어있다.
병렬 비트 테스트 방법은 상기 DOUT의 상태 규정에 따라 1/0 방식과 1/0/하이임피던스(high impedance) 방식으로 구별되는데 대개의 반도체 메모리 장치에서는 상기 두 가지가 모두 사용되고 있다. 그리고 상기 PC는 병렬 비트 테스트 모드에서는 항상 논리 하이가 되어 상기 출력 버퍼를 활성화시킨다.
먼저 1/0 방식에 따라 상기 병렬 비트 테스트 회로가 동작하는 과정을 설명하기로 한다. 1/0 방식에서는 상기 EN0 신호는 항상 논리 하이가 되어 상기 제1 전송 게이트(27)와 상기 제2 전송 게이트(35)를 도통시키고, 상기 EN1은 항상 논리 로우가 되어 상기 제3 전송 게이트(39)와 상기 제4 전송 게이트(41)를 불통시킨다. 따라서 상기 EN0가 논리 하이인 상태에서 상기 D0와 상기 D1이 모두 '0'이면 상기 제3 낸드 게이트(25)의 출력 신호는 '1'이 되고 상기 제3 노아 게이트(33)의 출력 신호는 '0'이 되어 상기 DB는 '1'이 되고 상기 DBB는 '0'이 된다. 그러면 상기 PMOS트랜지스터(71)는 도통되고 상기 NMOS트랜지스터(73)는 불통되어 상기 DOUT는 '1'이 된다.
상기 D0와 상기 D1이 서로 다를 경우, 상기 제3 낸드 게이트(25)의 출력 신호는 '0'가 되어 상기 DB는 '0'가 되고, 상기 제3 노아 게이트(33)의 출력 신호는 '1'이 되어 상기 DBB는 '1'이 된다. 그러면 상기 PMOS트랜지스터(71)는 불통되고 상기 NMOS트랜지스터(73)는 도통되어 상기 DOUT는 '0'이 된다.
상기 D0와 상기 D1이 모두 '1'이면 상기 제3 낸드 게이트(25)의 출력 신호는 '1'이 되고 상기 제3 노아 게이트(33)의 출력 신호는 '0'이 되어 상기 DB는 '1'이 되고 상기 DBB는 '0'이 된다. 그러면 상기 PMOS트랜지스터(71)는 도통되고 상기 NMOS트랜지스터(73)는 불통되어 상기 DOUT는 '1'이 된다.
다음 1/0/하이임피던스 방식에 따라 상기 병렬 비트 테스트 회로가 동작하는 과정을 설명하기로 한다. 1/0/하이임피던스 방식에서는 상기 EN0 신호는 항상 논리 로우가 되어 상기 제1 전송 게이트(27)와 상기 제2 전송 게이트(35)를 불통시키고, 상기 EN1은 항상 논리 하이가 되어 상기 제3 전송 게이트(39)와 상기 제4 전송 게이트(41)를 도통시킨다. 따라서 상기 EN1이 논리 하이인 상태에서 상기 D0와 상기 D1이 모두 '0'이면 상기 제2 노아 게이트(31)의 출력 신호는 '0'이 되고 상기 제1 노아 게이트(29)의 출력 신호는 '1'이 되어 상기 DB는 '0'이 되고 상기 DBB는 '1'이 된다. 그러면 상기 PMOS트랜지스터(71)는 불통되고 상기 NMOS트랜지스터(73)는 도통되어 상기 DOUT는 '0'이 된다.
상기 D0와 상기 D1이 모두 '1'이면 상기 제2 노아 게이트(31)의 출력 신호는 '1'이 되고 상기 제1 노아 게이트(29)의 출력 신호는 '0'이 되어 상기 DB는 '1'이 되고 상기 DBB는 '0'이 된다. 그러면 상기 PMOS트랜지스터(71)는 도통되고 상기 NMOS트랜지스터(73)는 불통되어 상기 DOUT는 '1'이 된다.
상기 D0와 상기 D1이 서로 다를 경우, 상기 제2 노아 게이트(31)의 출력 신호는 '0'이 되어 상기 DB는 '0'이 되고, 상기 제1 노아 게이트(29)의 출력 신호도 '0'이 되어 상기 DBB는 '0'이 된다. 그러면 상기 PMOS트랜지스터(71)와 상기 NMOS트랜지스터(73)는 모두 불통되어 상기 DOUT는 하이임피던스 상태가 된다.
상술한 바와 같이 종래 기술에서는 병렬 비트 테스트를 수행하기 위해서는 한 쌍의 데이터 버스(DB,DBB)가 필요하다. 만일 상기 데이터 버스가 한 쌍이 아니고 하나만으로 동작이 가능하다면 그만큼 전력 소모가 감소되고 반도체 메모리 장치의 사이즈가 작아지게 된다. 따라서 전력 소모를 감소시키고 반도체 메모리 장치의 사이즈를 축소시키기 위하여는 하나의 데이터 버스를 이용하여 병렬 비트 테스트를 수행할 수 있는 병렬 비트 테스트 회로가 요구된다.
본 발명이 이루고자하는 기술적 과제는 전력 소모가 적은 병렬 비트 테스트 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 설계 면적이 적은 병렬 비트 테스트 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로도.
도 2는 본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로의 블록도.
도 3은 상기 도 2에 도시된 비교부의 상세회로도.
도 4는 상기 도 2에 도시된 제어부의 상세 회로도.
도 5는 상기 도 2에 도시된 버퍼의 상세회로도.
도 6은 상기 도 2에 도시된 출력부의 상세회로도.
상기 기술적 과제를 이루기 위하여 본 발명은, 복수개의 압력신호들의 전압 레벨을 비교하는 비교부와, 상기 비교부와 하나의 데이터 버스를 통해서 연결되고 상기 데이터 버스를 통해서 전달되는 상기 비교부의 출력 신호를 버퍼링하는 버퍼와, 상기 비교부로부터 출력되는 다른 출력 신호와 외부 제어 신호를 입력으로하며 상기 비교부의 다른 출력 신호와 상기 외부 제어 신호 중 어느 하나라도 논리 로우이면 상기 버퍼를 비활성화시키는 제어부, 및 및 상기 버퍼의 출력을 입력으로하고 상기 입력신호들의 전압 레벨이 동일하면 출력 신호는 논리 하이 또는 논리 로우 레벨이 되고, 상기 입력신호들의 전압 레벨이 다르면 출력 신호는 논리 로우 레벨 또는 하이임피던스 상태가 되는 출력부를 구비하는 것을 특징으로하는 병렬 비트 테스트 회로를 제공한다.
바람직하기는, 상기 비교부는 복수개의 신호들을 입력으로하고 상기 복수개의 신호들의 전압 레벨이 모두 동일하면 출력 신호는 논리 하이 레벨이 되고 상기 복수개의 신호들 중 전압 레벨이 다른 신호가 적어도 하나가 있으면 출력 신호는 논리 로우 레벨이 되는 제1 논리부와, 상기 제1 논리부의 출력단에 연결되고 제1 제어 신호에 의해 제어되는 스위칭부와, 상기 복수개의 신호들을 입력으로하여 제1 출력 신호와 제2 출력 신호를 가지며 상기 복수개의 신호들 중 적어도 하나의 신호의 전압 레벨이 논리 하이이면 상기 제1 출력 신호는 논리 하이 레벨이 되고 상기 복수개의 신호들의 전압 레벨이 모두 동일하면 상기 제2 출력 신호는 논리 로우 레벨이 되고 상기 복수개의 신호들 중 전압 레벨이 다른 신호가 적어도 하나가 있으면 상기 제2 출력 신호는 논리 하이 레벨이 되는 제2 논리부와, 상기 제1 출력 신호를 입력으로하고 제2 제어 신호에 의해 제어되는 다른 스위칭부, 및 상기 제2 출력 신호와 상기 제2 제어 신호를 입력으로하여 상기 다른 출력 신호를 출력하며 상기 제2 출력 신호와 상기 제2 제어 신호 중 어느 하나라도 논리 로우이면 상기 다른 출력 신호는 논리 하이가 되고 상기 제2 출력 신호와 상기 제2 제어 신호가 모두 논리 하이이면 상기 다른 출력 신호는 논리 로우가 되는 제3 논리부를 구비한다.
또, 상기 제1 논리부는 상기 복수개의 신호들을 입력으로하는 제1 낸드 게이트와, 상기 복수개의 신호들의 상보 신호들을 입력으로하는 제2 낸드 게이트, 및 상기 제1 낸드 게이트의 출력 신호와 상기 제2 낸드 게이트의 출력 신호를 입력으로하는 제3 낸드 게이트로 구성하고, 상기 스위칭부는 상기 제1 제어 신호를 입력으로하는 제1 인버터와, 상기 제1 논리부의 출력 신호를 입력으로하고 상기 제1 제어 신호에 게이트가 연결되며 상기 제1 인버터의 출력에 상보 게이트가 연결된 제1 전송 게이트로 구성하며, 상기 제2 논리부는 상기 복수개의 신호들을 입력으로하는 제1 노아 게이트와, 상기 복수개의 신호들의 상보 신호들을 입력으로하는 제2 노아 게이트와, 상기 제1 노아 게이트의 출력 신호를 입력으로하여 상기 제1 출력 신호를 출력하는 제2 인버터, 및 상기 제1 노아 게이트의 출력 신호와 상기 제2 노아 게이트의 출력 신호를 입력으로하여 상기 제2 출력 신호를 출력하는 제3 노아 게이트로 구성하고, 상기 다른 스위칭부는 상기 제2 제어 신호를 입력으로하는 제3 인버터와, 상기 제1 출력 신호를 입력으로하고 상기 제2 제어 신호에 게이트가 연결되며 상기 제3 인버터의 출력에 상보 게이트가 연결된 제2 전송 게이트로 구성하며, 상기 제3 논리부는 상기 제2 출력 신호와 상기 제2 제어 신호를 입력으로하는 제4 낸드 게이트이다.
또한, 상기 제어부는 상기 다른 출력 신호와 상기 외부 제어 신호를 입력으로하는 제5 낸드 게이트와, 상기 제5 낸드 게이트의 출력 신호를 입력으로하는 제4 인버터로 구성한다.
또한, 상기 버퍼는 상기 비교부의 출력 신호와 상기 제어부의 출력 신호를 입력으로하여 상기 비교부의 출력 신호와 상기 제어부의 출력 신호 중 어느 하나라도 논리 로우이면 출력 신호는 논리 하이가 되고 상기 비교부의 출력 신호와 상기 제어부의 출력 신호가 모두 논리 하이이면 출력 신호는 논리 로우가 되는 제4 논리부와, 상기 비교부의 출력 신호와 상기 제어부의 출력 신호를 입력으로하여 상기 비교부의 출력 신호가 논리 로우이고 상기 제어부의 출력 신호가 논리 하이일 경우만 출력 신호는 논리 하이가 되는 제5 논리부를 구비하며, 상기 제4 논리부는 상기 비교부의 출력 신호와 상기 제어부의 출력 신호를 입력으로하는 제6 낸드 게이트와, 상기 제6 낸드 게이트의 출력을 입력으로하는 제5 인버터, 및 상기 제5 인버터의 출력 신호를 입력으로하여 상기 버퍼의 출력 신호를 출력하는 제6 인버터로 구성하고, 상기 제5 논리부는 상기 비교부의 출력 신호를 입력으로하는 제7 인버터와, 상기 제7 인버터의 출력 신호와 상기 제어부의 출력 신호를 입력으로하는 제7 낸드 게이트, 및 상기 제7 낸드 게이트의 출력을 입력으로하여 상기 버퍼의 다른 출력 신호를 출력하는 제8 인버터로 구성한다.
그리고, 상기 출력부는 상기 버퍼의 출력 신호에 게이트가 연결되고 전원 전압에 소오스가 연결되며 드레인에 상기 병렬 비트 테스트 회로의 출력 신호가 연결된 PMOS트랜지스터와, 상기 버퍼의 다른 출력 신호에 게이트가 연결되고 소오스는 접지되며 상기 PMOS트랜지스터의 드레인에 드레인이 연결된 NMOS트랜지스터를 구비하고, 상기 비교부와 상기 버퍼 사이에 연결되어 상기 비교부의 출력 신호를 상기 버퍼에 전달하는 데이터 버스를 더 구비한다.
상기 본 발명에 의하여 병렬 비트 테스트 회로에 의해 소모되는 전력이 종래에 비해 감소된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 병렬 비트 테스트 회로의 블록도이다. 상기 병렬 비트 테스트 회로의 블록도는 데이터 신호인 D0와 D1의 전압 레벨을 비교하는 비교부(111)와, 상기 비교부(111)의 출력단에 연결되어 상기 비교부(111)의 출력 신호를 전송하는 데이터 버스와, 상기 비교부(111)의 출력 신호를 입력으로하고 상기 비교부(111)의 출력 신호를 버퍼링(113)하는 출력 버퍼(113)와, 상기 비교부(111)의 다른 출력 신호와 CAS 신호가 인에이블되면 그에 따라서 일정 시간 지연된 후 인에이블되는 외부 제어 신호인 PC를 입력으로하여 출력 신호인 PTRST를 출력하며 상기 비교부(111)의 다른 출력 신호와 상기 PC 중 어느 하나라도 논리 로우이면 상기 PTRST는 논리 로우가 되어 상기 출력 버퍼(113)를 비활성화시키는 제어부(115), 및 상기 출력 버퍼(113)의 출력을 입력으로하고 상기 D0와 D1의 전압 레벨이 동일하면 출력 신호는 논리 하이 또는 논리 로우 레벨이 되고, 상기 입력신호들의 전압 레벨이 다르면 출력 신호는 논리 로우 레벨 또는 하이임피던스(High Impedance) 상태가 되는 출력부(117)로 구성되어있다.
도 3은 상기 도 2에 도시된 비교부(111)의 상세회로도이다. 상기 비교부(111)는 상기 D0와 D1을 입력으로하고 상기 D0와 D1의 전압 레벨이 모두 동일하면 출력 신호는 논리 하이 레벨이 되고 상기 D0와 D1 중 전압 레벨이 다른 신호가 적어도 하나가 있으면 출력 신호는 논리 로우 레벨이 되는 제1 논리부(121)와, 상기 제1 논리부(121)의 출력단에 연결되고 제1 제어 신호인 EN0에 의해 제어되는 스위칭부(123)와, 상기 D0와 D1을 입력으로하여 제1 출력 신호(p1)와 제2 출력 신호(p2)를 가지며 상기 D0와 D1 중 적어도 하나의 신호의 전압 레벨이 논리 하이이면 상기 제1 출력 신호(p1)는 논리 하이 레벨이 되고 상기 D0와 D1의 전압 레벨이 모두 동일하면 상기 제2 출력 신호(p2)는 논리 로우 레벨이 되며 상기 D0와 D1 중 전압 레벨이 다른 신호가 적어도 하나가 있으면 상기 제2 출력 신호(p2)는 논리 하이 레벨이 되는 제2 논리부(125)와, 상기 제1 출력 신호(p1)를 입력으로하고 제2 제어 신호인 EN1에 의해 제어되는 다른 스위칭부(127), 및 상기 제2 출력 신호(p2)와 상기 EN1을 입력으로하여 상기 다른 출력 신호를 출력하며 상기 제2 출력 신호와 상기 EN1 중 어느 하나라도 논리 로우이면 상기 다른 출력 신호는 논리 하이가 되고 상기 제2 출력 신호와 상기 EN1이 모두 논리 하이이면 상기 다른 출력 신호는 논리 로우가 되는 제3 논리부(129)로 구성되어있다.
상기 제1 논리부(121)는 상기 D0와 D1을 입력으로하는 제1 낸드 게이트(131)와, 상기 D0의 상보 신호인 D0B와 상기 D1의 상보 신호인 D1B를 입력으로하는 제2 낸드 게이트(133), 및 상기 제1 낸드 게이트(131)의 출력 신호와 상기 제2 낸드 게이트(133)의 출력 신호를 입력으로하는 제3 낸드 게이트(135)로 구성되어있다.
상기 스위칭부(123)는 상기 EN0를 입력으로하는 제1 인버터(141)와, 상기 제1 논리부(121)의 출력 신호를 입력으로하고 상기 EN0에 게이트가 연결되며 상기 제1 인버터(141)의 출력에 상보 게이트가 연결된 제1 전송 게이트(143)로 구성되어있다.
상기 제2 논리부(125)는 상기 D0와 D1을 입력으로하는 제1 노아 게이트(151)와, 상기 D0의 상보 신호인 D0B와 상기 D1의 상보 신호인 D1B를 입력으로하는 제2 노아 게이트(153)와, 상기 제1 노아 게이트(151)의 출력 신호를 입력으로하여 상기 제1 출력 신호(p1)를 출력하는 제2 인버터(155), 및 상기 제1 노아 게이트(151)의 출력 신호와 상기 제2 노아 게이트(153)의 출력 신호를 입력으로하여 상기 제2 출력 신호(p2)를 출력하는 제3 노아 게이트(157)로 구성되어 있다.
상기 다른 스위칭부(127)는 상기 EN1을 입력으로하는 제3 인버터(161)와, 상기 제1 출력 신호(p1)를 입력으로하고 상기 EN1에 게이트가 연결되며 상기 제3 인버터(161)의 출력에 상보 게이트가 연결된 제2 전송 게이트(163)로 구성되어 있다.
상기 제3 논리부(129)는 상기 제2 출력 신호(p2)와 상기 EN1을 입력으로하는 제4 낸드 게이트(171)로 구성되어 있다.
도 4는 상기 도 2에 도시된 제어부(115)의 상세 회로도이다. 상기 제어부(115)는 상기 다른 출력 신호와 상기 PC를 입력으로하는 제5 낸드 게이트(211)와, 상기 제5 낸드 게이트(211)의 출력 신호를 입력으로하여 상기 PTRST를 출력하는 제4 인버터(213)로 구성되어 있다.
도 5는 상기 도 2에 도시된 출력 버퍼(113)의 상세회로도이다. 상기 출력 버퍼(113)는 상기 비교부(111)의 출력 신호와 상기 제어부(115)의 출력 신호를 입력으로하여 상기 비교부(111)의 출력 신호와 상기 제어부(115)의 출력 신호 중 어느 하나라도 논리 로우이면 출력 신호는 논리 하이가 되고 상기 비교부(111)의 출력 신호와 상기 제어부(115)의 출력 신호가 모두 논리 하이이면 출력 신호는 논리 로우가 되는 제4 논리부(181)와, 상기 비교부(111)의 출력 신호와 상기 제어부(115)의 출력 신호를 입력으로하여 상기 비교부(111)의 출력 신호가 논리 로우이고 상기 제어부(115)의 출력 신호가 논리 하이일 경우만 출력 신호는 논리 하이가 되는 제5 논리부(183)로 구성되어 있다.
상기 제4 논리부(181)는 상기 비교부(111)의 출력 신호와 상기 제어부(115)의 출력 신호를 입력으로하는 제6 낸드 게이트(191)와, 상기 제6 낸드 게이트(191)의 출력을 입력으로하는 제5 인버터(193), 및 상기 제5 인버터(193)의 출력 신호를 입력으로하여 상기 출력 버퍼(113)의 출력 신호인 P3을 출력하는 제6 인버터(195)로 구성되어 있다.
상기 제5 논리부(183)는 상기 비교부(111)의 출력 신호를 입력으로하는 제7 인버터(197)와, 상기 제7 인버터(197)의 출력 신호와 상기 제어부(115)의 출력 신호를 입력으로하는 제7 낸드 게이트(199), 및 상기 제7 낸드 게이트(199)의 출력을 입력으로하여 상기 출력 버퍼(113)의 다른 출력 신호인 P4를 출력하는 제8 인버터(201)로 구성되어 있다.
도 6은 상기 도 2에 도시된 출력부(117)의 상세회로도이다. 상기 출력부(117)는 상기 출력 버퍼(113)의 출력 신호인 P3에 게이트가 연결되고 전원 전압인 Vdd에 소오스가 연결되며 드레인에 상기 병렬 비트 테스트 회로의 출력 신호인 DOUT가 연결된 PMOS트랜지스터(221)와, 상기 출력 버퍼(113)의 다른 출력 신호인 P4에 게이트가 연결되고 소오스는 접지되며 상기 PMOS트랜지스터(221)의 드레인에 드레인이 연결된 NMOS트랜지스터(223)로 구성되어 있다.
병렬 비트 테스트 방법은 상기 DOUT의 상태 규정에 따라 1/0 방식과 1/0/하이임피던스 방식으로 구별되는데 대개의 반도체 메모리 장치에서는 상기 두 가지가 모두 사용되고 있다. 그리고 상기 PC는 병렬 비트 테스트 모드에서는 항상 논리 하이가 되어 상기 출력 버퍼(113)를 활성화시킨다.
먼저 1/0 방식에 따라 상기 병렬 비트 테스트 회로가 동작하는 과정을 설명하기로 한다. 1/0 방식에서는 상기 EN0 신호는 항상 논리 하이가 되어 상기 제1 전송 게이트(143)를 도통시키고, 상기 EN1은 항상 논리 로우가 되어 상기 제2 전송 게이트(163)를 불통시킨다.
상기 EN0가 논리 하이인 상태에서 상기 D0와 상기 D1이 모두 '0'이면 상기 제1 낸드 게이트(131)의 출력 신호는 '1'이 되고, 상기 제2 낸드 게이트(133)의 출력 신호는 '0'이 된다. 그러면 상기 제3 낸드 게이트(135)의 출력 신호는 '1'이 되어 상기 DB는 '1'이 된다. 그리고, 상기 제1 노아 게이트(151)의 출력 신호는 '1'이 되고, 상기 제2 노아 게이트(153)의 출력 신호는 '0'이 된다. 그러면 상기 제3 노아 게이트(157)의 출력 신호는 '0'이 된다. 그런데 1/0 방식에서는 상기 EN1은 '0'이므로 상기 제4 낸드 게이트(171)의 출력 신호는 '1'이 된다. 또 병렬 비트 테스트 모드가 되면 상기 PC는 '1'이 된다. 따라서 상기 PTRST는 '1'이 되어 상기 출력 버퍼(113)를 활성화시킨다. 상기 PTRST가 '1'이고 상기 DB가 '1'이므로 상기 제6 인버터(195)의 출력 신호는 '0'가 되어 상기 PMOS트랜지스터(221)는 도통되고, 상기 제8 인버터(201)의 출력 신호는 '0'이 되어 상기 NMOS트랜지스터(223)는 불통된다. 따라서 상기 DOUT는 '1'이 된다.
상기 D0와 상기 D1이 서로 다를 경우, 상기 제1 낸드 게이트(131)의 출력 신호와 상기 제2 낸드 게이트(133)의 출력 신호는 '1'이 된다. 그러면 상기 제3 낸드 게이트(135)의 출력 신호는 '0'이 되어 상기 DB는 '0'이 된다. 또, 상기 제1 노아 게이트(151)의 출력 신호와 상기 제2 노아 게이트(153)의 출력 신호가 모두 '0'이 된다. 그러면 상기 제3 노아 게이트(157)의 출력 신호는 '1'이 된다. 1/0 방식에서는 상기 EN1은 '0'이므로 상기 제4 낸드 게이트(171)의 출력 신호는 '1'이 된다. 또 병렬 비트 테스트 모드가 되면 상기 PC는 '1'이 된다. 따라서 상기 PTRST는 '1'이 되어 상기 출력 버퍼(113)를 활성화시킨다. 상기 PTRST가 '1'이고 상기 DB가 '0'이므로 상기 제6 인버터(195)의 출력 신호는 '1'이 되어 상기 PMOS트랜지스터(221)는 불통되고, 상기 제8 인버터(201)의 출력 신호는 '1'이 되어 상기 NMOS트랜지스터(223)는 도통된다. 따라서 상기 DOUT는 '0'이 된다.
즉, 1/0 방식에 있어서 상기 DB를 하나만 사용하더라도 결과는 종래와 동일하게 나타난다.
다음 1/0/하이임피던스 방식에 따라 상기 병렬 비트 테스트 회로가 동작하는 과정을 설명하기로 한다. 1/0/하이임피던스 방식에서는 상기 EN0 신호는 항상 논리 로우가 되어 상기 제1 전송 게이트(143)는 불통되고, 상기 EN1은 항상 논리 하이가 되어 상기 제2 전송 게이트(163)를 도통시킨다.
상기 EN1이 논리 하이인 상태에서 상기 D0와 상기 D1이 모두 '0'이면 상기 제1 노아 게이트(151)의 출력 신호는 '1'이 되고 상기 제2 인버터(155)의 출력 신호는 '0'이 되어 상기 DB는 '0'이 된다. 이 때, 상기 제2 노아 게이트(153)의 출력 신호는 '0'이 되고 상기 제3 노아 게이트(157)의 출력 신호는 '0'이 된다. 상기 EN1은 '1'이므로 상기 제4 낸드 게이트(171)의 출력 신호는 '1'이 된다. 상기 PC도 '1'이므로 상기 PTRST는 '1'이 되어 상기 출력 버퍼(113)는 활성화된다. 따라서 상기 제6 인버터(195)의 출력 신호는 '1'이 되어 상기 PMOS트랜지스터(221)는 불통되고, 상기 제8 인버터(201)의 출력 신호는 '1'이 되어 상기 NMOS트랜지스터(223)는 도통된다. 따라서 상기 DOUT은 '0'이 된다.
상기 D0와 상기 D1이 모두 '1'이면 상기 제1 노아 게이트(151)의 출력 신호는 '0'이 되고 상기 제2 인버터(155)의 출력 신호는 '1'이 되어 상기 DB는 '1'이 된다. 이 때, 상기 제2 노아 게이트(153)의 출력 신호는 '1'이 되고 상기 제3 노아 게이트(157)의 출력 신호는 '0'이 된다. 상기 EN1은 '1'이므로 상기 제4 낸드 게이트(171)의 출력 신호는 '1'이 된다. 상기 PC도 '1'이므로 상기 PTRST는 '1'이 되어 상기 출력 버퍼(113)는 활성화된다. 따라서 상기 제6 인버터(195)의 출력 신호는 '0'이 되어 상기 PMOS트랜지스터(221)는 도통되고, 상기 제8 인버터(201)의 출력 신호는 '0'이 되어 상기 NMOS트랜지스터(223)는 불통된다. 따라서 상기 DOUT은 '1'이 된다.
상기 D0와 상기 D1이 서로 다를 경우, 상기 제1 노아 게이트(151)의 출력 신호는 '0'이 되고 상기 제2 인버터(155)의 출력 신호는 '1'이 되어 상기 DB는 '1'이 된다. 이 때, 상기 제2 노아 게이트(153)의 출력 신호는 '0'이 되고 상기 제3 노아 게이트(157)의 출력 신호는 '1'이 된다. 상기 EN1은 '1'이므로 상기 제4 낸드 게이트(171)의 출력 신호는 '0'이 된다. 상기 PC도 '1'이므로 상기 PTRST는 '0'이 되어 상기 출력 버퍼(113)는 비활성화된다. 따라서 상기 제6 인버터(195)의 출력 신호는 '1'이 되어 상기 PMOS트랜지스터(221)는 불통되고, 상기 제8 인버터(201)의 출력 신호는 '0'이 되어 상기 NMOS트랜지스터(223)도 불통된다. 상기 PMOS트랜지스터(221)와 상기 NMOS트랜지스터(223)가 모두 불통이므로 상기 DOUT은 하이임피던스가 된다.
본 발명에서는 상기 비교부(111)에 입력되는 신호를 D0와 D1 두 개만 사용하였지만 복수개의 신호들이 상기 비교부(111)에 입력되더라도 테스트 방법은 동일하 게 된다.
상술한 바와 같이 본 발명에서는 데이터 버스를 하나만 사용하여 종래와 동일하게 복수개의 신호들을 테스트할 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명의 병렬 비트 테스트 회로는 데이터 버스를 쌍이 아닌 하나만 사용하므로 전력 소모가 종래에 비해 감소되고 회로의 설계 면적도 종래에 비해 적어진다.

Claims (13)

  1. 복수개의 압력신호들의 전압 레벨을 비교하는 비교부;
    상기 비교부와 하나의 데이터 버스를 통해서 연결되고 상기 데이터 버스를 통해서 전달되는 상기 비교부의 출력 신호를 버퍼링하는 버퍼;
    상기 비교부로부터 출력되는 다른 출력 신호와 외부 제어 신호를 입력으로하며 상기 비교부의 다른 출력 신호와 상기 외부 제어 신호 중 어느 하나라도 논리 로우이면 상기 버퍼를 비활성화시키는 제어부; 및
    상기 버퍼의 출력을 입력으로하고 상기 입력신호들의 전압 레벨이 동일하면 출력 신호는 논리 하이 또는 논리 로우 레벨이 되고, 상기 입력신호들의 전압 레벨이 다르면 출력 신호는 논리 로우 레벨 또는 하이임피던스 상태가 되는 출력부를 구비하는 것을 특징으로하는 병렬 비트 테스트 회로.
  2. 상기 비교부는 복수개의 신호들을 입력으로하고 상기 복수개의 신호들의 전압 레벨이 모두 동일하면 출력 신호는 논리 하이 레벨이 되고 상기 복수개의 신호들 중 전압 레벨이 다른 신호가 적어도 하나가 있으면 출력 신호는 논리 로우 레벨이 되는 제1 논리부;
    상기 제1 논리부의 출력단에 연결되고 제1 제어 신호에 의해 제어되는 스위칭부;
    상기 복수개의 신호들을 입력으로하여 제1 출력 신호와 제2 출력 신호를 가지며 상기 복수개의 신호들 중 적어도 하나의 신호의 전압 레벨이 논리 하이이면 상기 제1 출력 신호는 논리 하이 레벨이 되고 상기 복수개의 신호들의 전압 레벨이 모두 동일하면 상기 제2 출력 신호는 논리 로우 레벨이 되고 상기 복수개의 신호들 중 전압 레벨이 다른 신호가 적어도 하나가 있으면 상기 제2 출력 신호는 논리 하이 레벨이 되는 제2 논리부;
    상기 제1 출력 신호를 입력으로하고 제2 제어 신호에 의해 제어되는 다른 스위칭부; 및
    상기 제2 출력 신호와 상기 제2 제어 신호를 입력으로하여 상기 다른 출력 신호를 출력하며 상기 제2 출력 신호와 상기 제2 제어 신호 중 어느 하나라도 논리 로우이면 상기 다른 출력 신호는 논리 하이가 되고 상기 제2 출력 신호와 상기 제2 제어 신호가 모두 논리 하이이면 상기 다른 출력 신호는 논리 로우가 되는 제3 논리부를 구비하는 것을 특징으로하는 벙렬비트테스트 회로.
  3. 제2항에 있어서, 상기 제1 논리부는 상기 복수개의 신호들을 입력으로하는 제1 낸드 게이트와, 상기 복수개의 신호들의 상보 신호들을 입력으로하는 제2 낸드 게이트, 및 상기 제1 낸드 게이트의 출력 신호와 상기 제2 낸드 게이트의 출력 신호를 입력으로하는 제3 낸드 게이트로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  4. 제2항에 있어서, 상기 스위칭부는 상기 제1 제어 신호를 입력으로하는 제1 인버터와, 상기 제1 논리부의 출력 신호를 입력으로하고 상기 제1 제어 신호에 게이트가 연결되며 상기 제1 인버터의 출력에 상보 게이트가 연결된 제1 전송 게이트로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  5. 제2항에 있어서, 상기 제2 논리부는 상기 복수개의 신호들을 입력으로하는 제1 노아 게이트와, 상기 복수개의 신호들의 상보 신호들을 입력으로하는 제2 노아 게이트와, 상기 제1 노아 게이트의 출력 신호를 입력으로하여 상기 제1 출력 신호를 출력하는 제2 인버터, 및 상기 제1 노아 게이트의 출력 신호와 상기 제2 노아 게이트의 출력 신호를 입력으로하여 상기 제2 출력 신호를 출력하는 제3 노아 게이트로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  6. 제2항에 있어서, 상기 다른 스위칭부는 상기 제2 제어 신호를 입력으로하는 제3 인버터와, 상기 제1 출력 신호를 입력으로하고 상기 제2 제어 신호에 게이트가 연결되며 상기 제3 인버터의 출력에 상보 게이트가 연결된 제2 전송 게이트로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  7. 제2항에 있어서, 상기 제3 논리부는 상기 제2 출력 신호와 상기 제2 제어 신호를 입력으로하는 제4 낸드 게이트인 것을 특징으로하는 병렬 비트 테스트 회로.
  8. 제1항에 있어서, 상기 제어부는 상기 다른 출력 신호와 상기 외부 제어 신호를 입력으로하는 제5 낸드 게이트와, 상기 제5 낸드 게이트의 출력 신호를 입력으로하는 제4 인버터로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  9. 제1항에 있어서, 상기 버퍼는 상기 비교부의 출력 신호와 상기 제어부의 출력 신호를 입력으로하여 상기 비교부의 출력 신호와 상기 제어부의 출력 신호 중 어느 하나라도 논리 로우이면 출력 신호는 논리 하이가 되고 상기 비교부의 출력 신호와 상기 제어부의 출력 신호가 모두 논리 하이이면 출력 신호는 논리 로우가 되는 제4 논리부와, 상기 비교부의 출력 신호와 상기 제어부의 출력 신호를 입력으로하여 상기 비교부의 출력 신호가 논리 로우이고 상기 제어부의 출력 신호가 논리 하이일 경우만 출력 신호는 논리 하이가 되는 제5 논리부를 구비하는 것을 특징으로하는 벙렬비트테스트 회로.
  10. 제9항에 있어서, 상기 제4 논리부는 상기 비교부의 출력 신호와 상기 제어부의 출력 신호를 입력으로하는 제6 낸드 게이트와, 상기 제6 낸드 게이트의 출력을 입력으로하는 제5 인버터, 및 상기 제5 인버터의 출력 신호를 입력으로하여 상기 버퍼의 출력 신호를 출력하는 제6 인버터로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  11. 제9항에 있어서, 상기 제5 논리부는 상기 비교부의 출력 신호를 입력으로하는 제7 인버터와, 상기 제7 인버터의 출력 신호와 상기 제어부의 출력 신호를 입력으로하는 제7 낸드 게이트, 및 상기 제7 낸드 게이트의 출력을 입력으로하여 상기 버퍼의 다른 출력 신호를 출력하는 제8 인버터로 구성하는 것을 특징으로하는 병렬 비트 테스트 회로.
  12. 제1항에 있어서, 상기 출력부는 상기 버퍼의 출력 신호에 게이트가 연결되고 전원 전압에 소오스가 연결며 드레인에 상기 병렬 비트 테스트 회로의 출력 신호가 연결된 PMOS트랜지스터와, 상기 버퍼의 다른 출력 신호에 게이트가 연결되고 소오스는 접지되며 상기 PMOS트랜지스터의 드레인에 드레인이 연결된 NMOS트랜지스터를 구비하는 것을 특징으로하는 병렬 비트 테스트 회로.
  13. 제1항에 있어서, 상기 비교부와 상기 버퍼 사이에 연결되어 상기 비교부의 출력 신호를 상기 버퍼에 전달하는 데이터 버스를 더 구비하는 것을 특징으로하는 병렬 비트 테스트 회로.
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